【課題】乗算回路における電流発生を抑止するとともに演算時間を短縮する。
【解決手段】
入力値生成部は所定のデコード単位ごとに被乗数データおよび乗数データを区切って、区切られた被乗数データおよび乗数データの複数の部分乗算結果を、区切られた被乗数データおよび乗数データよりも広いデータ幅を有する固定値から所定ビット数だけ異なる値を示すデコードデータとして生成する。乗算部は、入力値生成部によって生成された複数の部分乗算結果のデコードデータを、対応する桁のデコード単位ごとに加算することによって、デコードされた乗算データを生成する。エンコーダは、乗算部によって生成されたデコードされた乗算データをデコード単位ごとにエンコードすることによって、被乗数データと乗数データとの間の乗算結果を出力する。 （もっと読む）

【課題】乗算器を使用しないハードウェア量の少ない演算器構成で、高並列に適したサイクルタイムの高速化が図れるとともに、ＲＯＭを用いなくても内積演算が効率よくかつ精度低下なく行うことができる内積演算装置および内積演算方法を提供する。
【解決手段】複数の入力ベクトル要素を格納する入力要素レジスタ２と、定数ベクトル要素の２のべき乗項と入力ベクトル要素との部分積を求めるバレルシフタ３と、部分積の累算を行う加減算器４と、加減算器の累算結果が格納されるアキュムレータ５と、アキュムレータ５に格納された累算途中の結果の切捨てを行うシフタ６と、定数ベクトル要素の最下位の２のべき乗項の同じ項にかかる全ての入力ベクトル要素の部分積の累算を行わせて順次高位の２のべき乗項にかかる部分積の累算を繰り返して最上位の２のべき乗項まで繰り返させる演算制御手段と、を備えている。 （もっと読む）

【課題】回路規模を縮小することができるフィルタ演算器、フィルタ演算方法及び動き補償処理装置提供する。
【解決手段】フィルタ演算器１は、乗数をブースのアルゴリズムに従って演算できるよう、３ビットずつの組データとして出力する入力データ出力部１０Ａ、１０Ｂと、この組データを更に、上位ビット側から第１グループ、第２グループ、及び第３のグループに分類し、そのうちの第１グループに属する組データがオール０又はオール１である非演算対象組であることを検出するディテクター１１と、第１グループの非演算対象組以外の組データと、第２グループに属する組データと、第１グループの非演算対象組と対をなす第３グループの組データが入力され、当該入力データを前記ブースアルゴリズムに従ってエンコードして符号データを生成するブースエンコーダ１３と、符号データと被乗数とを乗算し、当該乗算結果を出力する部分積生成部１４とを有する。 （もっと読む）

【課題】ｎビット系の積和演算と、２ｎビット系の積和演算と、を一の演算器で高速に処理すること
【解決手段】積和演算器は、ｎビット乗算結果または２ｎビット乗算の部分積のいずれかを算出するために用いる乗算器１００、１０１及び２ｎビット乗算の部分積を算出するために用いる乗算器１０２、１０３を備える。乗算器１００〜１０３の各々が算出した２ｎビット乗算の部分積を用いて２ｎビット乗算の結果を算出し、当該２ｎビット乗算結果と、予め算出されている２ｎビット累算値と、を加算することにより新たな２ｎビット累算値を算出する。また、乗算器１００のｎビット乗算結果と、乗算器１０１のｎビット乗算結果と、予め算出されているｎビット累算値と、を加算すること、により新たなｎビット累算値を算出する。 （もっと読む）

【課題】装置規模を小型化し、且つ演算速度を高速化することが可能な定数乗算装置を提供する。
【解決手段】２進６桁の被乗数Ｙの、各桁中に含まれる「１」の個数が４である場合に、１２列、３段の複数の加算点を設定し、被乗数Ｙの最も下の位の「１」が第１桁に存在する場合に、第１段の、第１列から第６列までの加算点の各ａ入力にＮ桁の乗数Ｘの、第１桁から第Ｎ桁までの各数値を入力する。また、第２〜第３段の各加算点に、乗数Ｘを所定の桁だけシフトした数値を入力する。そして、各加算点の３つの入力のうち２以上が常時０となる場合は、この加算点に加算器を設置せず、１つの入力が常時０となる場合にはこの加算点に半加算器（ＨＡ）を設置し、それ以外の加算点に全加算器（ＦＡ）を設置する。このような構成により、装置規模を小型化し、更に演算速度を高速化することができる。 （もっと読む）

【課題】ロジステック写像の演算を高速で実行することが可能な演算装置を提供する。
【解決手段】ロジステック写像の桁数が６桁である場合に、６段、５列の加算器を備える配列型乗算器を用いてロジステック写像の漸化式を展開した「Ｘt＊notＸt＋Ｘt」の演算を実行する。この場合、第１段の各加算器に「Ｘt」のビット列であるｘ0〜ｘ5を入力することにより「Ｘt」の加算処理が実行さえる。従って、別途「Ｘt」を加算する処理を実行することなく、ロジステック写像を演算することができ、従来と対比して「Ｘt」を反転して「＋１」とする処理が不要となるので、ロジステック写像の演算速度を高速化することが可能となる。 （もっと読む）

【課題】冗長２進数から通常２進数への復号処理をより高速に行なうことが可能な冗長２進加算復号装置を提供すること。
【解決手段】複数桁の冗長２進加算と、該冗長２進加算の加算結果を通常２進加算に復号する処理を行なう冗長２進加算復号装置であって、各桁に対応する複数の子冗長２進加算復号手段を有し、前記各子冗長２進加算復号手段は、被加数及び加数に基づいて、下位桁から入力される桁上げ信号の種類に応じた上位桁への桁上げ信号候補を複数種類生成し、下位桁から入力された桁上げ信号に応じて、前記生成した複数種類の桁上げ信号候補から上位桁への桁上げ信号を選択することを特徴とする、冗長２進加算復号装置。 （もっと読む）

【課題】積和演算処理と、異なる命令の加算処理と乗算処理との並列実行処理とを切り替えることができる積和演算装置及び積和演算装置の制御方法を提供すること。
【解決手段】本発明にかかる積和演算装置は、入力された第１及び第２のオペランドを乗算する乗算処理と、外部からの積和演算の有無を示す指示に応じて、入力された第３のオペランドを用いた所定の演算処理とを行う演算部と、演算部の処理結果を出力する出力部とを備え、演算部は、指示が積和演算有を示す場合に、乗算処理による乗算結果に第３のオペランドを加算して積和演算結果を求める積和演算処理と、指示が積和演算無を示す場合に、さらに入力された第４のオペランドに第３のオペランドを加算して加算結果を求める加算処理とを行い、出力部は、演算部により積和演算処理が行われた場合に、積和演算結果を出力し、演算部により加算処理が行われた場合に、乗算結果及び加算結果を出力する。 （もっと読む）

【課題】 浮動小数点積和演算あるいは固定小数点乗算がそれぞれ実行される場合に、無効な電力消費が発生するという問題点がある。
【解決手段】 通知された演算命令に基づいて選択した入力データを構成する複数の部分データそれぞれについて最上位ビットから連続している０の数を計数して第１のリーディングゼロカウントとし、第１のリーディングゼロカウントに基づいて入力データについて最上位ビットから連続している０の数を計数して第２のリーディングゼロカウントを出力するリーディングゼロ手段と、第１のリーディングゼロカウントを入力して演算命令に基づいた演算を行うとともに、第２のリーディングゼロカウントを入力して演算命令に基づいた演算を行う第１の演算手段と、第１の演算手段及びリーディングゼロ手段と連携して演算命令に基づいた演算を行う第２の演算手段とを有する。 （もっと読む）

【課題】オペランドのシフトを要することなく消費電力の削減をはかる。
【解決手段】高速化回路（固定小数点オーバーフロー先見回路５、スティッキービット先見回路６）を備え、乗算命令に基づき入力される第１オペランドと第２オペランドの積を算出するベクトル乗算処理装置であって、高速化回路を使用し、入力される第１オペランドと第２オペランドとの部分積を生成し、乗算命令とデータ形式とに応じて、部分積の生成に関し、結果的に参照されない特定範囲の回路動作を抑止する乗算回路４（部分積生成回路４１、部分積制御回路４２）、を備える。 （もっと読む）

【課題】回路規模が小さくスケーラブルなｗ−ＮＡＦ変換装置を提供する。
【解決手段】２進表現された整数をｗ−ＮＡＦ表現された冗長２進表現に変換するＮＡＦ変換装置であって、前記２進表現された整数を下位から１ビットずつ受け付ける受付手段と、１ビットで表現される状態の値を記憶する記憶手段と、ｗ−１ビットで表現される状態の値を記憶するシフトレジスタと、前記受付手段が受け付けた１ビットの値と、前記記憶手段の状態の値と、前記ｗ−１ビットのシフトレジスタの状態の値を参照し、次の時刻における前記記憶手段の状態と前記ｗ−１ビットのシフトレジスタの状態とを決定し、現時刻におけるｗビットのパラレル出力を決定する更新手段と、を具備する。 （もっと読む）

【課題】演算の高速化を図り、また、小型化を図ることで並列度を高めることが可能な半導体装置を提供する。
【解決手段】半導体装置２０１は、乗数を示す３ビットの第１の乗数データを受けて、ブースのアルゴリズムに従い、シフトフラグ、反転フラグおよび演算フラグを出力するデコーダＤＥＣ１，ＤＥＣ２と、被乗数を示す２ビットの第１の被乗数データと、シフトフラグ、反転フラグおよび演算フラグとを受けて、シフトフラグに基づいて第１の被乗数データの上位ビットおよび下位ビットのいずれかを選択し、選択したビットを反転フラグに基づいて反転または非反転し、反転または非反転されたデータおよび所定の論理レベルのデータのいずれかを演算フラグに基づいて選択し、第１の乗数データおよび第１の被乗数データの部分積を示す部分積データとして出力する第１の部分積算出部３１〜３８とを備える。 （もっと読む）

【課題】効率的な乗算手法を提供する。
【解決手段】本発明の乗算方法は、ｐ＋ｑ＝ｋ（ｐ、ｑは自然数）を満たすｐ、ｑの２つ以上の組み合わせに対して、ｐビットの値とｑビットの値の積の演算に使用可能なｋビットの演算器を用いて、ｍビットの被乗数ｘとｎビットの乗数ｙの積を乗算演算する乗算方法である。この乗算方法は、ｍ、ｎ、ｋの間に所定の条件が成立する場合に、ｎビットの乗数ｙを分割して、複数の分割乗数を生成するステップと、複数の分割乗数のそれぞれと、被乗数ｘの乗算演算を、ｋビット演算器を用いて実行するステップと、分割乗数のそれぞれと被乗数ｘとの乗算結果をもとに、被乗数ｘと乗数ｙの乗算結果を導出するステップとを含む。 （もっと読む）

【課題】回路における消費電力、複雑さ及びスペースを低減し、かつ演算処理を高めた集積回路における乗算器／積算器（ＭＡＣ）ユニット、更に同一の集積回路に前記ＭＡＣユニットを二重に設けた二重ＭＡＣユニットを提供する。
【解決手段】ＭＡＣユニット（１００）において、第１のバイナリ・オぺランドＸ（１０２）と第２のバイナリ・オぺランドＹ（１０４）との複数の部分積を発生するブース記録ロジック（１２０）と、低減した前記部分積を第３のオぺランドと算術的に組み合わせて最後の部分積を得るワラス・ツリー加算器（１３０）と、最後の和を発生する最後の加算器（１４０）と、前記最後の加算器を選択的に丸める即ち飽和させる飽和回路（１５０）とを備える。 （もっと読む）

【課題】算器の消費電力を削減すると共に、乗算器の演算速度の低下を抑制する。
【解決手段】乗算器２０は、第１の端子２２に乗数が入力され、第２の端子２４に被乗数が入力される。制御回路３０は、乗算されるＡとＢについて、いずれを乗数としたほうが乗算器２０による乗算にキャリの発生回数が少ないかを判定すると共に、キャリの発生が少ない乗算が行われるように、ＡとＢの片方を第１の端子２２と第２の端子２４の片方に入力し、ＡとＢの他方を第１の端子２２と第２の端子２４の他方に入力する。 （もっと読む）

【課題】ハードウェア経費を削減することができる除算回路の提供。
【解決手段】許容誤差内の整数除算回路である信号処理装置はポインタ、第一の左シフタ、第二の左シフタ、減数器、乗数器、及び右シフタが含まれる。ポインタは除数の最上位ノンゼロビットを求めて、最上位バイト値を出力する。第一の左シフタは、第一の指数計数を生ずる為に最上位バイト値に従ってシフト操作を行う。第二の左シフタは、第二の指数係数を生ずる為に最上位バイト値に従ってシフト操作を行う。減数器は除数、第一の指数係数、第二の指数係数に従って乗数を計算し、乗数を乗数器に出力する。乗数器は入力値を乗数と掛け合わせその結果を右シフタに出力する。右シフタは計算結果を出力する。 （もっと読む）

【課題】乗算における加算および減算の最大回数を低減することで、演算装置の小型化および演算速度の向上を図ることができる技術を提供する。
【解決手段】二進法に係る被乗数と乗数との乗算を行う演算装置において、乗数におけるビットの数値の下桁側からの配列に応じて、加算基調の演算を行った後に、該加算基調の演算および減算基調の演算のうちの少なくとも一方の演算を順次に行うことを決定する。ここで、加算基調の演算では、乗数におけるビットの数値が下桁側から順に１、０となる場合に被乗数に係る加算を行い、下桁側から順に１、１となる場合に減算基調の演算に移行しつつ被乗数に係る減算を行う。また、減算基調の演算では、符号拡張乗数におけるビットの数値が下桁側から順に０、１となる場合に被乗数に係る減算を行い、下桁側から順に０、０となる場合に加算基調の演算に移行しつつ被乗数に係る加算を行う。 （もっと読む）

【課題】浮動小数点実行ユニットを提供する。
【解決手段】浮動小数点実行ユニットは、浮動小数点計算のために拡張された値域を動的に提供するために浮動小数点値の仮数ビットの部分集合を付加的な指数ビットして選択的に再利用することができる。浮動小数点オペランドの仮数フィールドは第１および第２部分を含むと考えられることができ、その第１部分は、浮動小数点値の仮数を表すように第２部分と連結されることができ、あるいは、拡張された値域を提供するために、浮動小数点値の指数を表すように浮動小数点オペランドの指数フィールドと連結されることができる。 （もっと読む）

【課題】全加算回路グループを変更し、所定の数の入力ビットの論理関数を計算する方法を提供する。
【解決手段】前記全加算回路のそれぞれは、第１及び第２データ入力、データ出力、桁上げ入力、及び桁上げ出力を有する。前記全加算回路は相互に接続されて桁上げチェーンを構成する。前記方法は、前記全加算回路のそれぞれの第１の入力を同じ固定値に設定する工程と、前記所定の数の入力ビットをそれぞれ前記全加算回路の第２の入力に接続する工程と、前記全加算回路のアレイからなる桁上げチェーンの出力を前記論理関数の結果として用いる工程とを備える。 （もっと読む）

【課題】 ＤＳＰの大規模化、消費電力の増加を招くことなく、要求される演算精度での演算処理を実行することができ、かつ、演算サイクルを短縮化する。
【解決手段】 アキュムレータ１３１と加算器１２３との間に小数点位置合わせ処理部１１４を介挿した。これは、アキュムレータ１３１が出力する累算値データＰ３とは小数点の位置がずれたデータＰ２Ｌが乗算結果レジスタ１２１から加算器１２３に供給されるとき、乗算結果レジスタ１２１の出力データＰ２Ｌと小数点の位置を合わせるためのビットシフト処理および０方向丸め処理を累算値データＰ３に対して施し、加算器１２３に供給する。従って、加算器１２３およびアキュムレータ１３１のビット幅を不要に増加させることなく、倍精度演算を実行することができる。 （もっと読む）