【課題】ロジステック写像の演算を高速で実行することが可能な演算装置を提供する。
【解決手段】ロジステック写像の桁数が６桁である場合に、６段、５列の加算器を備える配列型乗算器を用いてロジステック写像の漸化式を展開した「Ｘt＊notＸt＋Ｘt」の演算を実行する。この場合、第１段の各加算器に「Ｘt」のビット列であるｘ0〜ｘ5を入力することにより「Ｘt」の加算処理が実行さえる。従って、別途「Ｘt」を加算する処理を実行することなく、ロジステック写像を演算することができ、従来と対比して「Ｘt」を反転して「＋１」とする処理が不要となるので、ロジステック写像の演算速度を高速化することが可能となる。 （もっと読む）

【課題】演算ＴＡＴを短縮して、性能向上と消費電力低減効果を実現できる浮動小数点除算器を提供する。
【解決手段】浮動小数点除算器は、２進数の減算シフト型である。この浮動小数点除算器は、仮数繰り返し処理部２５０と、演算実行制御部２００とを具備する。仮数繰り返し処理部２５０は、入力オペランドにおける被除数の仮数の減算シフト処理により商と部分剰余とを生成する。演算実行制御部２００は、部分剰余に関して、演算実行処理における基数によって一意に決定される特定の位置のビット値を判定する。仮数繰り返し処理部２５０は、演算実行制御部２００の判定結果に基づいて、減算シフト処理の１回につき生成される商のビット数と部分剰余の左シフトビット数に対して、それぞれ２倍の商生成及び部分剰余の左シフト処理を行うことで、減算シフト処理回数を削減する。 （もっと読む）

【課題】簡易な手順で高基数除算を実行可能にする。
【解決手段】補正値算出部１５は、被除数Ａに基づく被除数ゼロカウント値と除数Ｂに基づく除数ゼロカウント値とｎの値とに基づいて、ループカウント値の補正値を算出する。補正ループカウント値算出部１６は、被除数ゼロカウント値と除数ゼロカウント値と補正値とに基づいて、補正ループカウント値を算出する。被除数シフト部１７は、被除数Ａの絶対値を、被除数ゼロカウント値と補正値とに基づく桁数だけシフトする。除数シフト部１８は、除数Ｂの絶対値を、除数ゼロカウント値に基づいてシフトする。除算ループ処理部２０は、被除数シフト部１７からの出力値と除数シフト部１８からの出力値と補正ループカウント値とに基づいて、除算演算を実行する。 （もっと読む）

【課題】回路における消費電力、複雑さ及びスペースを低減し、かつ演算処理を高めた集積回路における乗算器／積算器（ＭＡＣ）ユニット、更に同一の集積回路に前記ＭＡＣユニットを二重に設けた二重ＭＡＣユニットを提供する。
【解決手段】ＭＡＣユニット（１００）において、第１のバイナリ・オぺランドＸ（１０２）と第２のバイナリ・オぺランドＹ（１０４）との複数の部分積を発生するブース記録ロジック（１２０）と、低減した前記部分積を第３のオぺランドと算術的に組み合わせて最後の部分積を得るワラス・ツリー加算器（１３０）と、最後の和を発生する最後の加算器（１４０）と、前記最後の加算器を選択的に丸める即ち飽和させる飽和回路（１５０）とを備える。 （もっと読む）

【課題】入力データ数やビット幅が大きい場合の多入力加算、符号付のビット幅混合加算における高速な演算が可能な演算器、及び演算器の設計方法を提供することを目的とする。
【解決手段】演算器１は、レジスタ１００と、入力信号１０２が入力される部分積展開部１０４と、部分積展開部１０４から信号１０６が入力されるカウンタ部１１０と、カウンタ部１１０から出力信号１１５が入力されるｓｕｍ部レジスタ１２０と、カウンタ部１１０から出力信号１１５の桁の桁上げとして出力信号１２５が入力されるｃａｒｒｙ部レジスタ１３０を備え、桁毎の遅延を予測し、予測した遅延に影響しない範囲でカウンタの適用とキャリーセーブのビット幅を最適化し、次の演算器を含めた演算器全体の遅延を最適化したことにより高速な演算器１及び演算器１の設計方法を得ることができる。 （もっと読む）

【課題】 ＤＳＰの大規模化、消費電力の増加を招くことなく、要求される演算精度での演算処理を実行することができ、かつ、演算サイクルを短縮化する。
【解決手段】 アキュムレータ１３１と加算器１２３との間に小数点位置合わせ処理部１１４を介挿した。これは、アキュムレータ１３１が出力する累算値データＰ３とは小数点の位置がずれたデータＰ２Ｌが乗算結果レジスタ１２１から加算器１２３に供給されるとき、乗算結果レジスタ１２１の出力データＰ２Ｌと小数点の位置を合わせるためのビットシフト処理および０方向丸め処理を累算値データＰ３に対して施し、加算器１２３に供給する。従って、加算器１２３およびアキュムレータ１３１のビット幅を不要に増加させることなく、倍精度演算を実行することができる。 （もっと読む）

【課題】本発明は、従来の浮動小数点積和演算を可能としながら、２つの浮動小数点A、Bの加算(A+B)及び減算(A-B)を並列処理する事ができる浮動小数点演算装置を提供する。
【解決手段】本発明は、２つの浮動小数点A、Bに対する加算(A+B)及び減算(A-B)を並列実行するために、従来の浮動小数点積和演算器(FMA)に加え、浮動小数点加算器を一つ備え、加算(A+B)または減算(A-B)のうちで、いずれかが2ビット以上の左シフト正規化が必要であるかを判定する手段を有し、加算(A+B)または減算(A-B)のうちで、2ビット以上の左シフト正規化が必要でない方の正規化論理を省く事で、性能を２倍に向上し回路規模は２倍未満に抑える。 （もっと読む）

【課題】より少ない回路量で数値的に大きな誤差をもつエラーを効率的に検出する浮動小数点演算回路を提供する。
【解決手段】上記課題を解決するために、浮動小数点演算回路に、第１の演算結果を出力する第１の演算器１０１と、第２の演算結果を出力する第２の演算器１０２と、第１の演算結果と第２の演算結果とについて所定ビット幅の比較を行う比較回路１０３と、を備える。 （もっと読む）

【課題】少ないハードウェア規模で高速で除算処理を行うこと。
【解決手段】入力制御部１は、除数の正負判定結果を出力制御部５へ出力する一方、除数をＳＢ化して出力する。有効ビット数判定部２は、ＳＢ化除数を入力して、そのビット数を判定して、演算テーブル部３および演算処理部４へ出力する。演算テーブル部３は、ＳＢ化除数と有効ビット数とを入力し、有効ビット数が有効ビット内である場合、その演算テーブルを参照して、ＳＢ化除数の値に対応した商とテーブル使用フラグとを出力する。一方、演算処理部４は、ＳＢ化除数と有効ビット数とを入力して、有効ビット数が有効ビット数にないと判定した場合、除算処理を行う。出力制御部５は、演算テーブル部３からのテーブル使用フラグに基づき、演算テーブル部３からのテーブル読出し結果あるいは演算処理部４からの演算処理結果を商として出力する。 （もっと読む）

【課題】演算速度を維持しつつハードウェア量を削減すること。
【解決手段】フィルタ演算器１０は、ブースのアルゴリズムにしがたって入力データと各フィルタ係数とから部分積を生成する部分積生成ユニット１〜４と、部分積を加算する加算器５１とを有する。部分積生成ユニットは、部分積生成部１ａ、１ｂ、１ｃと、部分積生成部１ｂ、１ｃと加算器５１との間に設けられ、部分積生成部の出力を選択して加算器５１に入力するセレクタ１４、１５と、セレクタ１４、１５を制御する零検出部ｆ１、ｇ１とを有する。各フィルタ係数は、当該フィルタ係数から生成される符号データの１以上が常に０となるものであって、零検出器ｆ１、ｇ１は、それぞれ部分積生成部１ｂ、１ｃが零を出力するとこれを検出し、部分積生成部１ｃの出力を選択さして加算器５１に入力させる。 （もっと読む）

【課題】複数のノードの浮動小数点データの総和を計算するシステムにおいて、計算順序を守らなくても、総和計算処理に要する時間を短縮する。
【解決手段】各ノード（１０，１１，１２，１３）が、浮動小数点データを、リダクション機構（２２）に送り、リダクション機構（２２）は、指数部が最大値のグループと、２番目に最大値のグループのみの総和を演算し、指数部が最大値のグループの総和と、２番目に最大値のグループの総和同士を加算する。これにより、数値の計算順序に関係なく計算しても、計算結果の同一性を保証できる。 （もっと読む）

ディジタル信号プロセッサの設計と使用のための技術であり、通信（例えば、ＣＤＭＡ）システムにおける伝送を処理することを含む。変形ブース乗算システム及びプロセスは、被乗数、Ａ、と乗数、Ｂ、を決定する。Ｂについての基数−ｍ（例えば、基数−４）ブース・レコーディングは、“ｎ”個の乗算係数を生成する、ここで、整数“ｎ”は、乗数ビットの個数の半分を近似し、“ｎ”個の部分積は、Ａの乗数として該“ｎ”個の乗算係数を使用して生成される。その後、乗算ツリーが、基数−ｍブース・エンコーディングを使用して形成される。乗算ツリーは、乗算係数を生成するために関係する乗数ビットを含む。負の乗算係数の事象では、Ａの２の補集合は、Ａの第１の複数のビットを反転させ、そして２の補集合を完成させるために付着の“１”を付けることにより形成される。それに加えて、乗算係数は、複数のステージにおいて削減されて、事前に決められた長さのサム成分とキャリー成分とを形成する。ＡｘＢの加法の逆は、Ａと−Ｂとの積を計算する新規な技術を使用することにより形成される。
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【課題】 より速い乗算演算を有する非同期式符号付き乗算器を提供すること。
【解決手段】 Ｎ個の部分積生成器（ＰＰＧ）と、演算モジュールと、先行ゼロビット検出器とを含む非同期式符号付き乗算器を提供する。部分積生成器は、乗数及び被乗数に応じて複数の部分積値を生成する。演算モジュールは（Ｎ−１）番目のＰＰＧから最初のＰＰＧまでの出力に対して合計演算を実行し、Ｎ番目のＰＰＧからの出力は最後に加算される。さらに、先行ゼロビット検出器が乗数及び被乗数において先行ゼロビットを検出すると、「０」のビットに対応する部分積出力は直接ゼロに設定される。 （もっと読む）

【課題】加算器に入力されるデータ数を減らし、しかも乗算装置の演算速度を高速化することが目的とされる。
【解決手段】乗算装置は、デコーダ１０１及び加算器１０２を備える。デコーダ１０１は、第０ビット乃至第（２ｍ−１）ビットｂ₀〜ｂ_2m-1、付加ビットｂ_2m、信号生成部ｇ₀〜ｇ_m及び部分積生成部Ｇ₀〜Ｇ_mを有する。付加ビットｂ_2mは、符号なし乗数Ｙについては値０を、符号付き乗数Ｙについては乗数Ｙの最上位ビットである第（２ｍ−１）ビットｂ_2m-1と同じ値を採る。信号生成部ｇ_j（０≦ｊ≦ｍ−１）は乗数Ｙから乗数信号ｔ_j及び加算信号Ｓ_jを生成し、信号生成部ｇ_mは乗数Ｙから乗数信号ｔ_mを生成する。部分積生成部Ｇ_j（０≦ｊ≦ｍ）は乗数信号ｔ_jと被乗数Ｘとに基づいて部分積Ｐ_jを生成する。加算器１０２は、部分積Ｐ₀と、加算信号Ｓ_j-1を下位側に１ビット離して従えた部分積Ｐ_jとを加算する。 （もっと読む）

【課題】 整数加算演算等において、少ないサイクルでオーバーフローを検出する。
【解決手段】 前記第１符号と前記第２符号との論理和を求めるステップと、前記第１符号と前記第２符号の論理積を求めるステップと、前記論理和の値が０であるならば第１予測フラグをＯＮにするステップと、前記論理積の値が１であるならば第２予測フラグをＯＮにするステップと、前記第１予測フラグがＯＮであり、且つ、前記第１データと前記第２データの加算結果の符号が１である場合、又は、前記第２予測フラグがＯＮであり、且つ、前記加算結果の符号が０である場合には、オーバーフローがあると判断するステップを備える。 （もっと読む）

本発明は、デジタルエンジニアリング方法とコンピュータの分野に関し、計算速度を著しく高めることができ、手書き計算の誤り率を大幅に減らすことができる新しいデジタルエンジニアリング方法を提案する。本発明は「ハイブリッド数字繰上げ方式と繰上げラインの方法」を使用し、そこでは足し算と引き算に参加する普通のＱ進数字がハイブリッド数字繰上げ方式のＫ個または２Ｋ個の数字に反感され、前記Ｋ個または２Ｋ個の数字がハイブリッド数字繰上げ方式で加算される。「位ごとの足し算」が最低位から、あるいは各位で同時に行なわれ、和の数は次の計算層に書かれる。一方、得られた「ハイブリッド数字繰上がり」が次の計算層、または現在の計算層の計算を受けていないデータ線の隣接する上の位の空の位つまり０の位に入れられる。計算層の計算後に１つの数字だけが得られるまで、そのような計算が繰り返される。そして、最後に得られた数字がハイブリッド数字繰上げ方式の和である。本発明はハイブリッド数字繰上げ方式と繰上げラインのコンピュータ技術的解法をも提供する。 （もっと読む）