代替ビット反転を有する基本コンピュータである。２つの１８ビットのレジスタ（３２）、（３４）は、論理演算ユニット（ＡＬＵ）（３６）に接続されリップルキャリー加算を実行し、１−ｈｉｇｈ表現は奇数のビット位置に対応する回路部分において実行され、また反転表現は偶数のビット位置に対応する回路部分において実行される。代替ビット変換のため、１ビットの加算の桁上げ計算は１個のインバータのレイテンシ内のみで実行可能であり、この結果、リップルキャリー設計によりもたらされる小さいダイ面積を備える高速の１８ビット加算器がもたらされる。
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【課題】演算途中の結果が汎用レジスタのビット幅を超えるような演算においても、チップに対する占有面積の増加を抑えて、高精度の演算が可能な演算装置を提供する。
【解決手段】複数の汎用レジスタ１２は、第１のビット幅を有している。演算器１３は、第１、第２の入力端を有し、少なくとも第１の入力端が第１のビット幅より広い第２のビット幅を有し、汎用レジスタ１２から第１、第２の入力端に供給されるデータを演算する。第１のビット幅より狭いビット幅を有する第１、第２のレジスタｏｖ０、ｏｖ１は、演算器１３による演算の結果、あふれた桁のデータをオーバーフローデータとして保持し、演算器１３の少なくとも一方の入力端に、上位ビットとして保持したオーバーフローデータを供給する。 （もっと読む）

【課題】遅延時間を短縮したリダクションアレイ技術を提供する。
【解決手段】部分積のビットストリームを積算し、キャリーセーブ出力対を生成する方法あるいは装置が提供される。この方法あるいは装置は、キャリーアウト出力対の一部であるセーブ出力Ｓを、ブール論理式
Ｓ＝ｄ３ ＸＯＲ （（ｄ０ ＸＯＲ ｄ１） ＸＯＲ （ｄ２ ＸＯＲ Ｃｉｎ））
に従って生成する。ここで、ｄ０、ｄ１、ｄ２、ｄ３は、４つの部分積のビットストリームであり、Ｃｉｎは、同じ部分積リダクションアレイ内の隣接する圧縮回路からのキャリー入力である。 （もっと読む）

【課題】従来の半導体装置には、識別コード付与の簡素化という面で向上の余地がある。
【解決手段】半導体装置１は、複数の半導体チップ１１〜１４を備えている。各半導体チップ１１〜１４内には、生成回路２０が形成されている。生成回路２０は、各半導体チップ１１〜１４に固有な識別信号を生成する回路である。半導体チップ１１〜１４のうちの２つの半導体チップについて、一方の半導体チップ内に設けられた生成回路２０は、もう一方の半導体チップ内に設けられた生成回路２０が生成した識別信号を入力し、その入力した識別信号に基づいて、上記一方の半導体チップの識別信号を生成する。 （もっと読む）

ディジタル信号プロセッサの設計及び使用のための技術であって、通信（例えば、ＣＤＭＡ）システムにおける伝送を処理することを含む。ブース乗算方法及びシステムのための電力効率の良い符号拡張は、ブース乗算ツリーに符号ビットを適用することを含む。符号ビットは、ブース乗算処理が符号拡張ステップを実行することを可能にする。これは、事前に決められた部分積行の正しい符号を保存するために符号ビットを使用してブース乗算ツリーの事前に決められた部分積行を１要素拡張することをさらに含む。この符号拡張ビットは、キャリー−アウト列中に置かれて、ブース乗算処理の積を拡張する。次に、方法及びシステムは、ブース乗算ツリーの事前に決められた列に置かれた符号ビットにキャリー−アウト値を加算することによってブース乗算ツリーから最終積を形成する。この結果は、符号を有する最終積のサム成分を効率的に拡張しそして最終積のキャリー成分をゼロ−拡張することである。
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【解決手段】２の補数演算を達成する方法は、複数のバイト値を受信することと、複数のバイト値を第１の部分及び第２の部分に分割することとを含む。更に、この方法は、第１の部分を、第１の４対２コンプレッサの第１のセグメントへ入力することと、第１の部分について、第１の４対２圧縮演算を実行し、第１のロウと、第１のロウから１ビットオフセットした第２のロウとを有する第１の結果のセットを生成することと、１からなる第１の値を送り、第１の２の補数演算を達成することとを含む。この方法はまた、第２の部分を、第２の４対２コンプレッサの第２のセグメントへ入力することと、１からなる第２の値を第２の部分に送り（carry in）、第２の２の補数演算を達成するために、第２の部分のすぐ右側に、１からなる２つの値を加えることとを含む。 （もっと読む）

本発明は、同一の桁２^ｎを有し、合計されるべき３つの入力ビット（ｉ０＜ｎ＞，ｉ１＜ｎ＞，ｉ２＜ｎ＞）を供給するための３つの第１入力（ｉ０，ｉ１，ｉ２）と、同一の桁２^ｎを有し、同様に合計されるべき２つの受渡し／桁上げビット（ｃｉ１＜ｎ＞，ｃｉ２＜ｎ＞）を供給するための２つの第２入力（ｃｉ１，ｃｉ２）と、同一の桁２^ｎを有する算出済みの合計ビット（ｓ＿ｎ）を出力するための出力（ｓ）と、合計ビット（ｓ＿ｎ）の桁２^ｎより高い桁２^ｎ＋１を等しく有する２つの算出済みの受渡し／桁上げビット（ｃｏ１＜ｎ＋１＞，ｃｏ２＜ｎ＋１＞）を出力するための２つの出力（ｃｏ１，ｃｏ２）と、を備える桁上げリップル加算器（１０）に関する。
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行範囲設定部（１７２）に設定されている行に対応し、行デコード回路（１７１）よりセレクト信号が出力されていずれかのセレクト信号線（１０３）を選択し、この行の処理回路（１０２）の処理結果をデータ出力線（１０４）に出力させ、列範囲選択部（１０５）に設定されている列のデータ出力線（１０４）に出力された処理結果を行加算器（１０６）で加算する。
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【課題】
開平演算における商決定は、除算演算の商決定より論理段数が多く複雑なので、処理性能を揃える場合、開平演算基数は除算基数より低く設定される。商決定を高速に行う為、商決定で参照する部分剰余の上位ビットを２補数で保持する回路構成では、基数に従い冗長数の部分剰余下位ビットから２補数の上位ビットへ２補数変換が必要であるが、演算基数が異なると複数の２補数変換回路と切替え回路が必要であり、回路遅延が増加し、処理速度を落す問題が発生する。
【解決手段】
低基数開平演算の基数と高基数除算演算の基数の差分だけシフトした部分剰余を生成する手段を備える事で、開平演算時に、予め部分剰余を下位側にシフトして置くことで、部分剰余計算後の２補数変換回路を高基数除算処理にあわせる事が出来、回路遅延も増加する事なく、演算処理が行える。 （もっと読む）

【課題】 データの精度がどのようなものであっても同一の計算アルゴリズムを適用して演算できる任意精度演算器を比較的簡単な構成で実現する。
【解決手段】
第１の任意精度数値Ｘおよび第２の任意精度数値Ｙのそれぞれを下位からＮ（Ｎは自然数）ビットずつに分割して、Ｎビット長の第１の入力値および第２の入力値として順に出力する親プロセス部（２）を備える。供給された第１の入力値Ｘと第２の入力値Ｙとの演算を実施し、演算が完了するごとに親プロセス部（２）に次のＮビットの演算を要求するとともに、該演算で発生したキャリーCarryを次のＮビットの演算に加えるＮビット演算器（１）を備える。 （もっと読む）

本発明は、デジタルエンジニアリング方法とコンピュータの分野に関し、計算速度を著しく高めることができ、手書き計算の誤り率を大幅に減らすことができる新しいデジタルエンジニアリング方法を提案する。本発明は「ハイブリッド数字繰上げ方式と繰上げラインの方法」を使用し、そこでは足し算と引き算に参加する普通のＱ進数字がハイブリッド数字繰上げ方式のＫ個または２Ｋ個の数字に反感され、前記Ｋ個または２Ｋ個の数字がハイブリッド数字繰上げ方式で加算される。「位ごとの足し算」が最低位から、あるいは各位で同時に行なわれ、和の数は次の計算層に書かれる。一方、得られた「ハイブリッド数字繰上がり」が次の計算層、または現在の計算層の計算を受けていないデータ線の隣接する上の位の空の位つまり０の位に入れられる。計算層の計算後に１つの数字だけが得られるまで、そのような計算が繰り返される。そして、最後に得られた数字がハイブリッド数字繰上げ方式の和である。本発明はハイブリッド数字繰上げ方式と繰上げラインのコンピュータ技術的解法をも提供する。 （もっと読む）

マルチビット加算器はキャリーチェーン、キャリースキップ・ネットワーク、合計セル、及びキャリー合計セルを有する。キャリーチェーンはキャリーインビットを伝播、生成又はキルする。キャリースキップ・ネットワークは、キャリーチェーンの少なくとも一部にわたってキャリーインビットを選択的にスキップさせるように、キャリーチェーンに結合されている。合計セルは、２つのオペランドの対応するビットを用いてキャリーインビットを加算するようにキャリーチェーンに沿って結合され、マルチビットの結果を生成する。キャリー合計セルは、キャリーインビットの、キャリーチェーン上の単一の中間ビット位置への１つを受け取って、マルチビットの結果の、上記単一の中間ビット位置より上位のビット位置を有する１ビットを生成するように結合されている。
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加算回路が、直列に相互接続された複数の加算段階を備え、最後の加算段階以外の各加算段階のキャリーアウトが、加算段階のうちのすぐ次の加算段階のキャリーインに結合される。加算段階のうちの少なくとも所与の加算段階でキャリーアウト計算要素の各入力に加えられる桁上げ、生成および伝播信号は、キャリーアウト計算要素のその各入力に到達するときに、前記加算回路内で前記信号が遭遇するゲート遅延の数に関して実質上平衡が保たれる。これは有利には、加算回路内の動的切換え電力と短絡電力の両方の大幅な低減をもたらす。

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