【課題】データの信頼性の向上を低コストで実現可能な半導体装置を提供する。
【解決手段】例えば、相補メモリを備えた半導体装置において、書き込み時に、（Ｎ＋１）ビットの正極（Ｐｏｓｉ）データに対してパリティービットを生成し、（Ｎ＋１）ビットの負極（Ｎｅｇａ）データに対してパリティービットを生成する。読み出し時には、正極側および負極側のそれぞれに対してパリティーチェックを行うと共に、正極データと負極データを各ビット番号毎に比較する。ここで、正極データと負極データが同一データとなっているビット番号が存在した場合、正極側のパリティーチェック結果が異常であれば正極データの当該ビット番号を誤データとして特定でき、逆に負極側のパリティーチェック結果が異常であれば負極データの当該ビット番号を誤データとして特定できる。 （もっと読む）

【課題】チェックビットの生成および症候群発生のための回路の量を少なくし、遅延及び所要電力をを小さくする。
【解決手段】パリティビット幅を選択するＥＣＣ技術であって、チェックビットの生成に必要な一の最小の第１のチェックビット数と該第１のチェックビット数に基づく一の望ましいハミング距離のための症候群とを決定することと、一のハミングコードＨ−行列における最小重み付けコード数を増加させるべく、前記第１のチェックビット数より大きい一の第２のチェックビット数を利用することと、前記第２のチェックビット数に基づき、前記チェックビットおよび症候群を生成することと、を含む技術。 （もっと読む）

【課題】データの信頼性を向上させるメモリシステムを提供する。
【解決手段】メモリシステムは、複数の物理量レベルによってｄビット（ｄは、２以上の整数）のデータを記憶する複数のメモリセルを有し、所定数のメモリセルの特定のビットからなるページ単位でデータの読み書きをするメモリデバイスと、メモリデバイスを制御するメモリコントローラとを備え、メモリコントローラは、メモリデバイスのページに読み書きするページ・データを保持し、メモリデバイスとの間でページ・データを送受信するページ・バッファと、ページ・データに基づいて生成されたｐ（ｐは、２＜ｐ＜２^ｄを満たす素数）の有限体Ｚｐ上の処理データに対する処理によってページ・データのエラーを検出し訂正するデータ処理部と、データ処理部の処理データをページ・データとしてページ・バッファにマッピングするマッピング部とを有する。 （もっと読む）

【課題】ロックステップ方式の情報処理装置におけるいずれかの系にメモリエラーが発生した場合にも、ロックステップを外すことなく安定して動作する。
【解決手段】プロセッサと、誤り検出・訂正機能を有するメモリとが含まれる複数系のＣＰＵモジュールがクロック同期して同一の処理を行うロックステップ方式の情報処理装置の、ＣＰＵモジュールが、自系のメモリから誤りが検出された場合に生成される第１の訂正情報を記憶し、生成された第１の訂正情報を他系のＣＰＵモジュールに送信し、他系のＣＰＵモジュールのメモリが誤りを検出した場合に送信される第２の訂正情報を受信し、他系のＣＰＵモジュールから第２の訂正情報を受信した遅延に応じて、記憶部に記憶されている第１の訂正情報を読み出し、第２の訂正情報と第１の訂正情報とを同期してエラー訂正処理を行う。 （もっと読む）

【課題】データ書き込み時の方向と直交する方向に連続するメモリセルに記憶されたデータ列を該データ列単位で順次読み出すことが可能な半導体回路装置において、前記読み出したデータ列の誤り検出を行うのに好適な半導体回路装置を提供する。
【解決手段】半導体回路装置１の誤り検出回路４３を、列誤り検出回路５０＿０〜５０＿ｎと、誤り検出用ＯＲ回路５１とを含んだ構成とし、各列誤り検出回路において、ＬＣＤからのクロック信号ＬＣＤ＿ＣＫに同期してメモリセルアレイ２１から行単位に順に読み出される表示用データＬＣＤ＿ＲＤの、１ライン目の読み出し時において同じ１周期にパリティデータＰＴＤを読み出し、行単位で順次読み出される各ラインにおける列方向に書き込まれた各ビットデータと１つ前の演算結果との排他的論理和演算を順次行い、表示用データＣＰＵ＿ＷＤに対する最終的な演算結果を誤り検出用ＯＲ回路５１に出力する構成とした。 （もっと読む）

【課題】正確なデータエラーに基づいてテストを実行することができるエラー訂正試験方法を提供する。
【解決手段】サーバ１が、特定のビットに第１の値が設定された第１のデータと、特定のビットに第１の値とは異なる第２の値が設定された第２のデータをＤＩＭＭ４に書き込む。疑似故障ツール３が、特定のビットに対応するＤＩＭＭ４の電極を第２の値を示すようにクランプする。サーバ１が、ＤＩＭＭ４から、第１のデータと第２のデータを読み出す。サーバ１が、エラー訂正回路が第１のデータのエラーを訂正することを確認する。 （もっと読む）

【解決手段】 格納および複雑さのオーバーヘッドを低く抑えつつ、マルチビットエラー訂正符号（ＥＣＣ）を利用するキャッシュメモリシステムを提供する。当該キャッシュメモリシステムは、状態が失われることに起因してアイドル電力状態の開始および終了の際の遷移レイテンシが大幅に大きくなるという事態を避けつつ、アイドル状態での電力を非常に低く抑えて動作することが可能である。 （もっと読む）

【課題】所定の障害の生じた記憶領域内のデータを回復できるサーバ装置であってハイパーバイザを実行するサーバ装置の性能の低下を軽減する。
【解決手段】ハイパーバイザ２が、物理メモリ１２のうち仮想マシン４に割り当てられており複数の物理領域で構成されている割当て領域の全ての物理領域を書込み禁止状態とする。仮想マシン４からの書込み先領域が書込み禁止状態であることを物理プロセッサ１１が特定した場合、ハイパーバイザ２が、書込み先領域について更新有りと管理し、書込み先領域の書込み禁止状態を解除する。或る時点で、ハイパーバイザが、割当て領域のうち、更新有りの物理領域内のデータを、割当て領域とは異なる記憶領域（コピー領域）にコピーする。物理領域の所定の障害が検出された場合、ハイパーバイザ２が、コピー領域からデータを回復する。 （もっと読む）

【課題】 簡易な構成でエラー検出・訂正符号付きデータを生成することが課題である。
【解決手段】 各バイトがｎビットを有するｍバイトの情報部分とｍバイトの情報部分に設けられるｍビットのエラー検出用ビットの冗長部分とを含むエラー検出用ビット付きデータのｍバイトの情報部分の排他的論理和演算を行い、エラー検出・訂正符号付きデータの冗長部分のうち、ｌｏｇ_２（ｎ＋１）ビットの一の部分を生成し、生成した一の部分とエラー検出用ビットとを入力してｍビットの他の部分を生成する。 （もっと読む）

【課題】エラー訂正データの書き戻しのために特別なサイクルを消費せず、特別な記憶素子などを追加せず、ＣＰＵの割り込み機能を必要とせず、キャッシュ制御回路のみで訂正データの書き戻しを実現する。
【解決手段】Ｄｉｒｔｙ判定処理を行うブロックに、訂正可能エラー発生条件を追加条件として新たに設けた。これにより、本来発生するライトバック動作に付随して訂正データの主記憶への書き戻しが可能になった。 （もっと読む）

【課題】 メモリの利用効率を向上させることが可能な端末装置を提供する。
【解決手段】 端末装置（１）は、少なくともＮＡＮＤデバイスからなる不揮発メモリ［不揮発メモリ（＃１）１３］と、不揮発メモリのデータのエラーの訂正を行うＥＣＣ訂正回路（１４）と、ＥＣＣ訂正回路で訂正を行ったエラービット数とＮＡＮＤデバイスのリード回数とを記録する記録用テーブル［揮発メモリ１２］と、記録用テーブルに記録されたエラービット数及びリード回数が、エラービット数及びリード回数が不揮発メモリのデータの用途別に予め定義された管理レベルを満たすか否かを判定する判定手段（ＣＰＵ１１）と、判定手段の判定結果に基づいて不揮発メモリのデータの書込み先でありかつＮＡＮＤデバイスのイレース最小単位を示すブロックを決定する決定手段（ＣＰＵ１１）とを有する。 （もっと読む）

【目的】読出データに対する誤り検出及び誤り訂正機能を備えたメモリ装置において、その装置規模を小規模化させることが可能なメモリ装置を提供することを目的とする。
【構成】メモリアレイから読み出されたデータに対して誤り検出を行う誤り検出回路及びこの誤り検出結果に基づき上記読み出されたデータ中の誤りビットを訂正する誤り訂正回路の内の誤り検出回路を、上記メモリアレイが構築されているメモリチップに搭載し、誤り訂正回路は、このメモリチップに対するデータの読み出し制御を担うメモリ制御チップ側に搭載する。 （もっと読む）

【課題】フラッシュメモリを構成するブロックにおいて、複数のエラーデータが検出されたブロックに記憶されたデータを、そのフラッシュメモリの別のブロックに退避することができるフラッシュディスク装置を提供する。
【解決手段】フラッシュメモリからデータを読み出すときに、フラッシュメモリを構成する複数のページを有するブロックから、ページ毎にエラーデータを検出し、最初に検出した１ビットのエラーであれば訂正し、訂正ページを記憶部に記憶させるフラッシュディスク装置であって、エラーページ情報取得手段と、ブロック複製手段と、ブロック修正手段と、を備える。そして、ブロック複製手段により、ブロックのデータを複製してフラッシュメモリの別のブロック（複製先ブロック）に記憶させる。そして、ブロック修正手段により、エラーデータを含むページを削除して、エラーデータを訂正後のページを記憶させる。 （もっと読む）

【課題】ＥＣＣによる訂正可能なビット数以上のエラー訂正を行うことを可能にする。
【解決手段】本発明によるエラー訂正方法は、記憶領域からデータを読み込んだ際、誤り訂正符号を用いてビットエラーの検出を行い、また、前記ビットエラー検出ステップにより検出されたビットエラーの場所及び正しい値の情報を含むビットエラー情報を所定の代替領域に書き込む。次に前記記憶領域からデータを読み込んだ際（ステップＳ１０１）、前記代替領域を検索して前記ビットエラー情報があると判断する場合に（ステップＳ１０２／ある）前記ビットエラー情報に基づきデータを修正する（ステップＳ１０４）。 （もっと読む）

【課題】誤り判定回路及び共有メモリシステムにおいて、システムのコストを増加させることなく主記憶メモリの領域の利用効率を向上してデータ保証を行う。
【解決手段】Ｐ（ｘ）をガロア体ＧＦ（２）上のｍ次の原始多項式とし、（ｋ，ｋ−３）リード・ソロモン符号を用いたＳ_ｍＥＣ−Ｄ_ｍＥＤにおいて、ｍビットブロック単位のデータに対し、誤りから保護するべき対象である元符号の多項式表現Ｉ（ｘ）に対し、１ブロックの誤り、２ブロックの誤り、或いは、誤りがないことを検出すると共に、ブロック誤りの位置ｐを前記ガロア拡大体ＧＦ（２^ｍ）上でＳ_０α^ｐ＝Ｓ_１から検出する誤り検出回路部を備えるように構成する。 （もっと読む）

【課題】ＮＡＮＤ型ＦｌａｓｈＲＯＭにおいてＲｅａｄ Ｄｉｓｔｕｒｂによる読出しエラーが発生した場合でも、書き込みエラーが発生した場合と同様に代替ブロックを利用し、Ｒｅａｄ Ｄｉｓｔｕｒｂによるデータブロック内の復旧困難なデータ破壊を防止する。
【解決手段】Ｒｅａｄ処理部３０１は、データブロックから書込データの読み出しを実行すると共に読み出し実行時に書込データに１ビット反転不良があるかを判定し、あると判定すると書込データを修正し読み出す。リードエラー処理部１０００は代替ブロックを管理すると共にＲｅａｄ処理部３０１により１ビット反転不良と判定されると代替ブロックの中から空き代替ブロックを取得し、空き代替ブロックに修正された書込データをＷｒｉｔｅ処理部３０２を用いて書き込みし、１ビット反転不良が発生したデータブロックを消去し、消去したデータブロックを新たな代替ブロックとして管理する。 （もっと読む）

【課題】メモリの訂正可能障害が発生した際、当該メモリ領域を利用しているプロセスの用途に応じて、そのプロセスを継続するか／中止するかの決定を行う。
【解決手段】ＴＬＢに登録されるエントリに「障害回数」、及び、「障害閾値」を追加する。障害回数は、対応する物理アドレス空間で発生した訂正可能障害の回数を保持する。障害閾値は、対応するプロセスが許容する最大訂正可能障害数を保持する。また、ＴＬＢに接続される障害回数監視機構は、これら２つを比較し障害回数が障害閾値を超えている場合には、当該プロセスを停止させる信号を発行する機能を有する。 （もっと読む）

【課題】 メモリ・セルの集合体を動作させるための方法、システム及びコンピュータ・ソフトウェア製品を提供すること。
【解決手段】 メモリ・セルはメモリ・セル・グループに組織化され、各メモリ・セルは特性パラメータ帯域によって境界を定められる２進マルチビット値を格納する。２つの隣接する特性パラメータ帯域同士は、１ビットだけ異なる割り当てられた２進マルチビット値である。１つの実施形態において、エラー訂正ユニットは、メモリ・セル・グループについて、抽出された２進マルチビット値の実パリティ検査値を計算する。実パリティ検査値が期待パリティ検査値に等しくない場合には、エラー訂正ユニットは、第２の実パリティ検査値を計算することでメモリ・セル・グループについてのパリティを正しく示すように、エラー・メモリ・セルに、抽出された２進マルチビット値に関連付けられた特性パラメータ帯域に隣接する特性パラメータ帯域内の特性パラメータ値をもつ訂正された２進マルチビット値を割り当てる。 （もっと読む）

ＥＣＣ非対応コンポーネントにおいて誤り訂正符号（ＥＣＣ）検査を実装するための方法および装置。前記方法は、メモリの第１の物理アドレスおよび第２の物理アドレスにマップしている論理アドレスを受け取るステップを有する。前記メモリの前記第１の物理アドレスおよび前記第２の物理アドレスは、データを記憶しているメモリ位置と、対応するＥＣＣを記憶しているメモリ位置とにそれぞれ対応している。前記方法は、前記論理アドレスを、前記第１の物理アドレスおよび前記第２の物理アドレスに変換するステップと、データパスを介して前記データにアクセスするステップと、同じデータパスを介して前記ＥＣＣに別個にアクセスするステップと、前記ＥＣＣを使用して前記データの整合性を検査するステップと、を更に有する。
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【課題】小規模なデータ訂正を情報記憶装置で実行し、大規模なエラー訂正を情報処理装置が実行することにより、コストを大幅に増大させることなくデータの信頼性を大幅に向上させる。
【解決手段】情報処理装置２からユーザデータのリード転送要求があると、制御回路４は、該ユーザデータおよび管理データを誤り検出回路６に転送し、ユーザデータの誤りをチェックする。誤りがない場合、ユーザデータが転送可能であることを情報処理装置２に通知して情報処理装置２に転送する。ユーザデータに誤りがある場合には、ユーザデータ、および管理データをＸ箇所誤り位置および訂正データ算出回路８によって訂正箇所、および訂正データを算出し、該訂正箇所が訂正可能か否かを判断する。訂正不可（訂正箇所がＸ箇所よりも多い場合）の場合には、情報処理装置２にユーザデータが訂正不可であることを通知し、その後、ユーザデータ、および管理データを情報処理装置２に転送する。 （もっと読む）