【課題】 ベクトル長が小さい場合にも、ベクトルレジスタファイルを効率よく使用し、ベクトル処理装置の性能を向上する。
【解決手段】 ベクトル処理装置は、ベクトルデータを各々格納する複数のデータレジスタが割り当てられるベクトルレジスタファイルと、ベクトルレジスタファイル内に割り当てられ、命令に含まれるオペランドにより指定可能な最大数のデータレジスタを各々有し、ベクトル長に応じてサイズが変化する複数のレジスタセットと、レジスタセットのうち、ベクトル演算に使用するベクトルデータを保持するレジスタセットである有効レジスタセットを示す情報が格納される制御レジスタと、ベクトル長に応じて変化する有効レジスタセットの開始位置を基準にしてオペランドにより指定されるデータレジスタを用いてベクトル演算を実行する実行部とを有している。 （もっと読む）

【課題】Ｃ及びＣ＋＋のようなプログラミング言語において、ポインタによってポイントされたオブジェクトの上位及び下位の境界をプログラム実行中に自動チェック可能とする。
【解決手段】プロセッサ２００はデフォルトレジスタ２０２、及びデフォルトレジスタのハードウェア・レジスタの拡張である境界レジスタ２０４を有する。これらの境界レジスタ２０４はメタデータとこれに対応するデータとの関連を維持する。また、デフォルトレジスタ２０２と、境界レジスタ２０４との間の関連を提供することによって、これらのレジスタ２０２の呼出し規約は、同じに保持される。境界レジスタ２０４で保持されているメタデータは、プロセッサ２００によってアクセス（ロード／ストア）され得るメモリアドレスのレンジを特定するために使用されてもよい。 （もっと読む）

【課題】レジスタ・リネーミング機構を実装するプロセッサを備えた情報処理装置におい、プログラムを最適化するだけの手段では回避できないメモリアクセスやレジスタの解放待ち時間を回避すること。
【解決手段】レジスタ・リネーミング機構を実装すると共に、図１（ａ）に示すレジスタの使用状況の下で、ユーザ（プログラマ等）は、命令セットに導入した専用命令（論理レジスタに割り当てが可能な未使用の仮想レジスタの数を増加または減少させる命令）を発行し、実行させる。これにより、未使用の仮想レジスタの数を図１（ｂ）、図１（ｃ）に示すように変更できるので、ソフトウェアによって、それ自身のプログラム特性に最適化したレジスタの利用を図ることが可能となる。また、レジスタ上のデータをメモリへ退避するようなメモリアクセスの発生や、レジスタの解放待ち時間の発生が抑制されるので、処理性能を向上させることができるようになる。 （もっと読む）

【課題】既存の半導体集積回路に対して機能の追加や修正がある場合でも、当該既存の半導体集積回路で作成したソフトウェアを使用可能、かつ、ＣＰＵの性能を向上可能な半導体集積回路及びレジスタアドレス制御装置を提供すること。
【解決手段】半導体集積回路１１０は、モード１からモードＮ（１２０、１３０、１４０）に対応して、アドレスビットの割り当てを組み換えたレジスタマップ１〜レジスタマップＮ（１２１、１３１、１４１）を有する。各レジスタマップは、対応するモードによって選択することができ、モードを切替えることで、いずれかのレジスタマップが使用可能となる。 （もっと読む）

【課題】半導体デバイスのレジスタの構成を動的に変更する。
【解決手段】半導体デバイス１のレジスタ１００を、半導体デバイス１が使用するアドレス領域である通常エリア１０１と、通常エリア１０１のアドレスに対応する仮想アドレスを複数定義するアドレス領域である変換エリア１０２と、仮想アドレスのビット毎に対応する通常エリア１０１のアドレスとビット位置を定義したデータ列を複数含む変換テーブル１０３と、に分け、仮想アドレスのレジスタには、仮想アドレスに対応するデータ列のアドレスが設定され、外部から入力されたアドレス値とデータを含む命令コードに対し、アドレス値が変換エリアのアドレス領域に含まれる場合、アドレス値が示すレジスタに設定された変換テーブルのアドレスのデータ列に基づき、データをビット毎に対応する通常エリアのアドレスのビット位置に書き込む。 （もっと読む）

【課題】所望の信号出力の高速化を図ることが可能な汎用レジスタ回路を提供する。
【解決手段】本発明に係る汎用レジスタ回路１００は、マトリクス状に配置されるとともに、データを書き込み読み出すためのワード線２およびビット線３に接続された複数のメモリセル４と、ビット線３が入力に接続されるとともに出力選択信号が伝送される制御線６が接続され、出力選択信号の入力に基づいて、メモリセル４から読み出されビット線４を介して入力されたデータの値と固定値とを切り替えて出力する複数のマルチプレクサ回路５と、を備える。 （もっと読む）

【課題】並列動作可能な複数の演算ユニットを有するプロセッサにおいて、ベクトル要素毎に書き込み制御可能で自由度の高い書き込みを可能とすること。
【解決手段】本プロセッサはフェッチ部１０と、並列動作可能な演算ユニットＶ＿Ａ〜Ｖ＿Ｅと、レジスタファイル部１００を含む。レジスタファイル部１００は、ベクトルレジスタ制御信号を生成するデコード部１１０と、複数のベクトルレジスタＶＲ０〜ＶＲ３と、書き込み制御回路１２０とを含む。複数のベクトルレジスタＶＲ０〜ＶＲ３は、複数の要素レジスタからなり、同一の要素番号を有する要素レジスタがグループ化され、各グループ毎に書き込みしポートを有する。書き込み制御回路１２０は、ベクトルレジスタ制御信号に基づき、書き込み対象となる要素グループ及びベクトルレジスタを選択して、選択された要素グループの選択されたベクトルレジスタの要素レジスタにデータを書き込む。 （もっと読む）

【課題】並列動作可能な複数の演算ユニットを有するプロセッサにおいて、ベクトル要素毎に読み出し制御可能で自由度の高い読み出しを可能とすること。
【解決手段】本プロセッサはフェッチ部１０と、並列動作可能な演算ユニットＶ＿Ａ〜Ｖ＿Ｅと、レジスタファイル部１００を含む。レジスタファイル部１００は、ベクトルレジスタ制御信号を生成するデコード部１１０と、複数のベクトルレジスタＶＲ０〜ＶＲ３と、読み出し制御回路１３０とを含む。複数のベクトルレジスタＶＲ０〜ＶＲ３は、複数の要素レジスタからなり、同一の要素番号を有する要素レジスタがグループ化され、各グループ毎に読み出しポートを有する。読み出し制御回路１３０は、ベクトルレジスタ制御信号に基づき、読み出し対象となる要素グループ及びベクトルレジスタを選択して、選択された要素グループの選択されたベクトルレジスタの要素レジスタからデータを読み出す。 （もっと読む）

【課題】プロセッサ内のマップに基づく間接レジスタ・ファイル・アクセスのために、レジスタ・マップを管理するための機構が提供される。
【解決手段】管理機構はマップ・セットを含むレジスタ・マッピングを含み、マップ・セットの各マップは複数のマップ・レジスタを有する。実レジスタ・セットには、マップ・セットのマップ・エントリを介してプロセッサによって間接的にアクセスされる。実レジスタ・セット内の実レジスタの数は、マップ・セット内のマップ・エントリの数より多く、マップ・セットのマップ・エントリは、任意の時点で実レジスタ・セットのサブセットのみを参照する。この機構は、単一の更新命令の実行に応答して、マップ・セットのうちの少なくとも１つのマップの複数のマップ・エントリを更新することにより、レジスタ・マッピングのマップ・セットの複数のエントリへの更新を管理するステップを含む。 （もっと読む）

【課題】 プロセッサが非常に短い実行サイクル数でＩ／Ｏポートに対する所定の処理を実現できる。
【解決手段】 指定した汎用レジスタ或いはフラグレジスタにＩ／Ｏポートをマップすることにより、Ｉ／Ｏポートからの読み出し又は書き込みにかかるサイクル数を短縮する。更に、割り込み時と非割り込み時とでマップを変化させることにより、通常処理時或いは割り込み処理時の両方でレジスタを有効に活用できるようにする。 （もっと読む）

【課題】 命令コードを削減可能な演算処理装置を提供する。
【解決手段】 命令メモリ１２は、実行する複数の共通な演算パターンを、複数の論理レジスタを用いて表される１つの共通コードとした命令コードを格納する。レジスタマップテーブル管理部１４は、論理レジスタへ割り当てる物理レジスタを管理する複数のレジスタマップテーブル１４ａ、１４ｂ、１４ｃを記憶し、共通コードの呼び出しの際に指定されるレジスタマップテーブル１４ａ、１４ｂ、１４ｃを用いて論理レジスタへ割り当てる物理レジスタを決定する。 （もっと読む）

単一命令複数データ(SIMD)を構築するプロセッサ(2)において、単一データ処理命令は、対応する入力値よりさらにデータ幅が大きい複数の独立した結果値を生成するために、複数の独立した入力値に対してSIMDタイプ処理を実行するような処理ロジック(4,6,8,10)を制御するように機能する。適切に制御された乗算器の形式において再区分器は、これらの結果データ値を、独立したレジスタ(38,40)に格納される上位ビット部分及び下位ビット部分に区分するように機能する。結果値を保持された必要とされるSIMD幅は、別の処理が必要とせずに、所望の上位結果レジスタ(38)又は下位結果レジスタ(40)から読み出される。さらに、全結果の保持は、そのような重複拡張累積演算など、正確な改良を促進する。
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【課題】既存のソフトウェアおよびハードウェアとの互換性を有するように、パック・データを処理する１組の命令をプロセッサに組み込む。
【解決手段】少なくとも部分的にエイリアス化され、複数のタグが対応している単一の論理レジスタ・ファイルの内容に対して、パック・データ命令のセットの実行を浮動小数点命令のセットの実行前に双方実行し、パック・データ命令セットの第１の命令の実行開始と浮動小数点命令セットの第１の命令の実行の完了との間のある時点に、少なくとも単一の論理レジスタ・ファイル中のエイリアス化したレジスタに対応する複数のタグを非空状態に変更し、タグが、前記単一の論理レジスタ・ファイル中のレジスタが空であるか空でないかを識別する。 （もっと読む）

【課題】 オペランドの値において、ある部分に連続して同一の値が現れる場合に、使用するレジスタファイルの記憶領域を有効に利用する。
【解決手段】 プロセッサは、物理レジスタＩＤに対応したオペランドを記憶する複数のレジスタファイル１６−１、１６−２を備え、それぞれが、オペランドをデータ方向に分割したサブワードのうちの何れかを記憶する。プロセッサは、ＡＬＵ１８の出力を入力として、いずれかのサブワードの全てのビットが同一値であることを判断し、同一値であるサブワードを除き、他のサブワードについて、それぞれ、レジスタファイル中のレジスタエントリを割り当て、同一値であるサブワードについて、同一値を与えることを示すデータを保持する。これにより、レジスタファイル中のレジスタエントリから、サブワードが読み出され、読み出されたサブワードと、同一値を与えるべきサブワードとを組み合わせてオペランドが生成される。 （もっと読む）

【課題】演算・加工手段が変更可能で、所望のデータレートで演算加工処理が容易に実現可能な装置を提供する。
【解決手段】 並列処理を行うための処理単位であるプロセッサエレメントの構成要素である、複数のレジスタを有するレジスタファイル、演算加工処理手段、データメモリ、プログラムメモリ、命令デコード・シーケンサを独立して有する演算加工手段であるプロセッサエレメントを備え、レジスタファイルは、読み出し、書き込みがなされたことを示すアサーションビットを有し、命令の実行は、アサーションビットの状態に応じて制御される。レジスタファイルは、複数の領域に分割されており、各々に独立している。 （もっと読む）

オペランドについての可能な候補レジスタバンクを特定することで、仕切られたレジスタバンク内の物理レジスタにオペランドを付与することができる。前記オペランドを候補レジスタバンクに割り当てる前に、候補レジスタバンク間に抵触がもしあれば、特定して解決する。 （もっと読む）

マルチスレッド・プロセッサによるスレッド・ベースのレジスタ・ファイル・アクセスのために技法が開示されている。マルチスレッド・プロセッサは、特定のプロセッサ・スレッドに関連付けられたスレッド識別子を決定し、対応するプロセッサ・スレッドによってアクセスされる関連のレジスタ・ファイルの特定部分を選択するためにスレッド識別子の少なくとも一部分を使用する。例示的な実施形態では、レジスタ・ファイルが偶数部分と奇数部分に分割され、スレッド識別子の最下位ビットまたは他の部分が、所与のプロセッサ・スレッドで使用されるその偶数または奇数部分を選択するために使用される。スレッド・ベースのレジスタ・ファイル選択は、トークン・トリガ・スレッディングおよび命令パイプライン化と共に使用することができる。有利には、本発明は、並行性の所望レベルを維持しつつ、レジスタ・ファイル・ポートの必要数を削減し、したがってプロセッサの電力消費を低減する。
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データ処理装置および方法はレジスタとメモリとの間でデータを移動する。データ処理装置は、データ要素を記憶する複数のレジスタを有するレジスタデータ記憶装置を具備する。プロセッサは、レジスタの少なくとも１つにおいてアクセスされる複数のデータ要素について並列にデータ処理操作を実行する。アクセスロジックは、単一のアクセス命令に応答して、指定されたレジスタと、構造体フォーマットを有する構造体の配列としてデータ要素が記憶されるメモリの連続ブロックとの間で複数のデータ要素を移動し、構造体フォーマットは複数の要素を有する。単一のアクセス命令は、構造体フォーマットにおける要素の数を識別し、かつアクセスロジックは、さらに、メモリにおいて構造体の配列としてデータ要素が記憶され、各々の指定されたレジスタが１つの要素のデータ要素を記憶するように複数のデータ要素が移動されるときに複数のデータ要素を再整理する。
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レジスタとメモリとの間でデータを移動するデータ処理装置および方法が提供される。データ処理装置はデータ要素を記憶する複数のレジスタを有するレジスタデータ記憶装置を具備する。プロセッサはレジスタの少なくとも１つにおいて異なる並列処理のレーンを占有する複数のデータ要素に並列にデータ処理操作を実行する。アクセスロジックは単一のアクセス命令に応答して指定されたレジスタにおけるレーンのうち選択された１つと構造体フォーマットを有するメモリ内の構造体との間で複数のデータ要素を移動し、構造体フォーマットは複数の要素を有する。単一のアクセス命令は構造体フォーマットにおける要素の数を識別し、アクセスロジックは、メモリにおいてデータ要素が構造体として記憶され、異なる要素のデータ要素が異なる指定されたレジスタにおいて選択されたレーン内に記憶されるように、複数のデータ要素が移動されるときに複数のデータ要素を配置する。
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データ処理装置（２）内にレジスタデータ記憶装置（２０）が設けられる。レジスタデータ記憶装置（２０）は、データ処理命令によって操作される複数のＳＩＭＤデータ要素のために、データ処理命令がレジスタサイズＱ、Ｄおよびデータ要素サイズＳ１６、Ｓ８を指定するレジスタを介してアクセスすることが可能である。与えられたデータ処理要素は、レジスタ指定子、レジスタサイズ、データ要素サイズでのレジスタデータ記憶装置（２０）内の特定の位置へのマッピングに応じて、異なるレジスタを介してアクセスすることが可能である。
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