【課題】各ＣＰＵ（プロセッサ）の処理負荷を軽減し、セマフォの使用効率を向上させたマルチプロセッサシステム、マルチプロセッサシステムの制御方法を提供すること
【解決手段】メモリ３０は、ＣＰＵ１及びＣＰＵ２からアクセスされる。セマフォ制御回路２０４は、ＣＰＵ１、ＣＰＵ２からメモリ３０へのロック命令、アンロック命令を受信して、メモリ３０の同期制御を行う。詳細には、セマフォ制御回路２０４は、ロックを行ったプロセッサがロック処理を行っている時間（ロック処理時間）をカウントする。また、セマフォ制御回路２０４は、ロック中にロック命令を送信したプロセッサの命令送信順序を保持し、算出済みのロック処理時間と、命令送信順序を基に、ロックに失敗した各プロセッサの待ち時間を算出して通知する。 （もっと読む）

【課題】ローカル命令メモリのサイズを実質的に拡大する形態でローカル命令メモリを各プロセッサ間で共有できるマルチプロセッサシステムにおけるプロセッサを提供する。
【解決手段】第１ＣＰＵ１００は、メモリ共有モード設定レジスタ１０７に格納された情報を参照することで、第１ＣＰＵ１００が命令フェッチを行うアドレスが、ローカル命令メモリ先頭アドレスレジスタ１０３とローカル命令メモリ終了アドレスレジスタ１０４とで定義される領域内であるか、または、共有命令メモリ先頭アドレスレジスタ１０５と共有命令メモリ終了アドレスレジスタ１０６とで定義される領域内であるかを判定し、その判定の結果に基づいてセレクタ１０２を制御することで、命令メモリ１０１と命令メモリ２０１とを切り替え、切り替え後の命令メモリから命令をフェッチして実行する。 （もっと読む）

【課題】本発明は、重複書込領域への書込み可否の判定に要する時間を短縮し、かつネットワーク内の転送速度を速くすることが可能なネットワークシステムを提供することを目的とする。
【解決手段】本発明によるネットワークシステムは、複数の局の各々は、自局を含む複数の局のいずれかの局で重複書込領域ＬＷへの書込みが行われているか否かを示す判別フラグＬＢとを有する分散共有メモリＣＭと、分散共有メモリＣＭ外に保持されトークン５０が自局に前回到着した際に自局が重複書込領域ＬＷへの書込みを行ったか否かを示す権利フラグＢｄと、分散共有メモリＣＭ外に保持されトークン５０が自局に今回到着した際に自局が重複書込領域ＬＷへの書込みを要求しているか否かを示す要求フラグＢｋと、判別フラグＬＢ、権利フラグＢｄ、および要求フラグＢｋのオン・オフ状態に基づいて重複書込領域ＬＷへの書込可否を判定するフラグ判定部１２ａ〜１２ｃとを備える。 （もっと読む）

【課題】２個のプロセッサに、より高速に連携した処理を行わせることが可能な共有キャッシュメモリ装置を提供する。
【解決手段】共有キャッシュメモリ装置を、第１プロセッサが生成して第２プロセッサが利用するデータを記憶するための幾つかの監視対象記憶領域をデータメモリ部３３に確保する機能、管理対象記憶領域毎に第１プロセッサによるデータの書き込みが行われたか否かを管理する機能、データの書き込みが完了していない監視対象記憶領域上のデータを要求するリード要求を受信したときに、その監視対象記憶領域へのデータの書き込みが第１プロセッサにより行われるのを待機してから、当該リード要求に応答する機能を有する装置として構成しておく。 （もっと読む）

【課題】処理時間の短縮及び消費電力の低減が可能な共有メモリシステムを提供すること。
【解決手段】共有メモリシステムは、アクセス監視機構１１２に対し、動画属性用のクラスタをクラスタメモリ１、２とする定義を行う。アクセス監視機構１１２は、ＤＳＰ（２）１０４が画像の属性情報を付加してメモリアクセスを行うと、クラスタメモリ１、２に対してアクセス許可を示す制御情報１３１をクラスタメモリ空間選択装置１１９に出力する。クラスタメモリ空間選択装置１１９は、制御情報１３１に従って、ＤＳＰ（２）１０４からのアクセスをクラスタメモリ１もしくは２に振り分ける。ＧＰＵ１０５からのアクセスも同様である。複数のクラスタ１１１に分割された共有メモリ１１０を複数のマスタが共有することで、キャッシュメモリのコヒーレンシを保つ。 （もっと読む）

【課題】ＣＰＵ間通信において、同期の待ち時間に応じてウェイト処理を最適に制御できるようにする。
【解決手段】送信側ＣＰＵと受信側ＣＰＵとがメモリ１０４を介してデータ通信を行うＣＰＵ間通信システム８００において、送信側ＣＰＵは、メモリ１０４に空き領域があるかを判定するメモリ領域判定部３５１と、空き領域がある場合に、メモリ１０４にデータを書き込むデータ書き込み部３５２と、空き領域がない場合に、受信側ＣＰＵの状態を判定する受信側ＣＰＵ判定部３５３と、受信側ＣＰＵの状態がデータ読み出し処理の実行状態である場合に、メモリ１０４に空き領域ができるまでデータ書き込み部３５２を待ち状態とし、受信側ＣＰＵの状態がデータ読み出し処理の実行状態でない場合に、受信側ＣＰＵにデータ読み出し処理の実行を開始させるための読み出し開始要求を受信側ＣＰＵへ送信する送信側制御部３５４とを備える。 （もっと読む）

【課題】複数のバスマスタを備えた半導体装置において、バススレーブに対する処理を従来よりも効率的に実行できる半導体装置を提供する。
【解決手段】半導体装置１００において、各マスタ装置Ｍ０〜Ｍｎは、複数のバスＢ０〜Ｂ４に接続され、複数のバスのうちの割当てられた１本のバスを介してスレーブ装置３０に対する処理要求をコントローラ２０に出力する。複数のマスタ装置Ｍ０〜Ｍｎの各々には割当優先度が定められる。調停回路１１は、複数のマスタ装置Ｍ０〜Ｍｎのうちバスの割当を要求している１または複数のマスタ装置に対して、バスの割当を要求したタイミングと割当優先度とに基づいて不使用のバスを割当てるとともに、バスを割当てたマスタ装置の処理要求に対して処理順位を設定する。コントローラ２０は、バスが割当てられたマスタ装置から受けた処理要求の内容と処理順位とに基づいて、スレーブ装置３０に対して処理を実行する。 （もっと読む）

【課題】共有アクセス対象へのアクセスに関する調停を確実に行うことが可能なマルチコア・プロセッサを提供すること。
【解決手段】複数のプロセッサコアによって読み書き可能なメモリ上に、特定の共有アクセス対象に対するアクセスの内容及び順序を規定するためのメッセージキューが設定され、複数のプロセッサコアは、メッセージキューに対する所定の書き込み制御に応じて自己が実行すべきタスクに含まれる処理のうち特定の共有アクセス対象に対するアクセスを含む処理に関するジョブ情報を排他的にメッセージキューに書き込み、複数のプロセッサコアのうち少なくとも一の特定対象アクセス実行用プロセッサコアは、メッセージキューに書き込まれたジョブ情報に従って特定の共有アクセス対象に対するアクセスを含む処理を実行することを特徴とする、マルチコア・プロセッサ。 （もっと読む）

【課題】２つのＣＰＵがデュアルポートＲＡＭに同じタイミングで読出し又は書込みを行う場合に、データ信号を正しく読出すこと。
【解決手段】信号制御装置４は、第１及び第２のＣＰＵがデュアルポートＲＡＭ５に書き込むアドレスの衝突を検出するアドレス衝突検出部１４を備える。また、アドレスの衝突が検出された場合に、デュアルポートＲＡＭ５に書込みを行う第１又は第２のＣＰＵのいずれかに設けられたバッファメモリに、衝突したアドレスから読出したデータ信号を保存する制御を行う制御部１３を備える。また、第１及び第２のＣＰＵの読出し可能状態又は書込み可能状態に応じて、データ信号の読出し元であるレジスタ又はバッファメモリを切替えて、読出し可能状態となるＣＰＵに読出した前記データ信号を出力するマルチプレクサ１５ａ，１５ｂを備える。 （もっと読む）

【課題】 高密度実装するサーバモジュールのメモリ容量の増設を容易にする。
【解決方法】 メモリ容量を追加するためのメモリ増設モジュールをサーバシステムに備えることにより、サーバブレードのＣＰＵには通常のメモリと認識可能な外部メモリの増設手段を持ち、複数のサーバブレードで１つのモジュールを共有することにより、複数のサーバブレードのメモリ容量を増設が可能なサーバシステム。 （もっと読む）

【課題】アクセラレータが使用するローカルメモリに対するデータの入れ替え処理のオーバヘッドを大幅に低減し、アクセラレータによる演算処理を高速化する。
【解決手段】ローカルメモリ５を複数バンク５ａ〜５ｃに分割し、各バンクを切り替えて使用し、アクセラレータ３のコンフィギュレーションは変更せずに別のバンクをアクセス可能とする。コンフィギュレーションがプログラムの場合は演算の終了時に、この切り替えのタイミングが発生する。アクセラレータ３の状態を示す機能レジスタにどのバンクをＣＰＵが使用しているかの情報を保持し、使用中であればアクセラレータ３は実行を保留し、使用しなくなり次第割り当てられたバンクで起動する。各バンクはアクセラレータ３の機能レジスタの情報に基づいて演算器と結びつけられる。演算の切れ目でバンクの切り替えを発生させ、演算器と結びつくバンクを別のものに切り替える。 （もっと読む）

【課題】並列処理システムを制御するための並列処理システム制御装置であって、並列処理システムの各プロセッサ及び各共有メモリの差異を隠蔽し、アプリケーションプログラムから統一的に並列処理システムを制御する並列処理システム制御装置を提供する。
【解決手段】固有のプロセッサに依存しない共通コマンドを解析してアプリケーションプログラム４０の各部分処理を実行する各プロセッサを特定し、各部分処理の入出力データ用のバッファが格納された共有メモリを特定し、各プロセッサが入出力データ用のバッファをアクセスするためのアドレスを特定し、共通コマンドを各プロセッサへの個別のコマンドであるプロセッサ個別コマンドに変換し、並列処理システムを実行制御するための、共通コマンド変換・メモリ管理部、個別実行制御部、メモリ管理情報、個別実行制御登録部と、を備える。 （もっと読む）

【課題】処理システムと、処理システム内で通信する方法において、セマフォへのアトミックなアクセスを、バスプロトコルの枠組み内で、追加のハードウェアを最少にして、性能を劣化することなく、実施する技術を提供する。
【解決手段】処理システムは、バスと、バスに連結されたメモリ領域と、バス上でメモリ領域へアクセスする複数の処理構成要素とを含み、各処理構成要素が、セマフォ操作を行って、バス上でのセマフォ位置への読み出し動作および書き込み動作を同時に要求することによって、メモリ領域へのアクセスを得るように構成される。 （もっと読む）

【課題】画像形成装置において、不揮発性メモリを２つのＣＰＵで共有させると共に、２つのＣＰＵから不揮発性メモリへのアクセスを簡単な回路で調整できるようにする。
【解決手段】画像形成プロセス制御を行う第１ＣＰＵ１と、通信制御を行う第２ＣＰＵ２と、第１ＣＰＵ１及び第２ＣＰＵ２で共有するＥＥＰＲＯＭ４と、第１ＣＰＵ１及び第２ＣＰＵ２の一方を不揮発性メモリ４に直接アクセス可能とするセレクタ３とを設ける。そして、第１ＣＰＵ１と第２ＣＰＵ２との間で通信可能とし、通常状態では、第１ＣＰＵ１がＥＥＰＲＯＭ４に直接アクセス可能とするとともに、第２ＣＰＵ２は、第１ＣＰＵ１を介してＥＥＰＲＯＭ４にアクセス可能とする。一方、第１ＣＰＵ１が作動を停止した省電力状態又は第１ＣＰＵ１が動作異常状態では、セレクタ３によって第２ＣＰＵがＥＥＰＲＯＭ４に直接アクセス可能となるようする。 （もっと読む）

【課題】ＣＰＵとＧＰＵとの間で、大量のデータを効率良く処理する。
【解決手段】複数の処理を非同期で並列に実行可能なデバイス３と、このデバイス３との間でデータの授受を行うホスト２とを有し、ホスト２には、システムメモリ１２内にデバイス３との間でデータ転送を行うためメモリ領域が確保され、デバイス３は、ホスト２からのデータを処理している間に並列してメモリ領域へのアクセスを行ってデータ転送を行い、ホスト２では、デバイス３に転送するデータを３以上に分割し、分割された２番目以降のデータについて、デバイス３で前回のデータが処理されている間に、メモリ領域への書き込みを行う。 （もっと読む）

【課題】演算装置同士を最小の記憶素子数で接続することが可能で、キャッシュメモリに記憶するデータ数を最小にしても確実にアドレス指定によるデータ転送を行えるようにする。
【解決手段】バッファに保存した書込みデータを書込みアドレスの順序に並び替えてストリームデータとして出力するストリーム変換装置１３０と、キャッシュメモリ１４０と、読出しに関するアドレス情報で指定されたデータがキャッシュメモリに既にロードされているかを判定し、ロードされていない場合には、ロード信号を出力し、ロードアドレスを出力する制御装置１５０と、ロードアドレスを用いて、読出しアドレスで指定されたデータがキャッシュメモリのどの記憶素子に保存されているかを求め、求めた値をキャッシュアドレスとしてキャッシュメモリに出力し、キャッシュメモリから入力されたキャッシュデータを読出しデータとして出力するアドレス変換装置１６０と、を有する。 （もっと読む）

【課題】プロセッサ内蔵する演算装置において、新メモリ登場などによりますます顕在化する、複数の演算装置間の待合せ時間における消費電力及び演算能力の浪費の削減と、演算装置のコンテキストスイッチ負荷の削減が課題である。
【解決手段】マイクロプロセッサと、マイクロプロセッサに接続されたメモリとを備える機器に備わる演算制御装置であって、マイクロプロセッサは、複数の演算部を備え、メモリは、複数の演算部が読み書き可能な共有記憶領域を含み、演算制御装置は、共有記憶領域への書き込みができるか否かを検出する書込検出部を備え、演算部が共有記憶領域に書き込みができない場合、共有記憶領域を監視し、演算部の稼動を停止することを特徴とする。 （もっと読む）

【課題】 キューのオーバフローを防止する情報蓄積制御方法を提案する。
【解決手段】 処理要求を順次記憶する第１の記憶手段と、前記第１の記憶手段に記憶可能な処理要求の数を超えない値に設定されたセマフォ変数を記憶する第２の記憶手段と、前記第１の記憶手段に記憶された処理要求についての処理完了に応じて処理結果に関するデータを順次記憶する記憶手段であって、前記第１の記憶手段に記憶可能な処理要求の数以上の数の前記データを格納可能な第３の記憶手段と、前記処理要求の前記第１の記憶手段への記憶に応じて、前記セマフォ変数を１減少させ、前記第３の記憶手段からの前記データの読み出しに応じて前記セマフォ変数を１増加させる処理を行う処理手段とを備え、前記第１の記憶手段への更なる処理要求の記憶は、前記セマフォ変数の値が正であることを条件に行われる、ことを特長とする情報処理装置。 （もっと読む）

【課題】コンピュータシステム内に含まれる他のプロセッサとの競合を引き起こすことなしにハードウェアデバイスに対する、プロセッサによるアクセスを可能とする方法をていきょうすること。
【解決手段】この方法は、第１のプロセッサから第１のアドレスマップを、また第２のプロセッサから第２のアドレスマップを受け取るステップであり、各アドレスマップは、プロセッサがアクセスするように構成されているハードウェアデバイスのセットのためのメモリマップド入出力アパーチャを含む、ステップと、第１と第２のアドレスマップを組み合わせることによってグローバルアドレスマップを生成するステップと、第１のプロセッサから第１のアクセス要求を受けるステップと、グローバルアドレスマップ内に含まれるアドレスマッピングに基づきハードウェアデバイスに第１のアクセス要求をルーティングするステップとを含む。 （もっと読む）

【課題】第２のプロセッサに関連付けられたメモリに第１のプロセッサがアクセスすることを可能にするための方法を提供すること。
【解決手段】この方法は、第１のプロセッサから、ＮＵＭＡデバイスのためのＭＭＩＯアパーチャを含む第１のアドレスマップを受け取るステップと、第２のプロセッサから、ハードウェアデバイスのためのＭＭＩＯアパーチャを含む第２のアドレスマップを受け取るステップと、第１のアドレスマップと第２のアドレスマップを組み合わせることによってグローバルアドレスマップを生成するステップと、第１のプロセッサからＮＵＭＡデバイスに送られたアクセス要求を受け取るステップと、第１のアクセス要求と変換テーブルとに基づいて、メモリアクセス要求を生成するステップと、グローバルアドレスマップに基づいて、メモリアクセス要求をメモリにルーティングするステップとを含む。 （もっと読む）