【課題】一つのチップの機能ブロックから別のチップの機能ブロックへデータを転送する場合に、予め定められた機能ブロックからのデータについては、転送遅延が生じないようにする。
【解決手段】監視部３７は、第１の送信バッファ２５に蓄積されているデータ量が、所定のしきい値を超えていれば、第１のチップ１１と第２のチップ１３との間でデータの転送遅延が発生するとみなす。しきい値を超えれば、第２にチップ１３に配置された複数の第２の機能ブロックのうち予め定められた第２の機能ブロックについては、第２のチップ１３において、第２の送信バッファを経由させずに第２の追越用ラインを経由させ、第１のチップ１１において、第１の受信バッファ３５を経由させずに第１の追越用ライン３９を経由させて、宛先となる第１の機能ブロック１９へ転送させる。 （もっと読む）

【課題】複数のバスマスタを備えた半導体装置において、バススレーブに対する処理を従来よりも効率的に実行できる半導体装置を提供する。
【解決手段】半導体装置１００において、各マスタ装置Ｍ０〜Ｍｎは、複数のバスＢ０〜Ｂ４に接続され、複数のバスのうちの割当てられた１本のバスを介してスレーブ装置３０に対する処理要求をコントローラ２０に出力する。複数のマスタ装置Ｍ０〜Ｍｎの各々には割当優先度が定められる。調停回路１１は、複数のマスタ装置Ｍ０〜Ｍｎのうちバスの割当を要求している１または複数のマスタ装置に対して、バスの割当を要求したタイミングと割当優先度とに基づいて不使用のバスを割当てるとともに、バスを割当てたマスタ装置の処理要求に対して処理順位を設定する。コントローラ２０は、バスが割当てられたマスタ装置から受けた処理要求の内容と処理順位とに基づいて、スレーブ装置３０に対して処理を実行する。 （もっと読む）

【課題】共有アクセス対象へのアクセスに関する調停を確実に行うことが可能なマルチコア・プロセッサを提供すること。
【解決手段】複数のプロセッサコアによって読み書き可能なメモリ上に、特定の共有アクセス対象に対するアクセスの内容及び順序を規定するためのメッセージキューが設定され、複数のプロセッサコアは、メッセージキューに対する所定の書き込み制御に応じて自己が実行すべきタスクに含まれる処理のうち特定の共有アクセス対象に対するアクセスを含む処理に関するジョブ情報を排他的にメッセージキューに書き込み、複数のプロセッサコアのうち少なくとも一の特定対象アクセス実行用プロセッサコアは、メッセージキューに書き込まれたジョブ情報に従って特定の共有アクセス対象に対するアクセスを含む処理を実行することを特徴とする、マルチコア・プロセッサ。 （もっと読む）

【課題】複数プロセッサのブート時におけるブートメモリへのアクセス回数を低減させ、全てのプロセッサがブートするまでの時間を短縮する。
【解決手段】複数のプロセッサ１０１，１０２，１０３は、ブートメモリ４０１に格納された同一のブートコード４１１をフェッチすることで独立にブートする。これにより、複数プロセッサのブート時におけるブートメモリへのアクセス回数を低減させ、全てのプロセッサがブートするまでの時間を短縮できる。 （もっと読む）

【課題】プログラムを各演算部で並列処理することにより処理効率を向上するマルチコアプロセッサの利点を損なうことなく、各演算部間で複数のデータのやり取りを実行する際に、複数のデータの同時性を維持することができる車両制御装置を提供する。
【解決手段】車両制御値を算出する複数の演算処理を実行する車両制御装置であって、外部から所定のタイミングで入力される入力値に基づき、一組の制御変数を算出する変数演算処理を繰返し実行する一の演算部３と、一の演算部３で演算された一組の制御変数を取り込んで、車両制御値を算出する制御値演算処理を繰返し実行する他の演算部４と、一の演算部３で演算された一組の制御変数が他の演算部４で一括して取り込まれるように、制御値演算処理の実行タイミングを調整する調整部とを備えている。 （もっと読む）

【課題】長経路のパケットや、経路上の競合により待たされたパケットによるレイテンシの低下を抑制する優先調停装置及び優先調停方法を提供する。
【解決手段】優先調停システムは、複数のＣＰＵと、複数のＣＰＵからアクセスされる複数のハードウエア資源と、それらの間のルーティングを行う複数のクロスバと、複数のＣＰＵの各々と複数のハードウエア資源の各々とのレイテンシを示すレイテンシ情報を格納する複数のルーティングテーブルとを備える。複数のＣＰＵの各々は、送信パケットを送信先ハードウエア資源に送信するとき、自ＣＰＵのルーティングテーブルにおいて送信先ハードウエア資源に対応するレイテンシ情報を送信パケットに付加する。複数のクロスバの各々は、複数のパケットを受信したとき、レイテンシが大きいパケットを優先的に前記送信先ハードウエア資源の方に送信する優先調停処理を実行する。 （もっと読む）

【課題】外部ＣＰＵが内部ＣＰＵと共通の記憶装置にアクセスする場合であっても、内部ＣＰＵが該記憶装置へのアクセス以外の処理を行う場合には、該内部ＣＰＵを動作可能とすること。
【解決手段】ウエイト信号の入力に応じてその処理を停止する機能管理ＣＰＵ１７と、制御レジスタ１３と、を備え、ホストＣＰＵ２０からの制御レジスタ１３へのアクセスを受け入れるＬＳＩ１０であって、ホストＣＰＵ２０による制御レジスタ１３へのアクセスを検出するレジスタアクセス信号取得部１５と、機能管理ＣＰＵ１７による制御レジスタ１３へのアクセスを検出するレジスタアクセス信号取得部１６と、各レジスタアクセス信号取得部の検出結果に応じて、機能管理ＣＰＵ１７にウエイト信号を入力するウエイト信号生成部１８と、を含むことを特徴とする。 （もっと読む）

【課題】優先度に応じたデータ転送を簡単な構成で実現することができるデータ処理装置を提供する。
【解決手段】出力データ選択部１０４は、他のモジュール宛てのデータパケットと、データパケット生成部１０３によって生成されたデータパケットとのいずれかを優先度に応じて選択する。応答パケット生成部１０７は、その選択結果に応じた応答パケットを生成する。再送制御部１０６は、他のモジュールから受信した応答パケットの内容に応じて、出力バッファ１０２からの処理結果の読み出しを制御する。 （もっと読む）

【課題】削減されたハードウェア資源を用いてマルチ・ノードコンピュータシステム内のノード内ファームウェアとノード間ファームウェアとの間でデータを転送する方法およびシステム。
【解決手段】１バイト制御モジュールおよび１バイトデータモジュールを通したコンピュータノードとノード間コントローラとの間でのデータ通信を可能にするため、１組の制御コードおよびデータ転送機能が提供される。 （もっと読む）

【課題】
プロセッサ間通信のスループットを向上させ、送受信するメッセージの優先順位に基づいたプロセッサ間通信を実行する。
【解決手段】
複数のプロセッサ２−１〜２−ｎと、メモリ３とを具備するマルチプロセッサシステムを用いる。メモリ３は、複数のプロセッサ２−１〜２−ｎの各々にバス４を介して接続されている。メモリ３は、複数のプロセッサ２−１〜２−ｎの各々から他のものへ送信されるメッセージを格納している。メモリ３は、メッセージを受信する側としての複数のプロセッサ２−１〜２−ｎに対応した複数の第１バッファ領域８−１〜８−ｎを備えている。 （もっと読む）

【課題】マルチプロセッサシステムについて、複数のプロセッサ間でのデータ転送をより効率的に行えるようにする。
【解決手段】複数のプロセッサ４が設けられるとともに、複数の入出力ポート８を有するクロスバスイッチ５やクロスバスイッチ１２がプロセッサ間でのデータ転送ために複数段で設けられているマルチプロセッサシステムについて、データ転送で使用する候補となる複数の入出力ポートを、それぞれに優先度を与えてプロセッサごとに記録したスイッチ接続テーブル１１をクロスバスイッチのスイッチ制御部９に生成させ、このスイッチ接続テーブルに基づいてクロスバスイッチを制御するようにしている。 （もっと読む）

【課題】 従来のバンクチェック及び追い越し制御によるメモリアクセス方式では複数のバンクグループを同時アクセスできるメモリモジュールの性能を引き出せなかった。
【解決手段】 メモリモジュールを複数バンク構成とし、複数のバンクを偶数バンク、奇数バンクの２グループに分けて制御するメモリアクセス制御方式で、各バンクグループ毎のメモリ制御手段２−１，２−２と、バンク追い越し回路１を含み、バンク追い越し回路１は、バンク毎のバンクビジーカウンタと、アクセス先バンクがビジーか、定められた選択条件に合致しないメモリリクエストを格納するリクエストバッファと、これに格納された或いは新たに受信したメモリリクエストについて、アクセス先バンクのビジー状態を、チェックし、バンクがビジー状態でなくなったメモリリクエストの一つを、奇数／偶数のバンクグループ毎に選択しそれぞれ対応のメモリ制御手段に発行する手段とを具備する。 （もっと読む）

【課題】超多画素のＣＣＤセンサーを複数の撮像領域に分割し、各撮像領域に対応してサブＣＰＵを設け、メインＣＰＵが各サブＣＰＵを制御するようにし、所定の動作レートで画像処理が可能な撮像装置におけるデータ通信調停方式及びそのデータ通信調停回路を提供する。
【解決手段】メインＣＰＵ１に対しサブＣＰＵ３が少なくとも二つ備えられ、メインＣＰＵ１からサブＣＰＵ３の何れかにデータを送信する際、メインＣＰＵ１が選択したサブＣＰＵ３の受信状態を示すサブステータス信号によりデータの送信が確実な行われたか否かを検出し、かつサブＣＰＵ３からメインＣＰＵ１に処理済み画像のデータを送信する際は、サブＣＰＵ３の送信要求信号を調停回路４で受けて調停回路４から主送信要求信号をメインＣＰＵ１に送信し、サブＣＰＵ３から優先順位に従ってメインＣＰＵ１に処理済み画像のデータを送信するようにしたデータ通信調停方式である。 （もっと読む）

【課題】複数のＣＰＵそれぞれへの不要な割り込み処理を排除するとともに共有メモリ領域への排他制御を行う。
【解決手段】モード毎に動作するＣＰＵが異なる複数のＣＰＵ１，２と、これら複数のＣＰＵ１，２が共通で使用するメモリ５と、前記各ＣＰＵ１，２に対応してそれぞれ設けられたＡＳＩＣ３，４のうち後者のＡＳＩＣ４に搭載され、前記各ＣＰＵ１，２から前記メモリ５をアクセスするためのアクセス権を要求するアクセス権要求回路と、アクセス権の要求があったとき、他のＣＰＵがアクセス権を取得していない場合にアクセス権を設定するアクセス権管理回路と、２以上の前記アクセス権要求回路が同時にアクセス権要求を行った場合に、前記アクセス権要求回路の要求を調停する調停手段とを備えた。 （もっと読む）