【課題】ノイズや縮退故障等による意図しないリセット信号の解除を防止することが可能なリセット信号生成回路及びそれを備えた半導体集積回路を提供すること。
【解決手段】本発明にかかるリセット信号生成回路は、基準リセット信号ＲＥＳＥＴＺを第１ノードに伝達するための信号線ＲＯＵＴ１１と、基準リセット信号ＲＥＳＥＴＺの反転信号を第２ノードに伝達するための信号線ＲＯＵＴＺ１２と、第２ノードに伝達された信号の反転信号を出力するＩＮＶ回路１０４と、第１ノードに伝達された信号の論理値と、ＩＮＶ回路１０４の出力信号の論理値と、が一致しない場合、基準リセット信号ＲＥＳＥＴＺに関わらずリセット信号ＩＮ＿ＲＥＳＺをアクティブにするＡＮＤ回路１０５と、を備える。 （もっと読む）

【課題】 リセット動作を制限する。
【解決手段】 携帯電話１は、アプリケーションプログラムを実行可能なＣＰＵ２１と、電源をオンした状態とオフした状態とに切換える指示を受付けるための電源スイッチ１４Ｂと、電源スイッチ１４Ｂが所定時間閉ざされると、ＣＰＵ２１を再起動させるためのリセット信号を出力するリセット検出回路２０とを備え、ＣＰＵ２１は、リセット可能な状態とリセット不可能な状態とのいずれかを示す状態信号ＳＬ１を出力し、リセット検出回路２０は、状態信号ＳＬ１がリセット可能な状態を示すこことを条件に、ハイの信号Ｓ４（リセット信号）をリセット回路４１に出力する論理積素子２７を含む。リセット回路４１は、リセット検出回路２０からハイの信号Ｓ４（リセット信号）が入力されると、ＣＰＵ２１にローの信号ＳＬ５（リセット信号）を出力する。 （もっと読む）

【構成】 通信モジュール１０は、プロセッサ１８を含み、プロセッサ１８は、リセット回路２６からのリセット信号に応じて、所定のリセットの処理を実行する。電源オフ状態から電源オン状態になると、外部電源が電源回路２４に供給され、電源回路２４は、各回路コンポーネントに電源を供給する。このとき、リセット回路２６からプロセッサ１８にリセットが要求される。また、外部機器からのリセット制御信号は、リセット回路２６を介してプロセッサ１８に与えられる。したがって、外部機器からプロセッサ１８にリセットが要求される場合がある。リセット判別回路２８は、外部機器からのリセットの要求であるかどうかを判別し、その判別結果をプロセッサ１８に入力する。したがって、プロセッサ１８は、リセットの種類に応じたリセットの処理を実行する。
【効果】 簡単な構成でリセットの種類を判別し、適切なリセットの処理を実行することができる。 （もっと読む）

【課題】電源投入時に電源電位が安定するまでの待ち時間を改善する電源制御回路及び電源制御方法を提供する。
【解決手段】常時通電領域１１３と、少なくとも１つの電源遮断領域１１２とを有する半導体集積装置の電源制御回路２００であって、検出部２１０と制御部２２０とを備える。検出部２１０は、電源遮断領域１１２の電源電位が、電源遮断領域の電源電位の安定を判定する下限の電源電位より低くなる回数をカウントする。そして、電源遮断領域１１２の電源電位が常時通電領域１１３の電源電位より高くなるときに、カウントした回数が増加していないことを検出する。制御部２２０は、検出部２１０がカウントした回数が増加していないことを検出した場合、電源遮断領域１１２のリセット状態を解除する。 （もっと読む）

【課題】 パワーオンまたはパワーダウンを検出するリセット回路を誤動作することなく動作させ、パワーオン時にリセット信号を正常に出力する。
【解決手段】 電源検出回路は、電源電圧が第１電圧を超えたときにパワーオン状態を示すパワーオン信号を活性化するとともに、初期化信号の活性化中に初期化される。スタータ回路は、電源電圧線と接地線の間に直列に配置された抵抗素子、遮断スイッチおよびキャパシタを有し、抵抗素子と遮断スイッチとを接続する第１接続ノードから初期化信号を出力する。遮断スイッチは、パワーオン信号の活性化中にオフする。このため、パワーオン状態中に、抵抗素子を介してキャパシタが充電されることを防止できる。この結果、キャパシタのＴＤＤＢの劣化を確実に防止でき、リセット回路を搭載する半導体装置およびシステムの誤動作を防止できる。 （もっと読む）

【課題】電源投入時に初期状態を確実に設定できる電子回路、パワーオンリセット回路、集積回路装置及び電子機器等を提供すること。
【解決手段】電子回路は、各回路素子がトランジスターで構成される複数の回路素子ＸＡ１〜ＸＢ２と、第１の高電位電源電圧ＶＤＤが供給され、ＶＤＤが所定の電圧レベルになるまでは、低電位電圧レベルに設定され、ＶＤＤが所定の電圧レベルを越えると、ＶＤＤに追従して電圧レベルが上昇する第２の高電位電源電圧ＶＩＮＴを出力する電源出力回路１００とを含む。複数の回路素子のうち、初期状態においてその出力ノードが高電位電圧レベルになる回路素子である第１のグループの回路素子ＸＡ１、ＸＡ２には、ＶＤＤが供給され、初期状態においてその出力ノードが低電位電圧レベルになる回路素子である第２のグループの回路素子ＸＢ１、ＸＢ２には、ＶＩＮＴが供給される。 （もっと読む）

【課題】機能モジュールがリセット中において、機能モジュールの動作モードを他の動作モードに切り換えることができる半導体集積回路及び画像形成装置を提供する。
【解決手段】システムリセット信号がアサートされたときにリセットされる機能モジュール２５と、機能モジュール２５に、機能モジュール２５に設定されている動作モード以外の他の動作モードの設定を受け付けることを要求する切換要求信号を出力する制御部１０に接続され、切換要求信号を受け付けたときに切換要求信号を保持する信号保持部２０と、信号保持部２０に保持された切換要求信号を受け付けて機能モジュール２５に出力する信号出力部２１と、システムリセット信号がアサートされたときに、信号保持部２０に保持されている切換要求信号を信号出力部２１に伝達して、機能モジュール２５に向けて出力させる信号出力制御部２３と、を備える。 （もっと読む）

【課題】現在のタッチコントロール装置に存在する欠点を克服する、新たな構造の、自動測定と回復を行うタッチコントロールシステムとそのリセット装置を提供する。
【解決手段】主に状態測定器、制御信号発生回路及びリセット制御回路を含む。状態測定器はタッチコントロール装置に内設されるフレームのオン／オフ状態を測定し、対応する状態信号を発生させる。制御信号発生回路は状態信号に基き対応する制御信号を発生させる。リセット制御回路は制御信号に基きタッチコントロール装置のリセットを行う。これにより、タッチコントロール装置はフレームのオン／オフ状態の変更後にリセットを行い、変更後のタッチコントロール環境下でタッチコントロール環境を再検索し、タッチコントロール精度を回復させる。本発明は自動測定と回復を行うタッチコントロールシステムを更に提供する。 （もっと読む）

【課題】電源電圧の立ち上がり状態の影響を受けないクリア信号を生成、出力するパワーオンクリア回路を提供する。
【課題の解決手段】パワーオンクリア回路は、電源の投入によってパルスを発生するパルス発生回路１と、発生したパルスを遅延して出力する遅延回路５と、遅延されたパルスが入力する縦続接続した２段のインバータ６，７と、遅延回路５の前段側の出力が入力する入力端子と１段目のインバータ６の出力が入力する入力端子とを有するＮＯＲ回路８とを備え、ＮＯＲ回路８の出力を電源電圧の立ち上がり状態の影響を受けない第１のクリア信号とし、インバータ７の出力を電源電圧の立ち上がり状態に応じた第２のクリア信号とするものである。 （もっと読む）

【課題】従来の低電圧を検知して、リセットをかける構成では、低電圧の設定値を超えると、リセットが解除され、通常電圧に復帰するまでの過程で、誤動作が発生する危険がある。例えば、リセットが直ぐに解除されると、十分に高い電圧で無い状況で、再起動が開始されることになり、レジスタ設定の誤書込みなどで、誤動作が発生するなど、信頼性面で問題があった。
【解決手段】本発明は、第１の検出電圧を検出する第１検出器と、前記第１の検出電圧より低い第２の検出電圧を検出する第２検出器と、前記第１検出器及び前記第２検出器からの検出結果を受け、リセットの要求を行うリセット要求信号の出力制御を行う制御回路と、を備え、前記制御回路は、前記第２の検出電圧を下回った後、前記第１の検出電圧を上回った時、前記リセット要求信号を変化させ、リセットの要求を行うことを特徴とする。 （もっと読む）

【課題】半導体集積回路のセキュリティレベルをハードウェア的に向上させることのできるリセット制御回路を提供する。
【解決手段】リセット制御回路１は、メモリ１１に、リセット解除タイミングの設定値が予め書き込まれ、カウンタ１２が、電源が投入されるとフリーラン動作し、トリガ信号出力部１３が、カウンタ１２からのオーバーフロー信号の出力ごとにトリガ信号を出力し、キャプチャ部１４が、トリガ信号の出力後に入力リセット信号がリセット解除状態になったときのカウンタ１２のカウント値をキャプチャし、比較部１５が、キャプチャ部１４にキャプチャされたカウント値がメモリ１１に格納されたリセット解除タイミング設定値と一致するかどうかを比較し、ＡＮＤゲート１６が、比較部１５の出力とリセット信号との論理積をとり、内部リセット信号として出力する。 （もっと読む）

【課題】選択的にリセット動作を実行可能な半導体装置を提供すること。
【解決手段】半導体装置は、リセット動作を開始する際に外部から入力される信号を受けて活性化し、第１のトリガー信号ＲＳＴ＿ＴＲＩＧ１を出力するリセットシーケンス回路２５と、パワーオンリセット信号ＰＷＯＮ＿ＲＳＴｂ、及び前記リセットシーケンス回路２５から出力された前記第１のトリガー信号ＲＳＴ＿ＴＲＩＧ１に応答して、リセット対象となる回路毎に、リセット信号ＲＳＴを出力するリセット制御回路２７と、外部から入力可能とされ、且つ前記リセット対象となる回路の選択情報、を保持可能なラッチ回路２６とを具備し、前記リセット制御回路２７は、前記ラッチ回路２５に保持される前記選択情報に応じて、前記回路毎に前記第１のトリガー信号ＲＳＴ＿ＴＲＩＧ１を選択的に制御する。 （もっと読む）

【課題】電源電圧が変動したときに不完全な短いパルスのリセット信号が出力されることを防止するリセット信号生成回路を提供する。
【解決手段】ノードＢはパワーオンリセット時にはハイレベル、動作時にはローレベルである。動作時に電源（Ｖｃｃ）が変動してノードＣが一瞬でもハイレベルになるとスイッチ素子ＭＮ５０がオンし、ノードＢをローレベルに引き下げ、安定したローレベルのリセット信号ＲＳＴ１を出力する。ノードＢがローレベルになるとスイッチ素子ＭＮ５１は遅延してオフになり、容量１０４と１０５は充電回路１１２により徐々に充電される。ノードＢの電位がインバータ回路１０６のスレッシュホールドレベルを超えるとリセット信号ＲＳＴ１はハイレベルに戻りリセットが解除され、スイッチ素子ＭＮ５０はオフ、スイッチ素子ＭＮ５１はオン状態に戻る。 （もっと読む）

【課題】電源電圧が所定電圧より低い状態から上昇した場合に誤ってリセット解除信号が出力されてしまうのを回避することができるリセット回路およびそれを内蔵した電源制御用ＩＣを提供する。
【解決手段】電源電圧に比例した電圧と参照電圧とを比較する電圧比較手段（CMP0）と、該電圧比較手段によって電源電圧が所定の電位以上になったことが検出された場合にその検出タイミングを遅らせて後段に伝える第１の遅延手段（DLY１）と、前記電圧比較手段によって電源電圧が所定の電位以下になったことが検出された場合にその検出タイミングを遅らせて後段に伝える第２の遅延手段（DLY2）と、を備えたリセット回路において、前記第２の遅延手段は、該遅延手段内部のノードの電位を論理しきい値で判定する第２判定回路（INV3）と、前記ノードに接続され電源電圧の上昇時に該ノードの電位を引き上げるプルアップ手段（SW3,GT1）とを設けるようにした。 （もっと読む）

【課題】記憶装置へのデータ書き込み中のリセット信号入力によるリセット動作を、データ書き込みに必要な時間だけ遅延させる。
【解決手段】ＣＰＵ１０５がフラッシュＲＯＭ１０６にデータを書き込んでいる途中の時刻で、ユーザによるリセット操作によりフリップフロップ１００にリセット信号１０９が入力された場合、ＣＰＵ１０５がフラッシュＲＯＭ１０６にデータを書き込んでいる間は、リセット遅延信号１０７が‘Ｈ’レベルであるため、論理積回路１０２の出力信号は、常に‘Ｌ’レベルとなる。一方、遅延回路１０１からフリップフロップ１００の出力信号が遅延されて出力されるまでの遅延時間が、データ書き込みに要する一回の最大アクセス時間より長く設定されているため、遅延回路１０１の出力信号は ‘Ｌ’レベルのままである。従って、データ書き込み中はＣＰＵ１０５のリセットを行わないようにできる。 （もっと読む）

【課題】複数の内部回路ブロックのリセット解除タイミングを整合させた集積回路装置を提供する。
【解決手段】集積回路装置は，リセット信号に応答して第１のリセット動作を行う第１の内部回路ブロックと，第１のリセット動作と異なる第２のリセット動作を行う第２の内部回路ブロックとを有する。集積回路装置は，第１のリセット信号のリセット状態に応答して第１の内部回路ブロックに第１の内部リセット信号を出力する第１の内部リセット信号生成回路と，第２の内部回路ブロックが第１のリセット信号に応答して生成する第２の内部リセット信号を監視し，当該第２の内部リセット信号がリセット状態になったことを検出してリセット制御回路に第１のリセット信号を解除状態にさせる第２の内部リセット信号検出回路とを有する。第１の内部リセット信号生成回路は，第２の内部リセット信号が解除状態になったことに応答して第１のリセット信号を解除状態にする。 （もっと読む）

【課題】実装部品を削減すると共に、不用意な操作によるモード切り替えの危険を回避したＣＰＵボードを実現する。
【解決手段】それぞれがメモリを有するメインＣＰＵ及びサブＣＰＵを備え、第１のモードではダウンロードツールより前記メインＣＰＵ及びサブＣＰＵのメモリにデータをダウンロードすると共に、第２のモードではユーザ支援ツールと前記メインＣＰＵとが通信するＣＰＵボードにおいて、
前記ダウンロードツールまたは前記ユーザ支援ツールと、前記メインＣＰＵまたは前記サブＣＰＵとの通信を中継するメインコネクタ手段と、
前記第１のモード時に、前記メインＣＰＵに与えるＸＢＯＯＴ信号を生成する第１スイッチ手段の信号を入力するサブコネクタ手段と、
前記第１のモード時に、前記メインコネクタ手段からのデータを前記メインＣＰＵまたは前記サブＣＰＵ手段に選択的に渡す切替手段と、
前記第１のモード時に、前記切替手段を操作する切替指令信号を生成する第２スイッチ手段と、を備える。 （もっと読む）

【課題】バッファ回路の特性に因らず誤出力を防止し、また、回路構成の相違による異常出力信号がロックされることを防止する。
【解決手段】異なるリセット電圧を出力する第１、第２のリセット信号発生回路１１、１２と、出力動作がロックされる第１、第２のバッファ回路１３，１４を設け、第１のリセット信号発生回路１１で発生したリセット電圧は、タイマー回路１５に入力され、このタイマー回路１５は、リセット信号が一定時間継続しているかを監視し、検出する。リセット信号が継続されていたなら、第２のバッファ回路１４を介してフォトカプラ１６からＣＰＵが動作できない場合の装置異常の出力信号を送出する。第２のバッファ回路１４は、制御端子１４ａのリセット電圧で出力動作がロックされ、電源入り切り時における電圧変動では、第２のリセット信号発生回路１２はリセット電圧を発生しない。このため、第２のバッファ回路１４はロックされない。
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【課題】メタステーブル状態を発生させることなく、対象論理回路ブロックにおける非同期リセットを解除する。
【解決手段】シンクロナイザ１０の非同期リセット入力端子に、対象論理回路１００に対して任意の同期関係にある非同期リセット入力信号ｒｓｔ＿ｎが入力され、Ｄ入力端子に、対象論理回路ブロック１００に対して任意の同期関係にあるソフトウェアリセット信号ｓｒｓｔ＿ｎが入力され、クロック入力端子に、クロック入力信号ｃｌｋが入力されると、シンクロナイザ１０は、対象論理回路１００に非同期リセット信号ｒｅｓｅｔを出力する。ゲーティングセル２０は、クロックイネーブル端子に、シンクロナイザ１０から出力された非同期リセット信号が入力され、クロック入力端子に、クロック入力信号ｃｌｋが入力されると、対象論理回路１００にクロック信号ｃｌｏｃｋを出力する。 （もっと読む）

【課題】 複数のボタンを設けることなく、ユーザ操作を煩雑にすることなく、ＣＰＵを強制的に電源オフ状態にし、かつ、マイコンをリセットすること。
【解決手段】 電源ボタンが第１所定時間継続して押下され続けると、マイコンがＣＰＵを強制的に電源オフ状態に移行させる。電源ボタンが第２所定期間継続して操作され続けると、リセットＩＣがマイコンをリセットさせる。従って、電源ボタンが継続して操作され続けることによって、まずはＣＰＵを強制的に電源オフ状態にした後、マイコンをリセットすることができる。従って、ボタンを複数設ける必要がないのでコストを増加させることなく、ユーザ操作を煩雑にすることなく、ＣＰＵを強制的に電源オフ状態すること、及び、マイコンをリセットすることができる。 （もっと読む）