リセット回路およびシステム
【課題】 パワーオンまたはパワーダウンを検出するリセット回路を誤動作することなく動作させ、パワーオン時にリセット信号を正常に出力する。
【解決手段】 電源検出回路は、電源電圧が第1電圧を超えたときにパワーオン状態を示すパワーオン信号を活性化するとともに、初期化信号の活性化中に初期化される。スタータ回路は、電源電圧線と接地線の間に直列に配置された抵抗素子、遮断スイッチおよびキャパシタを有し、抵抗素子と遮断スイッチとを接続する第1接続ノードから初期化信号を出力する。遮断スイッチは、パワーオン信号の活性化中にオフする。このため、パワーオン状態中に、抵抗素子を介してキャパシタが充電されることを防止できる。この結果、キャパシタのTDDBの劣化を確実に防止でき、リセット回路を搭載する半導体装置およびシステムの誤動作を防止できる。
【解決手段】 電源検出回路は、電源電圧が第1電圧を超えたときにパワーオン状態を示すパワーオン信号を活性化するとともに、初期化信号の活性化中に初期化される。スタータ回路は、電源電圧線と接地線の間に直列に配置された抵抗素子、遮断スイッチおよびキャパシタを有し、抵抗素子と遮断スイッチとを接続する第1接続ノードから初期化信号を出力する。遮断スイッチは、パワーオン信号の活性化中にオフする。このため、パワーオン状態中に、抵抗素子を介してキャパシタが充電されることを防止できる。この結果、キャパシタのTDDBの劣化を確実に防止でき、リセット回路を搭載する半導体装置およびシステムの誤動作を防止できる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、装置のパワーオンまたはパワーダウンを検出し、リセット信号を出力するリセット回路に関する。
【背景技術】
【0002】
メモリやロジック等の半導体装置では、パワーオン時にラッチ等の回路を初期化するためにパワーオンに応答して生成されるリセット信号が必要である。近時、この種の半導体装置は、パワーオン状態のメインシステム装置への着脱が可能な、いわゆる活線挿抜(ホットスワップ)の機能を有するサブシステム装置に搭載される場合がある。この場合、サブシステム装置がメインシステム装置からの取り外されたときに、半導体装置の内部状態を保護するために、あるいは内部回路をリセットするために、リセット信号は、パワーオンだけでなくパワーダウンに応答して生成される必要である。
【0003】
一般に、パワーオンおよびパワーダウンに応答してリセット信号を出力するリセット回路は、電源電圧の変化を検出する検出回路と、検出回路の検出結果に応じてリセット信号を出力する出力回路とを有している。例えば、検出回路は、電源電圧を分圧する分圧回路、分圧された電圧をゲートで受けるトランジスタ(インバータ)、トランジスタのドレインノードを充電する負荷回路およびトランジスタのドレイン電圧に応じてパワーオン検出信号を出力するバッファ回路を有している。出力回路は、パワーオン検出信号のレベルに応じてリセット信号のレベルをリセット状態またはリセット解除状態にするラッチを有している(例えば、特許文献1の図2、図3参照)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2006−5459号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
上述した検出回路では、パワーオン時に、トランジスタのドレインノードは、負荷回路を介して充電される。この充電により、パワーオン検出信号は、パワーオン直後にリセット状態に保持される。そして、分圧された電圧がトランジスタの閾値電圧を超えたとき、トランジスタがオンし、ドレインノードのレベルが反転し、パワーオン検出信号のレベルは、リセット状態からリセット解除状態に変化する。
【0006】
しかしながら、電源電圧がゆっくり上昇する場合や、パワーオン時に電源電圧が揺らぐ場合、分圧回路が正常な電圧を出力できない場合がある。この場合、ドレインノードは、十分に充電される前に、トランジスタのオンにより接地電圧に変化する。このとき、パワーオン検出信号のレベルは、わずかな時間だけリセット状態に設定された後、リセット解除状態に変化する。あるいは、パワーオン検出信号のレベルは、リセット状態に設定されることなくリセット解除状態に設定されてしまう。この結果、パワーオン時にラッチ等の回路をリセットできないという問題が発生する。この不具合は、半導体プロセスの変動により、pMOSトランジスタとnMOSトランジスタの閾値電圧のバランスが崩れた場合に発生しやすい。さらに、負荷回路は、一般に、駆動能力の小さいpMOSトランジスタ等で構成され、高抵抗として機能する場合が多い。このため、上述のインバータとして機能するトランジスタがわずかでもオンすると、ドレインノードは、接地電圧に変化してしまう。
【0007】
また、パワーオン時またはパワーダウン時にリセット回路の検出回路を初期化するスタータ回路がリセット回路内に形成される場合がある。スタータ回路は、電源電圧が印加されるキャパシタを有している。キャパシタは、システム装置の動作中に常に電源電圧を受けている。一般に、キャパシタは、TDDB(Time-Dependent Dielectric-Breakdown)と呼ばれる劣化により信頼度不良を起こす場合がある。TDDBによる劣化は、キャパシタに印加される電圧値が大きいほど起こりやすくなり、かつ印加時間が長いほど起こりやすくなる。スタータ回路のキャパシタがTDDBにより劣化し、リーク電流が発生すると、リセット回路は、電源電圧を検出できなくなる。この結果、パワーオン時またはパワーオフ時にリセットが必要な回路をリセットできず、半導体装置やシステム装置が誤動作する。換言すれば、リセット回路に使用されるキャパシタの信頼度不良により、半導体装置やシステム装置の寿命が短くなるおそれがあった。
【0008】
本発明の目的は、パワーオンまたはパワーダウンを検出するリセット回路を誤動作することなく動作させ、リセット信号を正常に出力することである。
【課題を解決するための手段】
【0009】
本発明の一形態では、電源検出回路は、電源電圧が第1電圧を超えたときにパワーオン状態を示すパワーオン信号を活性化するとともに、初期化信号の活性化中に初期化される。スタータ回路は、電源電圧線と接地線の間に直列に配置された抵抗素子、遮断スイッチおよびキャパシタを有し、抵抗素子と遮断スイッチとを接続する第1接続ノードから初期化信号を出力する。遮断スイッチは、パワーオン信号の活性化中にオフする。このため、パワーオン状態中に、抵抗素子を介してキャパシタが充電されることを防止できる。パワーオン状態の期間は、半導体装置やシステム装置の動作中の支配的な期間である。この結果、キャパシタのTDDBの劣化を確実に防止でき、リセット回路を搭載する半導体装置およびシステムの誤動作を防止できる。すなわち、半導体装置およびシステム装置の信頼性を向上できる。
【0010】
例えば、スタータ回路は、遮断スイッチとキャパシタとを接続する第2接続ノードと、接地線との間に配置され、パワーオン信号の活性化中にオンする第1クランプスイッチを有している。このため、パワーオン状態中に、キャパシタに電圧が印加されることを防止できる。この結果、キャパシタのTDDBの劣化を確実に防止できる。
【発明の効果】
【0011】
本発明では、パワーオン状態中に、抵抗素子を介してキャパシタが充電されることを防止でき、キャパシタのTDDBの劣化を確実に防止できる。この結果、リセット回路を誤動作することなく動作でき、リセット信号を正常に出力できる。すなわち、リセット回路を搭載する半導体装置およびシステムの誤動作を防止でき、半導体装置およびシステム装置の信頼性を向上できる。
【図面の簡単な説明】
【0012】
【図1】第1の実施形態のリセット回路を示すブロック図である。
【図2】図1に示したパワーオン検出回路の詳細を示す回路図である。
【図3】図1に示したパワーダウン検出回路の詳細を示す回路図である。
【図4】図1に示したスタータ回路の詳細を示す回路図である。
【図5】図1に示した電源検出制御回路の詳細を示す回路図である。
【図6】図1に示したラッチ回路の詳細を示す回路図である。
【図7】第1の実施形態のリセット回路の動作を示す波形図である。
【図8】リセット回路が搭載される半導体装置を含むシステムの例を示すブロック図である。
【図9】リセット回路が搭載される半導体装置を含むシステムの別の例を示すブロック図である。
【図10】第2の実施形態のリセット回路におけるパワーオン検出回路を示す回路図である。
【図11】第2の実施形態のリセット回路の動作を示す波形図である。
【図12】第3の実施形態のリセット回路におけるパワーオン検出回路を示す回路図である。
【図13】第4の実施形態のリセット回路におけるパワーオン検出回路を示す回路図である。
【図14】第5の実施形態のリセット回路におけるパワーオン検出回路を示す回路図である。
【図15】第6の実施形態のリセット回路におけるパワーオン検出回路を示す回路図である。
【図16】第6の実施形態において、リセット回路が搭載される半導体装置を含むシステムの例を示すブロック図である。
【図17】第6の実施形態において、リセット回路が搭載される半導体装置を含むシステムの別の例を示すブロック図である。
【図18】第7の実施形態のリセット回路におけるパワーオン検出回路を示す回路図である。
【図19】第8の実施形態のリセット回路におけるパワーダウン検出回路を示す回路図である。
【図20】第9の実施形態のリセット回路におけるパワーオン検出回路を示す回路図である。
【図21】第9の実施形態のリセット回路におけるパワーダウン検出回路を示す回路図である。
【図22】第10の実施形態のリセット回路を示すブロック図である。
【図23】第10の実施形態のリセット回路におけるパワーオン検出回路を示す回路図である。
【図24】第10の実施形態のリセット回路におけるスタータ回路を示す回路図である。
【図25】第10の実施形態のリセット回路の動作を示す波形図である。
【図26】第11の実施形態のリセット回路を示すブロック図である。
【図27】第11の実施形態のリセット回路におけるスタータ回路を示す回路図である。
【図28】第12の実施形態のリセット回路におけるスタータ回路を示す回路図である。
【図29】第12の実施形態のリセット回路の動作を示す波形図である。
【図30】第13の実施形態のリセット回路におけるスタータ回路を示す回路図である。
【図31】第14の実施形態のリセット回路を示すブロック図である。
【図32】第14の実施形態のリセット回路の動作を示す波形図である。
【発明を実施するための形態】
【0013】
以下、本発明の実施形態を図面を用いて説明する。図中、信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”z”の付いている信号は、正論理を示している。末尾に”x”が付いている信号は、負論理を示している。
【0014】
図1は、第1の実施形態のリセット回路RSTを示している。リセット回路RSTは、例えば、強誘電体メモリ等の半導体装置に搭載される。リセット回路RSTは、半導体装置に供給される電源電圧の上昇および下降を検出し、リセット信号porzを出力する。すなわち、リセット回路RSTは、パワーオンの検出機能とパワーダウンの検出機能を有している。以下の説明では、半導体装置に電源電圧の供給が開始され、電源電圧が所定の電圧(第1電圧V1)を超えるまでの期間をパワーオン期間POPと称する。半導体装置への電源電圧の供給が停止し、電源電圧が所定の電圧(第2電圧V2)より低い期間をパワーダウン期間PDPと称する。電源電圧が第1電圧V1を超えた後、第2電圧V2より低くなるまでの期間をパワー保持期間PHPと称する。パワー保持期間PHPは、半導体装置がシステム上で動作する期間である。
【0015】
リセット回路RSTは、パワーオン検出回路PODET、パワーダウン検出回路PDDET、ラッチ回路LAT、電源検出制御回路PWRCNTおよびスタータ回路STTを有している。パワーオン検出回路PODETは、半導体装置に供給される電源電圧が第1電圧V1を超えたときに、パワーオン検出信号pondetzを高レベルに活性化する。パワーダウン検出回路PDDETは、電源電圧が第1電圧V1に比べて低い第2電圧V2より低くなったときに、パワーダウン検出信号lowlevelxを一時的に低レベルに活性化する。また、パワーダウン検出回路PDDETは、パワーオンから所定の期間、パワーダウン検出信号lowlevelxを低レベルに保持し、その後、パワーオン検出信号pondetzが活性化される前にパワーダウン検出信号lowlevelxを高レベルに非活性化する。パワーダウン検出回路PDDETは、パワーダウン検出信号lowlevelxのレベルを反転したパワーダウン検出信号lowlevelzをパワーオン検出回路PODETに出力する。
【0016】
ラッチ回路LATは、パワーダウン検出信号lowlevelxの活性化中(低レベル中)にリセットされ、ラッチ信号porlatchxを高レベルにリセットする。ラッチ回路LATは、パワーダウン検出信号lowlevelxの非活性化中に、パワーオン検出信号pondetzの活性化(立ち上がりエッッジ)に応答してラッチ信号porlatchxを低レベルにセットする。ラッチ信号porlatchxの高レベルは、電源電圧がパワーオン過程またはパワーダウン過程にあることを示す。ラッチ信号porlatchxの低レベルは、電源電圧が半導体装置を動作可能な正常な値であることを示す。
【0017】
電源検出制御回路PWRCNTは、パワーオン時にパワーオン検出信号pondetzの活性化に応答してリセット信号porzを高レベルに活性化し、パワーダウン時にパワーダウン検出信号lowlevelxの活性化に応答してリセット信号porzを低レベルに非活性化する。リセット信号porzは、半導体装置に形成されるラッチ等の内部回路をリセットするための信号である。内部回路は、リセット信号porzの非活性化中にリセットされる。また、電源検出制御回路PWRCNTは、パワーダウン時にパワーダウン検出信号lowlevelxの活性化に同期してパワーダウンリセット信号pdresetzを一時的に高レベルに活性化する。
【0018】
スタータ回路STTは、パワーオンの最初に初期化信号nrsetxを低レベルに活性化し、その後、初期化信号nrsetxのレベルを電源電圧に追従するレベルに設定する。また、スタータ回路STTは、パワーダウン時にパワーダウンリセット信号pdresetzの活性化に同期して初期化信号nrsetxを低レベルに活性化する。
【0019】
図2は、図1に示したパワーオン検出回路PODETの詳細を示している。パワーオン検出回路PODETは、第1分圧回路POVD1、第1負荷回路POLD1、nMOSトランジスタmn52(第1トランジスタ)で構成されるインバータPOINV1、クランプスイッチSW1および第1バッファ回路POBUF1を有している。
【0020】
分圧回路POVD1は、電源線VDD(第1電源線)と接地線VSS(第2電源線)との間に直列に接続されたpMOSトランジスタmp33、nMOSトランジスタmn30、mn31、mn32、mn53を有している。トランジスタmp33、mn53は、それぞれダイオード接続される。トランジスタmn30、mn31のゲートは、電源線VDDに接続され、トランジスタmn30、mn31は、抵抗(第1抵抗素子)として動作する。トランジスタmn30、mn31を互いに接続する接続ノードpdx(第1接続ノード)は、トランジスタmn52のゲートに接続される。トランジスタmn32のゲートは、パワーオン検出信号pondetzの論理レベルを反転させた信号pdxctlを受ける。
【0021】
分圧回路POVD1のトランジスタmn32は、パワーオン検出信号pondetzが非活性化されるパワーオン期間POPおよびパワーダウン期間PDPにオンし、抵抗(第1抵抗素子)として動作する。この期間に、電源電圧VDDを抵抗分割した第1分圧電圧がノードpdxに生成される。また、分圧回路POVD1のトランジスタmn32は、パワーオン検出信号pondetzが活性化されるパワー保持期間PHPにオフする。この期間にノードpdxは、トランジスタmp33、mn30を介して充電され、高レベルに保持される。すなわち、分圧回路POVD1は、パワー保持期間PHPに分圧機能を停止し、ノードpdxを充電する負荷回路として動作する。パワー保持期間PHPでは、分圧回路POVD1内において、電源線VDDから接地線VSSへの電流パスが遮断されるため、消費電流が削減される。
【0022】
負荷回路POLD1は、電源線VDDと第1出力ノードpd4の間に直列に接続されたpMOSトランジスタmp62、mp61と、電源線VDDと第1出力ノードpd4の間に配置されたpMOSトランジスタmp32とを有している。トランジスタmp62は、低レベルのパワーオン検出信号pondetzをゲートで受けたときにオンする。トランジスタmp61は、ゲートで接地電圧VSSを受け、常にオンする。トランジスタmp32は、低レベルの初期化信号nrsetxをゲートで受けたときにオンする。負荷回路POLD1のトランジスタmp61、mp62は、パワーオン検出信号pondetzが低レベルのときにノードpd4を充電するための抵抗素子として動作する。
【0023】
インバータPOINV1のトランジスタmn52は、ゲートで受けるノードpdxに生成される第1分圧電圧がトランジスタmn52の閾値電圧を超えたときに、ノードpd4を接地線VSSに接続する。クランプスイッチSW1は、CMOS伝達ゲートで構成されており、パワーダウン検出信号lowlevelzの活性化中にオンして、ノードpdxを接地線VSSに接続する。
【0024】
バッファ回路POBUF1は、直列に接続された3つのCMOSインバータと、最終のインバータの入力ノードpd6に接続されたpMOSトランジスタmp37とを有している。トランジスタmp37は、低レベルの初期化信号nrsetxを受けたときにオンし、ノードpd6を電源線VDDに接続する。バッファ回路POBUF1は、初期化信号nrsetxの非活性化中に、入力で受けるノードpd4の電圧波形を成形し、反転してパワーオン検出信号pondetzとして出力する。バッファ回路POBUF1のトランジスタmp37は、初期化信号nrsetxの活性化中に、パワーオン検出信号pondetzを低レベルに固定するクランプ回路として動作する。
【0025】
図3は、図1に示したパワーダウン検出回路PDDETの詳細を示している。パワーダウン検出回路PDDETは、図2に示したパワーオン検出回路PODETからスイッチSW1を削除して構成される。第2分圧回路PDVD1、第2負荷回路PDLD1およびインバータPDINV1は、図2に示した第1分圧回路POVD1、第1負荷回路POLD1およびインバータPOINV1と同じ回路構成を有する。第2バッファ回路PDBUF1は、図2に示した第1バッファ回路POBUF1に、パワーダウン検出信号lowlevelxのレベルを反転し、パワーダウン検出信号lowlevelzとして出力するCMOSインバータを付加して構成されている。なお、第2バッファ回路PDBUF1のトランジスタmp37は、初期化信号nrsetxの活性化中に、パワーダウン検出信号lowlevelxを低レベルに固定するクランプ回路として動作する。
【0026】
分圧回路PDVD1のトランジスタmn30、mn31は、抵抗(第2抵抗素子)として動作する。分圧回路PDVD1は、トランジスタmn30、mn31を互いに接続する接続ノードpdxd(第2接続ノード)は、インバータPDINV1のトランジスタmn52のゲートに接続される。分圧回路PDVD1のトランジスタmn32は、パワーオン検出信号pondetzを直接受けている。トランジスタmn32は、パワーオン検出信号pondetzの活性化中にトランジスタmn31と接地線VSSとを電気的に接続し、パワーオン検出信号pondetzの非活性化中にトランジスタmn31と接地線VSSとを非接続する接続スイッチとして動作する。
【0027】
分圧回路PDVD1のトランジスタmn32は、パワーオン検出信号pondetzが活性化されるパワー保持期間PDPにオンする。この期間に、電源電圧VDDを抵抗分割した第2分圧電圧がノードpdxdに生成される。電源電圧VDDは、パワー保持期間PHPに十分に上昇している。このため、トランジスタmn52は、高レベルのノード電圧pdxdを受けてオンする。
【0028】
また、分圧回路PDVD1のトランジスタmn32は、パワーオン検出信号pondetzが非活性化されるパワーオン期間POPおよびパワーダウン期間PDPにオフする。この期間にノードpdxdは、トランジスタmp33、mn30を介して充電され、高レベルに保持される。すなわち、分圧回路PDVD1は、パワーオン期間POPおよびパワーダウン期間PDPに分圧機能を停止し、ノードpdxdを充電する負荷回路として動作する。分圧回路PDVD1内において、パワーオン期間POPまたはパワーダウン期間PDP中、ノードpdxdから接地線VSSへの放電パスは形成されない。このため、この期間にノードpdxdの電圧は、図2に示したパワーオン検出回路PODETのノードpdxの電圧より高くなる。
このため、パワーダウン検出回路PDDETは、パワーオン期間POPに電源電圧VDDが上昇したときに、パワーダウン検出信号lowlevelxをパワーオン検出信号pondetzの活性化タイミングより早く非活性化する。なお、パワーオン期間POPおよびパワーダウン期間PDPでは、分圧回路PDVD1内において、電源線VDDから接地線VSSへの電流パスが遮断されるため、消費電流が削減される。
【0029】
負荷回路PDLD1のトランジスタmp62は、インバータを介してパワーオン検出信号pondetzを受けている。その他の構成は、パワーオン検出回路PODETを同じである。トランジスタmp62は、高レベルのパワーオン検出信号pondetzをゲートで受けたときにオンする。負荷回路PDLD1のトランジスタmp61、mp62は、パワーオン検出信号pondetzが高レベルのときに第2出力ノードpd4dを充電するための抵抗素子として動作する。負荷回路PDLD1は、パワーオン検出信号pondetzが高レベルのとき、または初期化信号nrsetxが低レベルのときにノードpd4dを高レベルに設定する。
【0030】
インバータPDINV1のトランジスタmn52(第2トランジスタ)は、ゲートで受けるノードpdxdに生成される第2分圧電圧がトランジスタmn52の閾値電圧を超えたときに、ノードpd4dを接地線VSSに接続する。
【0031】
バッファ回路PDBUF1は、初期化信号nrsetxの非活性化中に、入力で受けるノードpd4dの電圧波形を成形し、反転してパワーダウン検出信号lowlevelxとして出力する。バッファ回路PDBUF1のトランジスタmp37は、初期化信号nrsetxの活性化中に、パワーダウン検出信号lowlevelxを低レベルに固定するクランプ回路として動作する。
【0032】
図4は、図1に示したスタータ回路STTの詳細を示している。スタータ回路STTは、電源線VDDと接地線VSSとの間に直列に接続されたpMOSトランジスタmp48および容量CC0と、トランジスタmp48のドレインと接地線VSSとの間に接続されたnMOSトランジスタmn116とを有している。トランジスタmp48のゲートは、パワーオン検出回路PODETのノードpdxに接続される。トランジスタmn116のゲートは、パワーダウンリセット信号pdresetzを受けている。スタータ回路STTは、電源電圧VDDの供給の開始とともに初期化信号nrsetxを一時的に低レベルに設定し、その後、パワーダウンリセット信号pdresetzの非活性化中に、電源電圧VDDに追従する電圧を有する初期化信号nrsetxを生成し、パワーダウンリセット信号pdresetzの活性化中に初期化信号nrsetxを低レベルに固定する。
【0033】
図5は、図1に示した電源検出制御回路PWRCNTの詳細を示している。電源検出制御回路PWRCNTは、リセット信号porzを生成するパワーオン制御部POCNTと、パワーダウンリセット信号pdresetzを生成するパワーダウン制御部PDCNTとを有している。
【0034】
パワーオン制御部POCNTは、nMOSトランジスタmn93、mn114、pMOSトランジスタmp86およびインバータ列INVRを有している。トランジスタmn93は、ラッチ信号porlatchxの低レベル中にオンし、パワーダウン検出信号lowlevelxのレベルをノードpo1に伝える。トランジスタmn114は、ラッチ信号porlatchxの高レベル期間にノードpo1を接地線VSSに接続する。インバータ列INVRは、2つのCMOSインバータにより構成され、ノードpo1のレベルを受け、リセット信号porzを出力する。トランジスタmp86は、リセット信号porzを低レベルに設定するために、初期化信号nrsetxの低レベル中にオンする。
【0035】
パワーダウン制御部PDCNTは、nMOSトランジスタmn118、pMOSトランジスタmp119およびバッファとして動作するCMOSインバータINVを有している。トランジスタmn118は、ラッチ信号porlatchxの低レベル中にオンし、パワーダウン検出信号lowlevelxのレベルをノードpd1に伝える。トランジスタmp119は、パワーダウンリセット信号pdresetzを低レベルに設定するために、初期化信号nrsetxの低レベル中にオンする。
【0036】
図6は、図1に示したラッチ回路LATの詳細を示している。ラッチ回路LATは、保持部HLD、アンド回路AND、バッファ回路BUF1および保持部HLDの動作を制御するnMOSトランジスタmn2、mn3、mn88、mn89を有している。保持部HLDは、pMOSトランジスタmp72およびnMOSトランジスタmn90で構成されるCMOSインバータの入力および出力と、pMOSトランジスタmp73およびnMOSトランジスタmn87で構成されるCMOSインバータの出力および入力とを互いに接続して構成される。トランジスタmn2、mn3のゲートに供給されるリセット信号resetzは、パワーダウン検出信号lowlevelxをインバータで反転された信号である。保持部HLDは、パワーオン期間POPおよびパワーダウン期間PDPにノードNDLに低レベルを保持し、パワー保持期間PHPにノードNDLに高レベルを保持する。
【0037】
保持部HLDは、パワーダウン検出信号lowlevelxの低レベル期間に初期化され、ノードNDL、NDHをそれぞれ低レベル、高レベルに設定する。この記憶状態で、ラッチ回路LATは、高レベルのラッチ信号porlatchxを出力する。また、保持部HLDは、パワーダウン検出信号lowlevelxの高レベル期間中に、高レベルのパワーオン検出信号pondetzを受けたときにセットされ、ノードNDL、NDHをそれぞれ高レベル、低レベルに設定する。この記憶状態で、ラッチ回路LATは、低レベルのラッチ信号porlatchxを出力する。ラッチ回路LATのリセット状態(porlatchx信号が高レベル)は、パワーオン期間POPまたはパワーダウン期間PDPを示す。ラッチ回路のセット状態(porlatchx信号が低レベル)は、パワー保持期間PHPを示す。
【0038】
図7は、第1の実施形態のリセット回路RSTの動作を示している。半導体装置への電源電圧VDDの供給が開始された後(パワーオン後)、スタータ回路STTは、トランジスタmp48(抵抗素子)を介してキャパシタCC0の充電が開始されるまで低レベルの初期化信号nrsetxを出力する(図7(a))。換言すれば、初期化信号nrsetxの電圧値は、パワーオン後に、キャパシタCC0の容量値とトランジスタmp48の抵抗値で決まるRC時定数に応じて徐々に上昇する。その後、ノードpdxの低レベルによりトランジスタmp48がオンするため、初期化信号nrsetxの電圧は、電源電圧VDDに追従して上昇する。低レベルの初期化信号nrsetxにより、パワーオン検出回路PODETのトランジスタmp37およびパワーダウン検出回路PDDETのトランジスタmp37がオンし、パワーダウン検出信号lowlevelxおよびパワーオン検出信号pondetzは、低レベルに設定される(図7(b、c))。
【0039】
同様に、低レベルの初期化信号nrsetxにより、電源検出制御回路PWRCNTから出力されるリセット信号porzおよびパワーダウンリセット信号pdresetzは、低レベルに設定される(図7(d、e))。リセット信号porzは、パワーオン時に低レベルに固定される初期化信号nrsetxを用いて低レベルに設定されるため、電圧の浮きが防止される。ラッチ回路LATは、パワーダウン検出信号lowlevelxの低レベル期間(リセット信号resetzの高レベル期間)に初期化され、高レベルのラッチ信号porlatchxを出力する(図7(f))。すなわち、ラッチ回路LATは、パワーオン時に強制的に初期化される。
【0040】
パワーダウン検出信号lowlevelzの高レベル期間中に、パワーオン検出回路PODETのスイッチSW1はオンし、インバータPOINV1を構成するトランジスタmn52のゲートノードpdxは、接地電圧VSSにクランプされる(図7(g))。このため、トランジスタmn52は、パワーオン期間POPに確実にオフする。トランジスタmn52のドレインノードpd4は、負荷回路POLD1からの充電パスにより充電される。放電パス(リークパス)は存在しない。したがって、パワーオン期間POPに、ノードpd4の電圧を電源電圧VDDに追従して確実に上昇できる(図7(h))。
【0041】
なお、パワーダウン検出信号lowlevelzの波形は、リセット信号resetzの波形と同じである。このため、スイッチSW1の動作は、リセット信号resetzを用いて制御されてもよい。あるいは、スイッチSW1の動作は、パワーダウン検出信号lowlevelxを用いて直接制御されてもよい。このとき、スイッチSW1を構成するトランジスタの極性は逆にする必要がある。但し、スイッチSW1の負荷が、リセット信号resetzやパワーダウン検出信号lowlevelxの波形やタイミングに影響を与えるおそれがある場合、専用のバッファ(インバータ)により生成されるパワーダウン検出信号lowlevelzを用いてスイッチSW1を制御するためのことが望ましい。
【0042】
パワーオン検出回路PODETにスイッチSW1を形成しない場合、ノードpdxの電圧は、図中に破線で示すように、パワーオン期間POPに分圧回路POVD1の動作により電源電圧VDDに追従してわずかに上昇する(図7(i))。これにより、トランジスタmn52のゲート、ソース間にリークパスが生じると、図中に破線で示すように、パワーオン時のノードpd4の充電が不十分になり、パワーオン検出信号pondetzが低レベルにリセットされないおそれがある。あるいは、パワーオン検出信号pondetzの立ち上がりエッジのタイミングが早くなり、パワーオン期間POP(強誘電体メモリのパワーオンリセット期間)が短くなるおそれがある。本発明では、スイッチSW1を追加することにより、これ等不具合の発生を防止できる。
【0043】
パワーオン検出信号pondetzが低レベルの間、パワーダウン検出回路PDDETの分圧回路PDVD1は、ノードpdxdを充電する負荷回路として動作する。ノードpdxdの電圧は、パワーオン検出回路PODETのノードpdxの電圧より早く上昇するため、パワーダウン検出回路PDDETのトランジスタmn52は、パワーオン検出回路PODETのトランジスタmn52より早くオンする。このため、パワーダウン検出信号lowlevelxの立ち上がりエッジは、パワーオン検出信号pondetzの立ち上がりエッジより早く現れる(図7(j))。パワーダウン検出信号lowlevelxの高レベルへの変化により、ラッチ回路LATのリセット信号resetzは、低レベルに変化し(図7(k))、ラッチ回路LATのセット可能な状態になる。但し、ラッチ回路LATは、パワーオン検出信号pondetzが活性化されるまでリセット状態(porlatchx信号=高レベル)を保持する。
【0044】
なお、パワーオン検出信号pondetzが低レベルの間、パワーダウン検出回路PDDETは、トランジスタmn32およびmp62をオフし、パワーダウンの検出動作を停止する。このため、パワーオン期間POPに、パワーダウン検出回路PDDETの電源線VDDから接地線VSSにリーク電流が流れることを防止でき、消費電流を削減できる。
【0045】
また、パワーダウン検出信号lowlevelxが高レベルに変化した後、パワーオン検出信号pondetzが低レベルの間、パワーオン検出回路PODETの分圧回路POVD1は、ノードpdxに分圧した電圧を出力する。このため、ノードpdxの電圧は、電源電圧VDDに依存して徐々に上昇する。ノードpdxの電圧がトランジスタmn52の閾値電圧を超えたときに、トランジスタmn52のドレインノードpd4は、低レベルに変化し、パワーオン検出信号pondetzは高レベルに変化する(図7(l))。パワーオン検出信号pondetzおよびパワーダウン検出信号lowlevelxの高レベルにより、ラッチ回路LATがセットされ、ラッチ信号porlatchxが低レベルにセットされる(図7(m))。
【0046】
電源検出制御回路PWRCNTのパワーオン制御部POCNTは、パワーダウン検出信号lowlevelxの高レベル期間に低レベルのラッチ信号porlatchxを受け、リセット信号porzを高レベルに活性化する(図7(n))。これにより、半導体装置の状態は、パワーオン期間POPからパワー保持期間PHPに移行する。すなわち、電源電圧VDDが第1電圧V1を超えたときに、パワーオン検出信号pondetzおよびリセット信号porzが活性化され、パワーオン期間POPが終了する。パワー保持期間PHPは、半導体装置がシステムの制御により動作する期間である。半導体装置が強誘電体メモリの場合、パワー保持期間PHPは、強誘電体メモリが読み出しアクセスまたは書き込みアクセスされる期間である。
【0047】
半導体装置内の初期化が必要な回路は、リセット信号porzの低レベル期間中に初期化される。パワーダウン検出回路PDDETは、高レベルのパワーオン検出信号pondetzを受けて、パワーダウンの検出動作を開始する。具体的には、パワーダウン検出回路PDDETの分圧回路PDVD1は、分圧電圧の生成を開始し、負荷回路PDLD1は、ノードpd4dの充電を開始する。一方、パワーオン検出回路PODETは、パワーオン検出信号pondetzの高レベル期間中、トランジスタmn32およびmp62をオフし、パワーオンの検出動作を停止する。このため、パワーオン期間POPに、パワーオン検出回路PODETの電源線VDDから接地線VSSにリーク電流が流れることを防止でき、消費電流を削減できる。特に、半導体装置の非アクセス状態の電流であるスタンバイ電流を削減できる。
【0048】
次に、半導体装置への電源電圧VDDの供給が停止すると、電源線VDDおよび図示しない電源容量に充電されていた電荷が徐々に抜け、電源電圧VDDは徐々に低下する(図7(o))。電源電圧VDDの低下に伴い、パワーダウン検出回路PDDETのノードpdxdの電圧は徐々に低下し、トランジスタmn52のソース、ドレイン間電流は徐々に少なくなる。そして、トランジスタmn52のドレインノードpd4dの電圧が所定の値より高くなると、パワーダウン検出信号lowlevelxは低レベルに変化する(図7(p))。この変化により、ラッチ回路LATのリセット信号resetzは高レベルに変化する(図7(q))。ラッチ回路LATは、高レベルのリセット信号resetzによりリセットされ、ラッチ信号porlatchxを高レベルに変化する(図7(r))。
【0049】
電源検出制御回路PWRCNTのパワーダウン制御部PDCNTは、ラッチ信号porlatchxの低レベル中に低レベルに変化するパワーダウン検出信号lowlevelxに応答して、リセット信号pdresetzを高レベルに活性化する(図7(s))。高レベルのリセット信号pdresetzにより、スタータ回路STTが初期化され、初期化信号nrsetxは低レベルに変化する(図7(t))。低レベルの初期化信号nrsetxにより、パワーオン検出回路PODETのノードpd4、pd6は高レベルに変化し、パワーオン検出信号pondetzは低レベルに変化する(図7(u))。また、電源検出制御回路PWRCNTは、リセット信号porz、pdresetzを低レベルに変化する(図7(v、w))。リセット信号porzの低レベルへの変化により、半導体装置の状態は、パワー保持期間PHPからパワーダウン期間PDPに移行する。すなわち、電源電圧VDDが第2電圧V2より低くなったときに、パワーオン検出信号pondetzおよびリセット信号porzが非活性化され、パワー保持期間PHPが終了する。このように、本発明では、パワーダウン検出信号lowlevelxの低レベルをトリガとして、リセット回路RST内の各回路ブロックを初期化できる。このため、活線挿抜動作により、電源電圧VDDの供給が停止する場合にも、リセット回路RSTを迅速にパワーダウン状態に設定できる。
【0050】
低レベルのパワーオン検出信号pondetzにより、パワーダウン検出回路PDDETのトランジスタmn32、mp62はオフする。トランジスタmn32のオフにより、分圧回路PDVD1は、負荷回路として動作し、ノードpdxd(図示せず)の充電を開始する。このため、ノードpdxdの電圧は上昇し、トランジスタmn52がオンし、ノードpd4dは低レベルに変化する(図示せず)。ノードpd4dへの充電パスは、負荷回路PDLD1のトランジスタmp62のオフにより存在しないため、ノードpd4dは低レベルに変化しやすい。この変化により、パワーダウン検出信号lowlevelxは、高レベルに変化する(図7(x))。また、パワーダウン検出信号lowlevelzの高レベルへの変化に応答して、パワーオン検出回路PODETのスイッチSW1がオンし、ノードpdxは一時的に低レベルに変化する。この変化により、スタータ回路STTのトランジスタmn48はオンし、初期化信号nrsetxは高レベルに変化する(図7(y))。また、高レベルのパワーダウン検出信号lowlevelxにより、リセット信号resetzは、低レベルに変化する(図7(z))。
【0051】
なお、パワーダウン期間PDPでは、パワーオン検出信号pondetzの低レベルのため、パワーダウン検出回路PDDETは、パワーオン期間POPと同様にパワーダウンの検出動作を停止する。このため、パワーダウン期間PDPに電源電圧VDDが供給されている間に、パワーダウン検出回路PDDETの電源線VDDから接地線VSSにリーク電流が流れることを防止でき、消費電流を削減できる。また、パワーオン検出信号pondetzの低レベル期間中、パワーオン検出回路PODETは、パワーオン期間POPと同様に、パワーオンの検出動作を開始する。ラッチ回路LATは、低レベルのパワーダウン検出信号lowlevelxに同期してリセットされているため、電源電圧VDDの供給の停止が瞬間的で電源電圧VDDが再び上昇したときにも、ラッチ回路LATを正常に動作でき、パワーオンを確実に検出できる。
【0052】
図8は、リセット回路RSTが搭載される半導体装置を含むシステムの例を示している。例えば、システムは、メインシステム装置MSYSとサブシステム装置SSYSにより構成される。サブシステム装置SSYSは、メインシステム装置MSYSに着脱自在に装着される。すなわち、サブシステム装置SSYSは、メインシステム装置MSYSに対して活線挿抜動作が可能である。メインシステム装置MSYSとサブシステム装置SSYSの間には、電源線VDD、接地線VSSおよび信号線SIGが接続される。サブシステム装置SSYSは、例えば、ICカードや携帯端末等である。図中の縦長の小さい四角形は、外部端子を示している。サブシステム装置SSYSは、プリント基板やフレキシブル基板等に搭載されたCPU、強誘電体メモリFMおよびロジックLSI(LOG)を有している。リセット回路RSTは、強誘電体メモリFM内に形成される。リセット信号porzは、強誘電体メモリFM内の内部回路を初期化するために使用される。
【0053】
図9は、リセット回路RSTが搭載される半導体装置を含むシステムの別の例を示している。この例では、サブシステム装置SSYSは、プリント基板やフレキシブル基板等に搭載されたSoC(System on Chip)により構成される。その他の構成は、図8と同じであり、サブシステム装置SSYSは、メインシステム装置MSYSに対して活線挿抜動作が可能である。
【0054】
SoCは、半導体基板上に形成されたCPUコア、強誘電体メモリコアFM、ロジックコアLOGおよびリセット回路RSTを有している。リセット信号porzは、CPUコア、強誘電体メモリコアFMおよびロジックコアLOGに供給され、これ等コアに形成される内部回路を初期化する。なお、リセット回路RSTは、CPUコア、強誘電体メモリコアFMおよびロジックコアLOGのいずれかに形成されてもよい。この場合、リセット信号porzは、リセット回路RSTが形成されるコアおよび外部のコアに供給される。
【0055】
以上、第1の実施形態では、パワーオン検出回路PODETは、ノードpdxを接地線VSSに接続するスイッチSW1を有し、スイッチSW1は、パワーオン期間POPの前半に活性化されるパワーダウン検出信号lowlevelz(lowlevelx)に同期してオンする。これにより、トランジスタmn52をパワーオン期間POPの前半に確実にオフすることができる。パワーオン検出信号pondetzを用いて生成されるリセット信号porzをパワーオン期間PDPの前半に低レベル(リセットレベル)に確実に設定でき、サブシステム装置SSYSの内部回路を確実に初期化できる。
【0056】
スイッチSW1の動作は、パワーオン検出信号pondetzの活性化タイミングより早く非活性されるパワーダウン検出信号lowlevelzを用いて制御される。このため、分圧回路POVD1は、パワーオン期間POPにおけるパワーオン検出信号pondetzの残りの非活性化期間を利用してノードpdxに正常な分圧電圧を生成できる。すなわち、パワーダウン検出回路PDDETは、パワーオン期間POPの前半にパワーオン検出信号pondetzおよびリセット信号porzの浮きを防止し、パワーオン期間POPの後半にパワーオン検出信号pondetzおよびリセット信号porzを確実に活性化できる。さらに、パワーオン期間POPの前半に、スイッチSW1を確実にオフできるため、スイッチSW1を介して流れるリーク電流を削減できる。
【0057】
図10は、第2の実施形態のリセット回路RSTにおけるパワーオン検出回路PODETを示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。パワーオン検出回路PODETを除く回路は、第1の実施形態と同じである。また、リセット回路RSTは、図8または図9に示したサブシステム装置SSYS内に形成される。
【0058】
パワーオン検出回路PODETは、第1の実施形態のパワーオン検出回路PODETにリーク防止スイッチSW2を追加して構成されている。パワーオン検出回路PODETのその他の構成は、第1の実施形態と同じである。リーク防止スイッチSW2は、分圧回路POVD1のトランジスタmn30のソース(第1接続ノードpdx)とインバータPOINV1のトランジスタmn52のゲート(ノードpdx1)との間に配置される。スイッチSW2は、CMOS伝達ゲートで構成されており、パワーダウン検出信号lowlevelz(lowlevelx)の活性化中にオフして、ノードpdx、pdx1の接続を遮断する。スイッチSW2は、パワーダウン検出信号lowlevelzの非活性化中にオンして、ノードpdxをノードpdx1に接続する。換言すれば、スイッチSW2は、パワーオン期間POPにパワーダウン検出信号lowlevelxが低レベルに設定されるときに(パワーオン直後の所定の期間)、分圧回路POVD1とノードpdx1との電流パスを遮断する。
【0059】
図7で説明したように、パワーオン検出回路PODETの分圧回路POVD1は、電源電圧VDDの供給が開始されてからパワーオン検出信号pondetzが活性化されるまでのパワーオン期間POPに、ノードpdxに分圧電圧を生成する。スイッチSW2は、パワーオン期間POPの前半にオンするスイッチSW1を介して、ノードpdxからノードpdx1を介して接地線VSSにリーク電流が流れることを防止する。なお、スイッチSW2は、pMOSトランジスタのみで形成されてもよい。また、ノードpdxの電荷をノードpdx1に確実に伝えられるゲート・ソース間電圧が確保できる場合、スイッチSW2は、nMOSトランジスタのみで形成されてもよい。また、第1の実施形態と同様に、スイッチSW1、SW2の動作は、リセット信号resetzを用いて制御されてもよい。あるいは、スイッチSW1、SW2の動作は、パワーダウン検出信号lowlevelxを用いて直接制御されてもよい。
【0060】
図11は、第2の実施形態のリセット回路RSTの動作を示している。この実施形態では、パワーオン期間POPにパワーオン検出回路PODETの分圧回路POVD1がパワーオンの検出動作を実施し、ノードpdxに分圧電圧を出力する場合にも、ノードpdxとノードpdx1との接続をスイッチSW2により遮断できる。したがって、トランジスタmn52のゲート(ノードpdx1)を確実に接地電圧VSSにクランプでき、ノードpdxから接地線VSSにリーク電流が流れることを防止できる。なお、ノードpdx、pdx1の波形を除く波形は、図7と同じである。
【0061】
以上、第2の実施形態においても、上述した第1の実施形態と同様の効果を得ることができる。さらに、この実施形態では、パワーオン期間POPに、消費電流を削減しながら、リセット信号porzを確実に生成できる。
【0062】
図12は、第3の実施形態のリセット回路RSTにおけるパワーオン検出回路PODETを示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。パワーオン検出回路PODETを除く回路は、第1の実施形態と同じである。また、リセット回路RSTは、図8または図9に示したサブシステム装置SSYS内に形成される。パワーオン検出回路PODETは、第1の実施形態の分圧回路POVD1の代わりに分圧回路POVD2を有している。パワーオン検出回路PODETのその他の構成は、第1の実施形態と同じである。
【0063】
分圧回路POVD2は、トランジスタmp33、mn30の間にリーク防止スイッチSW3を配置して構成される。スイッチSW3は、CMOS伝達ゲートで構成されており、パワーダウン検出信号lowlevelz(lowlevelx)の活性化中にトランジスタmp33のドレインとトランジスタmn30のドレインとの接続を遮断する。スイッチSW3は、パワーダウン検出信号lowlevelzの非活性化中にトランジスタmp33のドレインをトランジスタmn30のドレインに接続する。換言すれば、スイッチSW3は、パワーオン期間POPにパワーダウン検出信号lowlevelxが低レベルに設定されるときに(パワーオン直後の所定の期間)、分圧回路POVD2によるパワーオンの検出動作を一時的に停止する。これにより、パワーダウン検出信号lowlevelzが高レベルの間、分圧回路POVD2からノードpdxへの充電パスは存在しない。したがって、分圧回路POVD2の消費電流を削減でき、かつ、トランジスタmn52のゲート(ノードpdx)を確実に接地電圧VSSにクランプできる。パワーオン検出回路PODETによるパワーオンの検出動作は、パワーダウン検出信号lowlevelxの立ち上がりエッジに同期して開始される。
【0064】
なお、スイッチSW3は、pMOSトランジスタのみで形成されてもよい。また、トランジスタmp33を介して供給される電荷をトランジスタmn30に確実に伝えられるゲート・ソース間電圧が確保できる場合、スイッチSW3は、nMOSトランジスタのみで形成されてもよい。また、第1の実施形態と同様に、スイッチSW1、SW3の動作は、リセット信号resetzを用いて制御されてもよい。あるいは、スイッチSW1、SW3の動作は、パワーダウン検出信号lowlevelxを用いて直接制御されてもよい。以上、第3の実施形態においても、上述した第1および第2の実施形態と同様の効果を得ることができる。
【0065】
図13は、第4の実施形態のリセット回路RSTにおけるパワーオン検出回路PODETを示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。パワーオン検出回路PODETを除く回路は、第1の実施形態と同じである。また、リセット回路RSTは、図8および図9に示したサブシステム装置SSYS内に形成される。パワーオン検出回路PODETは、第1の実施形態の分圧回路POVD1の代わりに分圧回路POVD3を有している。パワーオン検出回路PODETのその他の構成は、第1の実施形態と同じである。
【0066】
分圧回路POVD3は、第1抵抗素子として動作するトランジスタmn30のゲートでパワーダウン検出信号lowlevelzのレベルをインバータで反転した信号を受けている。すなわち、この実施形態では、トランジスタmn30は、第3の実施形態のスイッチSW3を兼ねている。トランジスタmn30は、パワーダウン検出信号lowlevelz(lowlevelx)の活性化中にオフし、トランジスタmp33のドレインとトランジスタmn31のドレインとの接続を遮断する。トランジスタmn30は、パワーダウン検出信号lowlevelzの非活性化中にオンし、トランジスタmp33のドレインをトランジスタmn31のドレインに接続する。分圧回路POVD3によるパワーオンの検出動作は、パワーオン期間POPにパワーダウン検出信号lowlevelxが低レベルに設定されるときに一時的に停止する。パワーオン検出回路PODETの動作は、第3の実施形態と同じである。なお、第1の実施形態と同様に、スイッチSW1およびトランジスタmn30の動作は、リセット信号resetzを用いて制御されてもよく、パワーダウン検出信号lowlevelxを用いて直接制御されてもよい。
【0067】
以上、第4の実施形態においても、上述した第1および第2の実施形態と同様の効果を得ることができる。さらに、トランジスタmn30をスイッチとして動作させることにより、リセット信号porzを確実に生成させる場合に、分圧回路POVD3の回路規模が増加することを防止できる。また、第1の実施形態の分圧回路POVD1が既に設計されている場合に、その回路データおよび回路特性をそのまま利用できる。この結果、設計期間を短縮できる。
【0068】
図14は、第5の実施形態のリセット回路RSTにおけるパワーオン検出回路PODETを示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。パワーオン検出回路PODETを除く回路は、第1の実施形態と同じである。また、リセット回路RSTは、図8または図9に示したサブシステム装置SSYS内に形成される。パワーオン検出回路PODETは、第1の実施形態の分圧回路POVD1の代わりに分圧回路POVD4を有している。パワーオン検出回路PODETのその他の構成は、第1の実施形態と同じである。
【0069】
分圧回路POVD4は、第1の実施形態の分圧回路POVD1に、pMOSトランジスタmpp(電圧制御スイッチ)および接続スイッチSW4を追加して構成されている。pMOSトランジスタmppは、パワーダウン検出信号lowlevelz(lowlevelx)の活性化中にオンし、トランジスタmp33(第3トランジスタ)のゲートを電源線VDDに接続する。すなわち、トランジスタmp33は、パワーオン期間POPにパワーダウン検出信号lowlevelzが高レベルに活性化されるときに(パワーオン直後の所定の期間)、分圧回路POVD4によるパワーオンの検出動作を一時的に停止するためにオフされる。この実施形態では、トランジスタmp33は、第3の実施形態のリーク防止スイッチSW3を兼ねている。これにより、パワーダウン検出信号lowlevelzが高レベルの間(lowlevelxが低レベルの間)、分圧回路POVD4からノードpdxへの充電パスは存在しない。したがって、分圧回路POVD4の消費電流を削減でき、かつ、パワーオン直後の所定の期間(lowlevelxが低レベルの間)にトランジスタmn52のゲート(ノードpdx)を確実に接地電圧VSSにクランプできる。
【0070】
接続スイッチSW4は、パワーダウン検出信号lowlevelzの活性化中にオフし、パワーダウン検出信号lowlevelzの非活性化中にオンする。このため、パワーオン期間POPの後半にパワーダウン検出信号lowlevelzが低レベルに非活性化された後、トランジスタmp33のゲートはドレインに接続され、分圧回路POVD4は、第1の実施形態の分圧回路POVD1と等価になる。換言すれば、分圧回路POVD4によるパワーオンの検出動作は、パワーダウン検出信号lowlevelxの立ち上がりエッジ(非活性化)に同期して開始される。
【0071】
なお、スイッチSW4は、pMOSトランジスタのみ、またはnMOSトランジスタのみで形成されてもよい。また、第1の実施形態と同様に、スイッチSW1、SW4およびトランジスタmpp、mp33の動作は、リセット信号resetzを用いて制御されてもよく、パワーダウン検出信号lowlevelxを用いて直接制御されてもよい。以上、第5の実施形態においても、上述した第1および第2の実施形態と同様の効果を得ることができる。
【0072】
図15は、第6の実施形態のリセット回路RSTにおけるパワーオン検出回路PODETを示している。第1および第3の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。パワーオン検出回路PODETを除く回路は、第1の実施形態と同じである。また、リセット回路RSTは、図8または図9に示したサブシステム装置SSYS内に形成される。パワーオン検出回路PODETでは、分圧回路POVD2のスイッチSW3を制御する論理が、第3の実施形態と相違している。パワーオン検出回路PODETのその他の構成は、第3の実施形態と同じである。
【0073】
この実施形態では、スイッチSW3は、パワーダウン検出信号lowlevelzの活性化中またはテスト信号testzの活性化中にオフし、トランジスタmp33のドレインとトランジスタmn30のドレインとの接続を遮断する。また、スイッチSW3は、パワーダウン検出信号lowlevelzおよびテスト信号testzの非活性化中にオンし、トランジスタmp33のドレインをトランジスタmn30のドレインに接続する。
【0074】
テスト信号testzは、例えば、図16に示す強誘電体メモリFM等の半導体装置のスタンバイ電流を測定するときに高レベルに活性化される。テスト信号testzは、強誘電体メモリFMがテストサブシステム装置SSYSに搭載されている状態で、低レベルに固定される。このため、テスト信号testzは、強誘電体メモリFMをテストするテストモード中のみ活性化される。この実施形態では、テストモード中に、分圧回路POVD2において電源線VDDから接地線VSSへのリークパスを遮断することにより、分圧回路POVD2のリーク電流を含まない強誘電体メモリFMのスタンバイ電流を測定できる。例えば、メモリセルアレイのサブスレッショルド電流等を測定できる。
【0075】
図16は、第6の実施形態のリセット回路RSTが搭載される半導体装置を含むシステムの例を示している。強誘電体メモリFMは、テスト信号testzを受ける外部テスト端子を有する。外部テスト端子は、強誘電体メモリFMのテスト時に、他の信号線SIGや電源線VDD、VSSと同様に、LSIテスタ等のテスト装置に接続される。サブシステム装置SSYSは、テスト信号testzの信号線を接地線VSSに接続する配線パターンを追加して構成される。システムのその他の構成は、上述した図8と同じである。
【0076】
図17は、第6の実施形態のリセット回路RSTが搭載される半導体装置を含むシステムの別の例を示している。サブシステム装置SSYSは、SOCのリセット回路RSTに供給されるテスト信号testzの信号線を接地線に接続する配線パターンを追加して構成される。システムのその他の構成は、上述した図9と同じである。SOCにおいてテスト信号testzを受ける外部テスト端子は、SOCのテスト時に、他の信号線SIGや電源線VDD、VSSと同様に、LSIテスタ等のテスト装置に接続される。
【0077】
以上、第6の実施形態においても、上述した第1および第3の実施形態と同様の効果を得ることができる。さらに、この実施形態では、強誘電体メモリFM等の半導体装置のテスト時に、スタンバイ電流を正確に測定できる。特に、メモリセルアレイやアナログ的に動作する回路に流れるサブスレッショルド電流等を測定できる。
【0078】
図18は、第7の実施形態のリセット回路RSTにおけるパワーオン検出回路PODETを示している。第1および第4の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。パワーオン検出回路PODETを除く回路は、第1の実施形態と同じである。また、リセット回路RSTは、図16または図17に示したサブシステム装置SSYS内に形成される。パワーオン検出回路PODETでは、分圧回路POVD3のトランジスタmn30を制御する論理が、第4の実施形態と相違している。パワーオン検出回路PODETのその他の構成は、第4の実施形態と同じである。
【0079】
この実施形態では、トランジスタmn30は、パワーダウン検出信号lowlevelzの活性化中またはテスト信号testzの活性化中にオフし、電源線VDDとノードpdxとの接続を遮断する。また、トランジスタmn30は、パワーダウン検出信号lowlevelzおよびテスト信号testzの非活性化中にオンし、電源線VDDをトランジスタmp33を介してノードpdxに接続する。
【0080】
第6の実施形態と同様に、テスト信号testzは、例えば、強誘電体メモリFM等の半導体装置のスタンバイ電流を測定するときに高レベルに活性化される。テスト信号testzは、強誘電体メモリFMがテストサブシステム装置SSYSに搭載されている状態で、低レベルに固定される。このため、テスト信号testzは、強誘電体メモリFMをテストするテストモード中のみ活性化される。以上、第7の実施形態においても、上述した第1、第3および第6の実施形態と同様の効果を得ることができる。
【0081】
図19は、第8の実施形態のリセット回路RSTにおけるパワーダウン検出回路PDDETを示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。パワーダウン検出回路PDDETを除く回路は、第1の実施形態と同じである。また、リセット回路RSTは、図16または図17に示したサブシステム装置SSYS内に形成される。パワーダウン検出回路PDDETでは、分圧回路PDVD1のトランジスタmn32を制御する論理と、負荷回路PDLD1のトランジスタmp62を制御する論理が、第1の実施形態と相違している。パワーオン検出回路PDDETのその他の構成は、第1の実施形態と同じである。
【0082】
この実施形態では、分圧回路PDVD1のトランジスタmn32は、パワーオン検出信号pondetzの非活性化中またはテスト信号testzの活性化中にオフする。また、トランジスタmn32は、テスト信号testzの非活性化中にパワーオン検出信号pondetzが活性化したときにオンする。分圧回路PDVD1の消費電流は、トランジスタmn32のオフ中に削減される。分圧回路PDVD1は、トランジスタmn32のオン中にノードpdxdに分圧電圧を生成する。
【0083】
第6の実施形態と同様に、テスト信号testzは、例えば、強誘電体メモリFM等の半導体装置のスタンバイ電流を測定するときに高レベルに活性化される。テスト信号testzは、強誘電体メモリFMがテストサブシステム装置SSYSに搭載されている状態で、低レベルに固定される。このため、テスト信号testzは、強誘電体メモリFMをテストするテストモード中のみ活性化される。以上、第8の実施形態においても、上述した第1、第3および第6の実施形態と同様の効果を得ることができる。
【0084】
図20および図21は、第9の実施形態のリセット回路RSTにおけるパワーオン検出回路PODETおよびパワーダウン検出回路PDDETを示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。パワーオン検出回路PODETおよびパワーダウン検出回路PDDETを除く回路は、第1の実施形態と同じである。また、リセット回路RSTは、図16または図17に示したサブシステム装置SSYS内に形成される。
【0085】
図20に示したパワーオン検出回路PODETでは、分圧回路POVD1のトランジスタmn32のゲートは、電源線VDDに接続され、トランジスタmn32は常に抵抗素子として動作する。負荷回路POLD1のトランジスタmp62のゲートは、接地線VSSに接続され、トランジスタmp62は常に抵抗素子として動作する。パワーオン検出回路PODETのその他の構成は、第1の実施形態と同じである。図21に示したパワーダウン検出回路PDDETでは、負荷回路PDLD1のトランジスタmp62のゲートは、接地線VSSに接続され、トランジスタmp62は常に抵抗素子として動作する。パワーダウン検出回路PDDETのその他の構成は、第1の実施形態と同じである。
【0086】
この実施形態では、パワーオン検出回路PODETの分圧回路POVD1および負荷回路POLD1と、パワーダウン検出回路PDDETの負荷回路PDLD1は、パワーオン検出信号pondetzに関わりなく常に動作する。この場合、スタンバイ電流は、第1の実施形態に比べて増加する。しかし、第1の実施形態と同様に、パワーオン検出回路PODETのノードpdxは、スイッチSW1によりパワーオン期間POPの最初に接地電圧VSSにクランプされる。このため、トランジスタmn52をパワーオン期間POPに確実にオフすることができ、パワーオン検出信号pondetzを確実に生成できる。以上、第9の実施形態においても、上述した第1の実施形態と同様の効果を得ることができる。
【0087】
図22は、第10の実施形態のリセット回路RSTを示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態は、パワーオン検出回路PODETおよびスタータ回路STTが、第1の実施形態と相違している。その他の構成は、第1の実施形態と同じである。
【0088】
パワーオン検出回路PODET、パワーダウン検出回路PDDET、ラッチ回路LATおよび電源検出制御回路PWRCNTは、電源電圧VDDが第1電圧V1を超えたときにパワーオン状態を示すパワーオン信号pondetz、porzを活性化するとともに、初期化信号nrsetxの活性化中に初期化される電源検出回路として動作する。以降の実施形態でも同様である。
【0089】
図23は、図22に示したパワーオン検出回路PODETの詳細を示している。パワーオン検出回路PODETは、図2のパワーオン検出回路PODETからノードpdxを接地線VSSにクランプするクランプスイッチSW1を削除して構成されている。
【0090】
図24は、図22に示したスタータ回路STTの詳細を示している。スタータ回路STTは、図4に示したスタータ回路STTに遮断スイッチSW5およびクランプスイッチSW6を追加して構成されている。すなわち、スタータ回路STTは、電源電圧線VDDと接地線VSSの間に直列に配置されたpMOSトランジスタmp48、遮断スイッチSW5およびキャパシタCC0を有している。pMOSトランジスタmp48は、電源電圧VDDと接地電圧VSSの中間電圧である電圧pdxをゲートで受けて抵抗素子として動作する。キャパシタCC0は、例えば、PZT(チタン酸ジルコン酸鉛)を主な組成とする強誘電体材料を用いて形成された強誘電体キャパシタである。強誘電体キャパシタは、酸化膜で形成されるキャパシタに比べて比誘電率が高いため、素子サイズを小さくできる。
【0091】
遮断スイッチSW5は、例えば、CMOS伝達ゲートにより構成され、電源検出制御回路PWRCNTからのリセット信号porzが低論理レベルに非活性化されているときにオンし、リセット信号porzが高論理レベルに活性化されているときにオフする。スイッチSW5がオフしているとき、キャパシタCC0の電源VDD側のノードferroは、電源線VDDと電気的に遮断され、キャパシタCC0の充電は停止する。
【0092】
クランプスイッチSW6は、トランジスタmn117で構成され、パワーダウンリセット信号pdresetzの活性化(高論理レベル)に応答してオンし、初期化信号nrsetxの出力ノード(第1接続ノード)を接地電圧VSSに設定する。nMOSトランジスタmn116は、パワーダウンリセット信号pdresetzの活性化に応答してオンし、遮断スイッチSW5とキャパシタCC0を接続するノードferro(第2接続ノード)を接地線VSSに接続するクランプスイッチとして動作する。パワーダウンリセット信号pdresetzは、図5で説明したように、パワーダウン時にパワーダウン検出信号lowlevelxの活性化に同期して活性化される。すなわち、トランジスタmn116、mn117は、パワーダウン検出信号lowlevelxの活性化中にオンする。
【0093】
図25は、第10の実施形態のリセット回路RSTの動作を示している。ノードpdx、pd4、ferroの波形を除く波形は、図7と同じである。この実施形態では、パワーオン検出回路PODETに図2に示したクランプスイッチSW1が形成されない。このため、パワーオン期間POPの最初に、ノードpdx、pd4の電圧は、図7に比べて浮いている(図25(a、b)。パワー保持期間PHPでは、リセット信号porzは高レベルに変化し、図24に示した遮断スイッチSW5はオフするため、電荷がトランジスタmp48を介してノードferroに供給されることが禁止される。このため、ノードferroの電圧は、リセット信号porzの立ち上がりエッジに対応する値に維持される(図25(c))。これにより、パワー保持期間PHPにキャパシタCC0に印加される電圧は、電源電圧VDDに追従して上昇する初期化信号nrsetxの電圧に比べて小さくできる。
【0094】
パワーダウン時に、パワーダウンリセット信号pdresetzが活性化されたときに(図25(d))、初期化信号nrsetxの出力ノードは、クランプスイッチSW6により接地電圧VSSにリセットされる(図25(e))。これにより、遮断スイッチSW5を形成する場合にも、初期化信号nrsetxをパワーダウン時に確実にリセットできる。
【0095】
一般に、強誘電体膜や酸化膜等で構成される用いるキャパシタは、TDDBの劣化により信頼度不良を起こす場合がある。特に、PZTを用いた強誘電体キャパシタは、SBT(タンタル酸ビスマス・ストロンチウム)等を用いた強誘電体キャパシタに比べて抗電圧Vc(coercive voltage)が高いため、電源電圧VDDは相対的に高くする必要がある。これにより、飽和電圧V90(saturation voltage)は大きくなり、TDDBによる劣化は起こりやすくなる。
【0096】
さらに、近時、トランジスタ構造の微細化に伴い電源電圧が低くなる傾向にある。これに伴い、キャパシタの性能(容量値)を維持するためには、膜厚を薄くする必要がある。キャパシタの膜厚が薄くなると上述のTDDBの劣化が起こりやすくなる傾向にある。特に抗電圧Vcや飽和電圧V90が大きいPZTを用いた強誘電体キャパシタでは、TDDBによる故障モードが支配的になり、製品寿命を縮める要因となるおそれがある。
【0097】
本実施形態では、パワー保持期間PHPにキャパシタCC0に印加される電圧を電源電圧VDDに比べて低くできる。パワー保持期間PHPは、パワーオン期間POPおよびパワーダウン期間PDPを除く期間であり、半導体装置やシステム装置の動作中の支配的な期間である。したがって、本実施形態により、TDDBによるキャパシタCC0の劣化を防止でき、リセット回路RSTの誤動作を防止できる。この結果、リセット回路RSTを搭載する半導体装置およびシステム装置の誤動作を防止できる。
【0098】
さらに、パワー保持期間PHPにキャパシタCC0に印加される電圧を低くすることにより、パワーダウンの検出時に(pdresetz信号の高レベル時)、キャパシタCC0に蓄積されている電荷を短い時間で放電できる。これにより、パワーダウンが瞬間的であり、電源電圧VDDが再び上昇したときにも、リセット回路RSTは安定して動作し、パワーオンを確実に検出できる。
【0099】
なお、本実施形態のリセット回路RSTは、図8または図9に示したサブシステム装置SSYS内に形成される。サブシステム装置SSYS内の強誘電体メモリFM(半導体メモリ)は、例えば、PZTを用いた強誘電体キャパシタで構成される強誘電体メモリセルを有する。半導体チップ内に強誘電体メモリFMが搭載される場合、キャパシタCC0等の半導体チップ内のキャパシタは、製造プロセスが複雑になることを防止するために強誘電体キャパシタで構成される場合が多い。上述したように、PZTを用いた強誘電体キャパシタは、抗電圧が高いため、サブシステム装置SSYSで使用する電源電圧VDDは、高く設定される。本実施形態では、電源電圧VDDが高い場合にも、キャパシタCC0に印加される電圧を抑えることができる。
【0100】
以上、第10の実施形態では、スタータ回路STTを構成するキャパシタCC0の一端を、パワー保持期間PHPに電源線VDDから遮断することにより、キャパシタCC0のTDDBの劣化を防止できる。この結果、リセット回路RSTを含む半導体装置およびシステム装置を長期間動作させる場合にも、リセット回路RSTを誤動作することなく動作させることができ、リセット信号porzを正常に出力できる。すなわち、半導体装置およびシステム装置の信頼性を向上できる。
【0101】
パワーダウン検出信号lowlevelxの活性化中にオンし、出力ノードnrsetxを接地線VSSに接続するスイッチSW6をスタータ回路STTに形成することで、キャパシタCC0と出力ノードnrsetxを遮断するスイッチSW5が形成される場合にも、パワーダウン時に初期化信号nrsetxを確実に低レベルに活性化できる。すなわち、キャパシタCC0のTDDBの劣化を防止する場合に、リセット回路RSTの誤動作を防止できる。
【0102】
キャパシタCC0がPZTを用いた強誘電体キャパシタで構成され、電源電圧VDDが高い場合にも、TDDBの劣化を確実に防止できる。特に、システム装置内に強誘電体メモリが搭載される場合、キャパシタCC0を、強誘電体メモリ内のメモリセルを構成する強誘電体キャパシタと同じ素子で構成することで、製造プロセスを複雑にすることなく、TDDBの劣化を確実に防止できる。
【0103】
図26は、第11の実施形態のリセット回路RSTを示している。第1および第10の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態は、スタータ回路STTに供給される信号が第10の実施形態のリセット信号porzからパワーオン検出信号pondetzに変更されている。その他の構成は、第10の実施形態と同じである。リセット回路RSTは、図8または図9に示したサブシステム装置SSYS内に形成される。強誘電体メモリFMは、PZTを用いた強誘電体キャパシタで構成される強誘電体メモリセルを有する。
【0104】
図27は、図26に示したスタータ回路STTの詳細を示している。この実施形態では、遮断スイッチSW5の動作を制御する信号が、リセット信号porzからパワーオン検出信号pondetzに変更されている。その他の構成は、第10の実施形態(図24)と同じである。パワーオン検出信号pondetzは、リセット信号porzを生成するための元の信号であり、図25に示したように、リセット信号porzとほぼ同じ波形を有する。このため、本実施形態のリセット回路RSTの動作は、図25と同じである。以上、第11の実施形態においても、上述した第10の実施形態と同様の効果を得ることができる。
【0105】
図28は、第12の実施形態のリセット回路RSTにおけるスタータ回路STTを示している。第10の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。スタータ回路STTを除く回路は、第10の実施形態と同じである。リセット回路RSTは、図8または図9に示したサブシステム装置SSYS内に形成される。強誘電体メモリFMは、PZTを用いた強誘電体キャパシタで構成される強誘電体メモリセルを有する。
【0106】
この実施形態では、スタータ回路STTのトランジスタmn116(クランプスイッチ)は、パワーダウンリセット信号pdresetzとリセット信号porzのOR論理の信号を受けて動作する。すなわち、トランジスタmn116は、パワーダウンリセット信号pdresetzまたはリセット信号porzが高論理レベルのときにオンして、ノードferroを接地線VSSに接続する。
【0107】
図29は、第12の実施形態のリセット回路RSTの動作を示している。ノードferroの波形を除く波形は、図25と同じである。この実施形態では、パワー保持期間PHPに、キャパシタCC0の電荷は放電され、ノードferroの電圧は接地電圧VSSにクランプされる(図29(a))。これにより、パワー保持期間PHPにキャパシタCC0に印加される電圧は0Vになり、キャパシタCC0に印加される電圧を0Vにできる。したがって、キャパシタCC0のTDDBによる劣化を確実に防止できる。
【0108】
また、パワー保持期間PHPにキャパシタCC0に印加される電圧が0Vであるため、パワーダウンが瞬間的であり、電源電圧VDDが再び上昇したときにも、キャパシタCC0の放電動作を短い期間に実施する必要はない。これにより、瞬間的なパワーダウンに対するリセット回路RSTの動作マージンを向上できる。
【0109】
以上、第12の実施形態においても、上述した第10の実施形態と同様の効果を得ることができる。さらに、この実施形態では、クランプスイッチmn116を、パワーダウンリセット信号pdresetzの活性化中だけでなく、リセット信号porzの活性化中にもオンさせた。リセット信号porzの活性化期間は、半導体装置やシステム装置の動作中の支配的な期間であるパワー保持期間PHPに対応する期間である。この結果、キャパシタCC0のTDDBの劣化を確実に防止でき、リセット回路RSTを搭載する半導体装置およびシステムの誤動作を防止できる。
【0110】
図30は、第13の実施形態のリセット回路RSTにおけるスタータ回路STTを示している。第10、第11および第12の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。スタータ回路STTを除く回路は、第11の実施形態と同じである。リセット回路RSTは、図8または図9に示したサブシステム装置SSYS内に形成される。強誘電体メモリFMは、PZTを用いた強誘電体キャパシタで構成される強誘電体メモリセルを有する。
【0111】
この実施形態では、遮断スイッチSW5およびトランジスタmn16の動作を制御する信号が、リセット信号porzからパワーオン検出信号pondetzに変更されている。その他の構成は、第12の実施形態(図28)と同じである。パワーオン検出信号pondetzは、リセット信号porzを生成するための元の信号であり、図29に示したように、リセット信号porzとほぼ同じ波形を有する。このため、本実施形態のリセット回路RSTの動作は、図29と同じである。以上、第13の実施形態においても、上述した第12の実施形態と同様の効果を得ることができる。
【0112】
図31は、第14の実施形態のリセット回路RSTを示している。第1および第10の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態は、第1の実施形態のリセット回路RSTに、第10の実施形態のスタータ回路STTを適用している。その他の構成は、第1の実施形態と同じである。リセット回路RSTは、図8または図9に示したサブシステム装置SSYS内に形成される。強誘電体メモリFMは、PZTを用いた強誘電体キャパシタで構成される強誘電体メモリセルを有する。
【0113】
図32は、第14の実施形態のリセット回路RSTの動作を示している。ノードferroの波形を除く波形は、図7と同じである。ノードferroの波形は、図25と同じである。なお、第1の実施形態のリセット回路RSTに、第11、第12および第13の実施形態のスタータ回路STTを適用してもよい。以上、第14の実施形態においても、上述した第1および第10の実施形態と同様の効果を得ることができる。
【0114】
なお、上述した実施形態では、メインシステム装置MSYSとサブシステム装置SSYSとを外部端子を介して直接接続する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、メインシステム装置MSYSがリーダ/ライタで、サブシステム装置SSYSがリーダ/ライタによりアクセスされる無線タグ(RFID(Radio Frequency IDentification)応答器)の場合、サブシステム装置SSYSは、非接触インタフェースによりメインシステム装置MSYSに接続される。この場合、サブシステム装置SSYSは、リーダ/ライタから放出される磁界エネルギーを電気エネルギーに変換することにより電源電圧VDDを得る。
【0115】
上述した第6および第8の実施形態を組み合わせることにより、半導体装置に形成されるメモリセルアレイやアナログ的に動作する回路に流れるサブスレッショルド電流等を、テストモード中に正確に測定できる。あるいは、第7および第8の実施形態を組み合わせることにより、サブスレッショルド電流等をテストモード中に正確に測定できる。
【0116】
また、上述した第9の実施形態の特徴を、第2−第8の実施形態に適用してもよい。スタータ回路STTのトランジスタmn116、mn117は、CMOS伝達ゲートでもよい。この場合、CMOS伝達ゲートのpMOSトランジスタのゲートは、CMOS伝達ゲートのnMOSトランジスタのゲートに供給される信号の反転信号を受ける。
【0117】
上述した第10−14の実施形態では、スタータ回路STTのキャパシタCC0をPZTを用いた強誘電体キャパシタで構成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、キャパシタCC0は、SBTを用いた強誘電体キャパシタや、他の誘電体材料あるいは二酸化シリコンを用いて構成してもよい。
【0118】
上述した第10−14の実施形態では、本発明を、パワーオン検出回路PODETおよびパワーダウン検出回路PDDETを有するリセット回路RSTのスタータ回路STTに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、パワーオンを検出するパワーオン検出回路のみを有するリセット回路のスタータ回路に適用してもよい。
【符号の説明】
【0119】
LAT‥ラッチ回路;lowlevelx、lowlevelz‥パワーダウン検出信号;nrsetx‥初期化信号;PDBUF1‥第2バッファ回路;PDDET‥パワーダウン検出回路;PDINV1‥インバータ;PDLD1‥第2負荷回路;pdresetz‥パワーダウンリセット信号;PDVD1‥第2分圧回路;POBUF1‥第1バッファ回路;PODET‥パワーオン検出回路;POINV1‥インバータ;POLD1‥第1負荷回路;pondetz‥パワーオン検出信号;porlatchx‥ラッチ信号;porz‥リセット信号;POVD1、POVD2、POVD3、POVD4‥第1分圧回路;PWRCNT‥電源検出制御回路;RST‥リセット回路;STT‥スタータ回路;SW1‥クランプスイッチ;SW2、SW3‥リーク防止スイッチ;SW4‥接続スイッチ;testz‥テスト信号
【技術分野】
【0001】
本発明は、装置のパワーオンまたはパワーダウンを検出し、リセット信号を出力するリセット回路に関する。
【背景技術】
【0002】
メモリやロジック等の半導体装置では、パワーオン時にラッチ等の回路を初期化するためにパワーオンに応答して生成されるリセット信号が必要である。近時、この種の半導体装置は、パワーオン状態のメインシステム装置への着脱が可能な、いわゆる活線挿抜(ホットスワップ)の機能を有するサブシステム装置に搭載される場合がある。この場合、サブシステム装置がメインシステム装置からの取り外されたときに、半導体装置の内部状態を保護するために、あるいは内部回路をリセットするために、リセット信号は、パワーオンだけでなくパワーダウンに応答して生成される必要である。
【0003】
一般に、パワーオンおよびパワーダウンに応答してリセット信号を出力するリセット回路は、電源電圧の変化を検出する検出回路と、検出回路の検出結果に応じてリセット信号を出力する出力回路とを有している。例えば、検出回路は、電源電圧を分圧する分圧回路、分圧された電圧をゲートで受けるトランジスタ(インバータ)、トランジスタのドレインノードを充電する負荷回路およびトランジスタのドレイン電圧に応じてパワーオン検出信号を出力するバッファ回路を有している。出力回路は、パワーオン検出信号のレベルに応じてリセット信号のレベルをリセット状態またはリセット解除状態にするラッチを有している(例えば、特許文献1の図2、図3参照)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2006−5459号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
上述した検出回路では、パワーオン時に、トランジスタのドレインノードは、負荷回路を介して充電される。この充電により、パワーオン検出信号は、パワーオン直後にリセット状態に保持される。そして、分圧された電圧がトランジスタの閾値電圧を超えたとき、トランジスタがオンし、ドレインノードのレベルが反転し、パワーオン検出信号のレベルは、リセット状態からリセット解除状態に変化する。
【0006】
しかしながら、電源電圧がゆっくり上昇する場合や、パワーオン時に電源電圧が揺らぐ場合、分圧回路が正常な電圧を出力できない場合がある。この場合、ドレインノードは、十分に充電される前に、トランジスタのオンにより接地電圧に変化する。このとき、パワーオン検出信号のレベルは、わずかな時間だけリセット状態に設定された後、リセット解除状態に変化する。あるいは、パワーオン検出信号のレベルは、リセット状態に設定されることなくリセット解除状態に設定されてしまう。この結果、パワーオン時にラッチ等の回路をリセットできないという問題が発生する。この不具合は、半導体プロセスの変動により、pMOSトランジスタとnMOSトランジスタの閾値電圧のバランスが崩れた場合に発生しやすい。さらに、負荷回路は、一般に、駆動能力の小さいpMOSトランジスタ等で構成され、高抵抗として機能する場合が多い。このため、上述のインバータとして機能するトランジスタがわずかでもオンすると、ドレインノードは、接地電圧に変化してしまう。
【0007】
また、パワーオン時またはパワーダウン時にリセット回路の検出回路を初期化するスタータ回路がリセット回路内に形成される場合がある。スタータ回路は、電源電圧が印加されるキャパシタを有している。キャパシタは、システム装置の動作中に常に電源電圧を受けている。一般に、キャパシタは、TDDB(Time-Dependent Dielectric-Breakdown)と呼ばれる劣化により信頼度不良を起こす場合がある。TDDBによる劣化は、キャパシタに印加される電圧値が大きいほど起こりやすくなり、かつ印加時間が長いほど起こりやすくなる。スタータ回路のキャパシタがTDDBにより劣化し、リーク電流が発生すると、リセット回路は、電源電圧を検出できなくなる。この結果、パワーオン時またはパワーオフ時にリセットが必要な回路をリセットできず、半導体装置やシステム装置が誤動作する。換言すれば、リセット回路に使用されるキャパシタの信頼度不良により、半導体装置やシステム装置の寿命が短くなるおそれがあった。
【0008】
本発明の目的は、パワーオンまたはパワーダウンを検出するリセット回路を誤動作することなく動作させ、リセット信号を正常に出力することである。
【課題を解決するための手段】
【0009】
本発明の一形態では、電源検出回路は、電源電圧が第1電圧を超えたときにパワーオン状態を示すパワーオン信号を活性化するとともに、初期化信号の活性化中に初期化される。スタータ回路は、電源電圧線と接地線の間に直列に配置された抵抗素子、遮断スイッチおよびキャパシタを有し、抵抗素子と遮断スイッチとを接続する第1接続ノードから初期化信号を出力する。遮断スイッチは、パワーオン信号の活性化中にオフする。このため、パワーオン状態中に、抵抗素子を介してキャパシタが充電されることを防止できる。パワーオン状態の期間は、半導体装置やシステム装置の動作中の支配的な期間である。この結果、キャパシタのTDDBの劣化を確実に防止でき、リセット回路を搭載する半導体装置およびシステムの誤動作を防止できる。すなわち、半導体装置およびシステム装置の信頼性を向上できる。
【0010】
例えば、スタータ回路は、遮断スイッチとキャパシタとを接続する第2接続ノードと、接地線との間に配置され、パワーオン信号の活性化中にオンする第1クランプスイッチを有している。このため、パワーオン状態中に、キャパシタに電圧が印加されることを防止できる。この結果、キャパシタのTDDBの劣化を確実に防止できる。
【発明の効果】
【0011】
本発明では、パワーオン状態中に、抵抗素子を介してキャパシタが充電されることを防止でき、キャパシタのTDDBの劣化を確実に防止できる。この結果、リセット回路を誤動作することなく動作でき、リセット信号を正常に出力できる。すなわち、リセット回路を搭載する半導体装置およびシステムの誤動作を防止でき、半導体装置およびシステム装置の信頼性を向上できる。
【図面の簡単な説明】
【0012】
【図1】第1の実施形態のリセット回路を示すブロック図である。
【図2】図1に示したパワーオン検出回路の詳細を示す回路図である。
【図3】図1に示したパワーダウン検出回路の詳細を示す回路図である。
【図4】図1に示したスタータ回路の詳細を示す回路図である。
【図5】図1に示した電源検出制御回路の詳細を示す回路図である。
【図6】図1に示したラッチ回路の詳細を示す回路図である。
【図7】第1の実施形態のリセット回路の動作を示す波形図である。
【図8】リセット回路が搭載される半導体装置を含むシステムの例を示すブロック図である。
【図9】リセット回路が搭載される半導体装置を含むシステムの別の例を示すブロック図である。
【図10】第2の実施形態のリセット回路におけるパワーオン検出回路を示す回路図である。
【図11】第2の実施形態のリセット回路の動作を示す波形図である。
【図12】第3の実施形態のリセット回路におけるパワーオン検出回路を示す回路図である。
【図13】第4の実施形態のリセット回路におけるパワーオン検出回路を示す回路図である。
【図14】第5の実施形態のリセット回路におけるパワーオン検出回路を示す回路図である。
【図15】第6の実施形態のリセット回路におけるパワーオン検出回路を示す回路図である。
【図16】第6の実施形態において、リセット回路が搭載される半導体装置を含むシステムの例を示すブロック図である。
【図17】第6の実施形態において、リセット回路が搭載される半導体装置を含むシステムの別の例を示すブロック図である。
【図18】第7の実施形態のリセット回路におけるパワーオン検出回路を示す回路図である。
【図19】第8の実施形態のリセット回路におけるパワーダウン検出回路を示す回路図である。
【図20】第9の実施形態のリセット回路におけるパワーオン検出回路を示す回路図である。
【図21】第9の実施形態のリセット回路におけるパワーダウン検出回路を示す回路図である。
【図22】第10の実施形態のリセット回路を示すブロック図である。
【図23】第10の実施形態のリセット回路におけるパワーオン検出回路を示す回路図である。
【図24】第10の実施形態のリセット回路におけるスタータ回路を示す回路図である。
【図25】第10の実施形態のリセット回路の動作を示す波形図である。
【図26】第11の実施形態のリセット回路を示すブロック図である。
【図27】第11の実施形態のリセット回路におけるスタータ回路を示す回路図である。
【図28】第12の実施形態のリセット回路におけるスタータ回路を示す回路図である。
【図29】第12の実施形態のリセット回路の動作を示す波形図である。
【図30】第13の実施形態のリセット回路におけるスタータ回路を示す回路図である。
【図31】第14の実施形態のリセット回路を示すブロック図である。
【図32】第14の実施形態のリセット回路の動作を示す波形図である。
【発明を実施するための形態】
【0013】
以下、本発明の実施形態を図面を用いて説明する。図中、信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”z”の付いている信号は、正論理を示している。末尾に”x”が付いている信号は、負論理を示している。
【0014】
図1は、第1の実施形態のリセット回路RSTを示している。リセット回路RSTは、例えば、強誘電体メモリ等の半導体装置に搭載される。リセット回路RSTは、半導体装置に供給される電源電圧の上昇および下降を検出し、リセット信号porzを出力する。すなわち、リセット回路RSTは、パワーオンの検出機能とパワーダウンの検出機能を有している。以下の説明では、半導体装置に電源電圧の供給が開始され、電源電圧が所定の電圧(第1電圧V1)を超えるまでの期間をパワーオン期間POPと称する。半導体装置への電源電圧の供給が停止し、電源電圧が所定の電圧(第2電圧V2)より低い期間をパワーダウン期間PDPと称する。電源電圧が第1電圧V1を超えた後、第2電圧V2より低くなるまでの期間をパワー保持期間PHPと称する。パワー保持期間PHPは、半導体装置がシステム上で動作する期間である。
【0015】
リセット回路RSTは、パワーオン検出回路PODET、パワーダウン検出回路PDDET、ラッチ回路LAT、電源検出制御回路PWRCNTおよびスタータ回路STTを有している。パワーオン検出回路PODETは、半導体装置に供給される電源電圧が第1電圧V1を超えたときに、パワーオン検出信号pondetzを高レベルに活性化する。パワーダウン検出回路PDDETは、電源電圧が第1電圧V1に比べて低い第2電圧V2より低くなったときに、パワーダウン検出信号lowlevelxを一時的に低レベルに活性化する。また、パワーダウン検出回路PDDETは、パワーオンから所定の期間、パワーダウン検出信号lowlevelxを低レベルに保持し、その後、パワーオン検出信号pondetzが活性化される前にパワーダウン検出信号lowlevelxを高レベルに非活性化する。パワーダウン検出回路PDDETは、パワーダウン検出信号lowlevelxのレベルを反転したパワーダウン検出信号lowlevelzをパワーオン検出回路PODETに出力する。
【0016】
ラッチ回路LATは、パワーダウン検出信号lowlevelxの活性化中(低レベル中)にリセットされ、ラッチ信号porlatchxを高レベルにリセットする。ラッチ回路LATは、パワーダウン検出信号lowlevelxの非活性化中に、パワーオン検出信号pondetzの活性化(立ち上がりエッッジ)に応答してラッチ信号porlatchxを低レベルにセットする。ラッチ信号porlatchxの高レベルは、電源電圧がパワーオン過程またはパワーダウン過程にあることを示す。ラッチ信号porlatchxの低レベルは、電源電圧が半導体装置を動作可能な正常な値であることを示す。
【0017】
電源検出制御回路PWRCNTは、パワーオン時にパワーオン検出信号pondetzの活性化に応答してリセット信号porzを高レベルに活性化し、パワーダウン時にパワーダウン検出信号lowlevelxの活性化に応答してリセット信号porzを低レベルに非活性化する。リセット信号porzは、半導体装置に形成されるラッチ等の内部回路をリセットするための信号である。内部回路は、リセット信号porzの非活性化中にリセットされる。また、電源検出制御回路PWRCNTは、パワーダウン時にパワーダウン検出信号lowlevelxの活性化に同期してパワーダウンリセット信号pdresetzを一時的に高レベルに活性化する。
【0018】
スタータ回路STTは、パワーオンの最初に初期化信号nrsetxを低レベルに活性化し、その後、初期化信号nrsetxのレベルを電源電圧に追従するレベルに設定する。また、スタータ回路STTは、パワーダウン時にパワーダウンリセット信号pdresetzの活性化に同期して初期化信号nrsetxを低レベルに活性化する。
【0019】
図2は、図1に示したパワーオン検出回路PODETの詳細を示している。パワーオン検出回路PODETは、第1分圧回路POVD1、第1負荷回路POLD1、nMOSトランジスタmn52(第1トランジスタ)で構成されるインバータPOINV1、クランプスイッチSW1および第1バッファ回路POBUF1を有している。
【0020】
分圧回路POVD1は、電源線VDD(第1電源線)と接地線VSS(第2電源線)との間に直列に接続されたpMOSトランジスタmp33、nMOSトランジスタmn30、mn31、mn32、mn53を有している。トランジスタmp33、mn53は、それぞれダイオード接続される。トランジスタmn30、mn31のゲートは、電源線VDDに接続され、トランジスタmn30、mn31は、抵抗(第1抵抗素子)として動作する。トランジスタmn30、mn31を互いに接続する接続ノードpdx(第1接続ノード)は、トランジスタmn52のゲートに接続される。トランジスタmn32のゲートは、パワーオン検出信号pondetzの論理レベルを反転させた信号pdxctlを受ける。
【0021】
分圧回路POVD1のトランジスタmn32は、パワーオン検出信号pondetzが非活性化されるパワーオン期間POPおよびパワーダウン期間PDPにオンし、抵抗(第1抵抗素子)として動作する。この期間に、電源電圧VDDを抵抗分割した第1分圧電圧がノードpdxに生成される。また、分圧回路POVD1のトランジスタmn32は、パワーオン検出信号pondetzが活性化されるパワー保持期間PHPにオフする。この期間にノードpdxは、トランジスタmp33、mn30を介して充電され、高レベルに保持される。すなわち、分圧回路POVD1は、パワー保持期間PHPに分圧機能を停止し、ノードpdxを充電する負荷回路として動作する。パワー保持期間PHPでは、分圧回路POVD1内において、電源線VDDから接地線VSSへの電流パスが遮断されるため、消費電流が削減される。
【0022】
負荷回路POLD1は、電源線VDDと第1出力ノードpd4の間に直列に接続されたpMOSトランジスタmp62、mp61と、電源線VDDと第1出力ノードpd4の間に配置されたpMOSトランジスタmp32とを有している。トランジスタmp62は、低レベルのパワーオン検出信号pondetzをゲートで受けたときにオンする。トランジスタmp61は、ゲートで接地電圧VSSを受け、常にオンする。トランジスタmp32は、低レベルの初期化信号nrsetxをゲートで受けたときにオンする。負荷回路POLD1のトランジスタmp61、mp62は、パワーオン検出信号pondetzが低レベルのときにノードpd4を充電するための抵抗素子として動作する。
【0023】
インバータPOINV1のトランジスタmn52は、ゲートで受けるノードpdxに生成される第1分圧電圧がトランジスタmn52の閾値電圧を超えたときに、ノードpd4を接地線VSSに接続する。クランプスイッチSW1は、CMOS伝達ゲートで構成されており、パワーダウン検出信号lowlevelzの活性化中にオンして、ノードpdxを接地線VSSに接続する。
【0024】
バッファ回路POBUF1は、直列に接続された3つのCMOSインバータと、最終のインバータの入力ノードpd6に接続されたpMOSトランジスタmp37とを有している。トランジスタmp37は、低レベルの初期化信号nrsetxを受けたときにオンし、ノードpd6を電源線VDDに接続する。バッファ回路POBUF1は、初期化信号nrsetxの非活性化中に、入力で受けるノードpd4の電圧波形を成形し、反転してパワーオン検出信号pondetzとして出力する。バッファ回路POBUF1のトランジスタmp37は、初期化信号nrsetxの活性化中に、パワーオン検出信号pondetzを低レベルに固定するクランプ回路として動作する。
【0025】
図3は、図1に示したパワーダウン検出回路PDDETの詳細を示している。パワーダウン検出回路PDDETは、図2に示したパワーオン検出回路PODETからスイッチSW1を削除して構成される。第2分圧回路PDVD1、第2負荷回路PDLD1およびインバータPDINV1は、図2に示した第1分圧回路POVD1、第1負荷回路POLD1およびインバータPOINV1と同じ回路構成を有する。第2バッファ回路PDBUF1は、図2に示した第1バッファ回路POBUF1に、パワーダウン検出信号lowlevelxのレベルを反転し、パワーダウン検出信号lowlevelzとして出力するCMOSインバータを付加して構成されている。なお、第2バッファ回路PDBUF1のトランジスタmp37は、初期化信号nrsetxの活性化中に、パワーダウン検出信号lowlevelxを低レベルに固定するクランプ回路として動作する。
【0026】
分圧回路PDVD1のトランジスタmn30、mn31は、抵抗(第2抵抗素子)として動作する。分圧回路PDVD1は、トランジスタmn30、mn31を互いに接続する接続ノードpdxd(第2接続ノード)は、インバータPDINV1のトランジスタmn52のゲートに接続される。分圧回路PDVD1のトランジスタmn32は、パワーオン検出信号pondetzを直接受けている。トランジスタmn32は、パワーオン検出信号pondetzの活性化中にトランジスタmn31と接地線VSSとを電気的に接続し、パワーオン検出信号pondetzの非活性化中にトランジスタmn31と接地線VSSとを非接続する接続スイッチとして動作する。
【0027】
分圧回路PDVD1のトランジスタmn32は、パワーオン検出信号pondetzが活性化されるパワー保持期間PDPにオンする。この期間に、電源電圧VDDを抵抗分割した第2分圧電圧がノードpdxdに生成される。電源電圧VDDは、パワー保持期間PHPに十分に上昇している。このため、トランジスタmn52は、高レベルのノード電圧pdxdを受けてオンする。
【0028】
また、分圧回路PDVD1のトランジスタmn32は、パワーオン検出信号pondetzが非活性化されるパワーオン期間POPおよびパワーダウン期間PDPにオフする。この期間にノードpdxdは、トランジスタmp33、mn30を介して充電され、高レベルに保持される。すなわち、分圧回路PDVD1は、パワーオン期間POPおよびパワーダウン期間PDPに分圧機能を停止し、ノードpdxdを充電する負荷回路として動作する。分圧回路PDVD1内において、パワーオン期間POPまたはパワーダウン期間PDP中、ノードpdxdから接地線VSSへの放電パスは形成されない。このため、この期間にノードpdxdの電圧は、図2に示したパワーオン検出回路PODETのノードpdxの電圧より高くなる。
このため、パワーダウン検出回路PDDETは、パワーオン期間POPに電源電圧VDDが上昇したときに、パワーダウン検出信号lowlevelxをパワーオン検出信号pondetzの活性化タイミングより早く非活性化する。なお、パワーオン期間POPおよびパワーダウン期間PDPでは、分圧回路PDVD1内において、電源線VDDから接地線VSSへの電流パスが遮断されるため、消費電流が削減される。
【0029】
負荷回路PDLD1のトランジスタmp62は、インバータを介してパワーオン検出信号pondetzを受けている。その他の構成は、パワーオン検出回路PODETを同じである。トランジスタmp62は、高レベルのパワーオン検出信号pondetzをゲートで受けたときにオンする。負荷回路PDLD1のトランジスタmp61、mp62は、パワーオン検出信号pondetzが高レベルのときに第2出力ノードpd4dを充電するための抵抗素子として動作する。負荷回路PDLD1は、パワーオン検出信号pondetzが高レベルのとき、または初期化信号nrsetxが低レベルのときにノードpd4dを高レベルに設定する。
【0030】
インバータPDINV1のトランジスタmn52(第2トランジスタ)は、ゲートで受けるノードpdxdに生成される第2分圧電圧がトランジスタmn52の閾値電圧を超えたときに、ノードpd4dを接地線VSSに接続する。
【0031】
バッファ回路PDBUF1は、初期化信号nrsetxの非活性化中に、入力で受けるノードpd4dの電圧波形を成形し、反転してパワーダウン検出信号lowlevelxとして出力する。バッファ回路PDBUF1のトランジスタmp37は、初期化信号nrsetxの活性化中に、パワーダウン検出信号lowlevelxを低レベルに固定するクランプ回路として動作する。
【0032】
図4は、図1に示したスタータ回路STTの詳細を示している。スタータ回路STTは、電源線VDDと接地線VSSとの間に直列に接続されたpMOSトランジスタmp48および容量CC0と、トランジスタmp48のドレインと接地線VSSとの間に接続されたnMOSトランジスタmn116とを有している。トランジスタmp48のゲートは、パワーオン検出回路PODETのノードpdxに接続される。トランジスタmn116のゲートは、パワーダウンリセット信号pdresetzを受けている。スタータ回路STTは、電源電圧VDDの供給の開始とともに初期化信号nrsetxを一時的に低レベルに設定し、その後、パワーダウンリセット信号pdresetzの非活性化中に、電源電圧VDDに追従する電圧を有する初期化信号nrsetxを生成し、パワーダウンリセット信号pdresetzの活性化中に初期化信号nrsetxを低レベルに固定する。
【0033】
図5は、図1に示した電源検出制御回路PWRCNTの詳細を示している。電源検出制御回路PWRCNTは、リセット信号porzを生成するパワーオン制御部POCNTと、パワーダウンリセット信号pdresetzを生成するパワーダウン制御部PDCNTとを有している。
【0034】
パワーオン制御部POCNTは、nMOSトランジスタmn93、mn114、pMOSトランジスタmp86およびインバータ列INVRを有している。トランジスタmn93は、ラッチ信号porlatchxの低レベル中にオンし、パワーダウン検出信号lowlevelxのレベルをノードpo1に伝える。トランジスタmn114は、ラッチ信号porlatchxの高レベル期間にノードpo1を接地線VSSに接続する。インバータ列INVRは、2つのCMOSインバータにより構成され、ノードpo1のレベルを受け、リセット信号porzを出力する。トランジスタmp86は、リセット信号porzを低レベルに設定するために、初期化信号nrsetxの低レベル中にオンする。
【0035】
パワーダウン制御部PDCNTは、nMOSトランジスタmn118、pMOSトランジスタmp119およびバッファとして動作するCMOSインバータINVを有している。トランジスタmn118は、ラッチ信号porlatchxの低レベル中にオンし、パワーダウン検出信号lowlevelxのレベルをノードpd1に伝える。トランジスタmp119は、パワーダウンリセット信号pdresetzを低レベルに設定するために、初期化信号nrsetxの低レベル中にオンする。
【0036】
図6は、図1に示したラッチ回路LATの詳細を示している。ラッチ回路LATは、保持部HLD、アンド回路AND、バッファ回路BUF1および保持部HLDの動作を制御するnMOSトランジスタmn2、mn3、mn88、mn89を有している。保持部HLDは、pMOSトランジスタmp72およびnMOSトランジスタmn90で構成されるCMOSインバータの入力および出力と、pMOSトランジスタmp73およびnMOSトランジスタmn87で構成されるCMOSインバータの出力および入力とを互いに接続して構成される。トランジスタmn2、mn3のゲートに供給されるリセット信号resetzは、パワーダウン検出信号lowlevelxをインバータで反転された信号である。保持部HLDは、パワーオン期間POPおよびパワーダウン期間PDPにノードNDLに低レベルを保持し、パワー保持期間PHPにノードNDLに高レベルを保持する。
【0037】
保持部HLDは、パワーダウン検出信号lowlevelxの低レベル期間に初期化され、ノードNDL、NDHをそれぞれ低レベル、高レベルに設定する。この記憶状態で、ラッチ回路LATは、高レベルのラッチ信号porlatchxを出力する。また、保持部HLDは、パワーダウン検出信号lowlevelxの高レベル期間中に、高レベルのパワーオン検出信号pondetzを受けたときにセットされ、ノードNDL、NDHをそれぞれ高レベル、低レベルに設定する。この記憶状態で、ラッチ回路LATは、低レベルのラッチ信号porlatchxを出力する。ラッチ回路LATのリセット状態(porlatchx信号が高レベル)は、パワーオン期間POPまたはパワーダウン期間PDPを示す。ラッチ回路のセット状態(porlatchx信号が低レベル)は、パワー保持期間PHPを示す。
【0038】
図7は、第1の実施形態のリセット回路RSTの動作を示している。半導体装置への電源電圧VDDの供給が開始された後(パワーオン後)、スタータ回路STTは、トランジスタmp48(抵抗素子)を介してキャパシタCC0の充電が開始されるまで低レベルの初期化信号nrsetxを出力する(図7(a))。換言すれば、初期化信号nrsetxの電圧値は、パワーオン後に、キャパシタCC0の容量値とトランジスタmp48の抵抗値で決まるRC時定数に応じて徐々に上昇する。その後、ノードpdxの低レベルによりトランジスタmp48がオンするため、初期化信号nrsetxの電圧は、電源電圧VDDに追従して上昇する。低レベルの初期化信号nrsetxにより、パワーオン検出回路PODETのトランジスタmp37およびパワーダウン検出回路PDDETのトランジスタmp37がオンし、パワーダウン検出信号lowlevelxおよびパワーオン検出信号pondetzは、低レベルに設定される(図7(b、c))。
【0039】
同様に、低レベルの初期化信号nrsetxにより、電源検出制御回路PWRCNTから出力されるリセット信号porzおよびパワーダウンリセット信号pdresetzは、低レベルに設定される(図7(d、e))。リセット信号porzは、パワーオン時に低レベルに固定される初期化信号nrsetxを用いて低レベルに設定されるため、電圧の浮きが防止される。ラッチ回路LATは、パワーダウン検出信号lowlevelxの低レベル期間(リセット信号resetzの高レベル期間)に初期化され、高レベルのラッチ信号porlatchxを出力する(図7(f))。すなわち、ラッチ回路LATは、パワーオン時に強制的に初期化される。
【0040】
パワーダウン検出信号lowlevelzの高レベル期間中に、パワーオン検出回路PODETのスイッチSW1はオンし、インバータPOINV1を構成するトランジスタmn52のゲートノードpdxは、接地電圧VSSにクランプされる(図7(g))。このため、トランジスタmn52は、パワーオン期間POPに確実にオフする。トランジスタmn52のドレインノードpd4は、負荷回路POLD1からの充電パスにより充電される。放電パス(リークパス)は存在しない。したがって、パワーオン期間POPに、ノードpd4の電圧を電源電圧VDDに追従して確実に上昇できる(図7(h))。
【0041】
なお、パワーダウン検出信号lowlevelzの波形は、リセット信号resetzの波形と同じである。このため、スイッチSW1の動作は、リセット信号resetzを用いて制御されてもよい。あるいは、スイッチSW1の動作は、パワーダウン検出信号lowlevelxを用いて直接制御されてもよい。このとき、スイッチSW1を構成するトランジスタの極性は逆にする必要がある。但し、スイッチSW1の負荷が、リセット信号resetzやパワーダウン検出信号lowlevelxの波形やタイミングに影響を与えるおそれがある場合、専用のバッファ(インバータ)により生成されるパワーダウン検出信号lowlevelzを用いてスイッチSW1を制御するためのことが望ましい。
【0042】
パワーオン検出回路PODETにスイッチSW1を形成しない場合、ノードpdxの電圧は、図中に破線で示すように、パワーオン期間POPに分圧回路POVD1の動作により電源電圧VDDに追従してわずかに上昇する(図7(i))。これにより、トランジスタmn52のゲート、ソース間にリークパスが生じると、図中に破線で示すように、パワーオン時のノードpd4の充電が不十分になり、パワーオン検出信号pondetzが低レベルにリセットされないおそれがある。あるいは、パワーオン検出信号pondetzの立ち上がりエッジのタイミングが早くなり、パワーオン期間POP(強誘電体メモリのパワーオンリセット期間)が短くなるおそれがある。本発明では、スイッチSW1を追加することにより、これ等不具合の発生を防止できる。
【0043】
パワーオン検出信号pondetzが低レベルの間、パワーダウン検出回路PDDETの分圧回路PDVD1は、ノードpdxdを充電する負荷回路として動作する。ノードpdxdの電圧は、パワーオン検出回路PODETのノードpdxの電圧より早く上昇するため、パワーダウン検出回路PDDETのトランジスタmn52は、パワーオン検出回路PODETのトランジスタmn52より早くオンする。このため、パワーダウン検出信号lowlevelxの立ち上がりエッジは、パワーオン検出信号pondetzの立ち上がりエッジより早く現れる(図7(j))。パワーダウン検出信号lowlevelxの高レベルへの変化により、ラッチ回路LATのリセット信号resetzは、低レベルに変化し(図7(k))、ラッチ回路LATのセット可能な状態になる。但し、ラッチ回路LATは、パワーオン検出信号pondetzが活性化されるまでリセット状態(porlatchx信号=高レベル)を保持する。
【0044】
なお、パワーオン検出信号pondetzが低レベルの間、パワーダウン検出回路PDDETは、トランジスタmn32およびmp62をオフし、パワーダウンの検出動作を停止する。このため、パワーオン期間POPに、パワーダウン検出回路PDDETの電源線VDDから接地線VSSにリーク電流が流れることを防止でき、消費電流を削減できる。
【0045】
また、パワーダウン検出信号lowlevelxが高レベルに変化した後、パワーオン検出信号pondetzが低レベルの間、パワーオン検出回路PODETの分圧回路POVD1は、ノードpdxに分圧した電圧を出力する。このため、ノードpdxの電圧は、電源電圧VDDに依存して徐々に上昇する。ノードpdxの電圧がトランジスタmn52の閾値電圧を超えたときに、トランジスタmn52のドレインノードpd4は、低レベルに変化し、パワーオン検出信号pondetzは高レベルに変化する(図7(l))。パワーオン検出信号pondetzおよびパワーダウン検出信号lowlevelxの高レベルにより、ラッチ回路LATがセットされ、ラッチ信号porlatchxが低レベルにセットされる(図7(m))。
【0046】
電源検出制御回路PWRCNTのパワーオン制御部POCNTは、パワーダウン検出信号lowlevelxの高レベル期間に低レベルのラッチ信号porlatchxを受け、リセット信号porzを高レベルに活性化する(図7(n))。これにより、半導体装置の状態は、パワーオン期間POPからパワー保持期間PHPに移行する。すなわち、電源電圧VDDが第1電圧V1を超えたときに、パワーオン検出信号pondetzおよびリセット信号porzが活性化され、パワーオン期間POPが終了する。パワー保持期間PHPは、半導体装置がシステムの制御により動作する期間である。半導体装置が強誘電体メモリの場合、パワー保持期間PHPは、強誘電体メモリが読み出しアクセスまたは書き込みアクセスされる期間である。
【0047】
半導体装置内の初期化が必要な回路は、リセット信号porzの低レベル期間中に初期化される。パワーダウン検出回路PDDETは、高レベルのパワーオン検出信号pondetzを受けて、パワーダウンの検出動作を開始する。具体的には、パワーダウン検出回路PDDETの分圧回路PDVD1は、分圧電圧の生成を開始し、負荷回路PDLD1は、ノードpd4dの充電を開始する。一方、パワーオン検出回路PODETは、パワーオン検出信号pondetzの高レベル期間中、トランジスタmn32およびmp62をオフし、パワーオンの検出動作を停止する。このため、パワーオン期間POPに、パワーオン検出回路PODETの電源線VDDから接地線VSSにリーク電流が流れることを防止でき、消費電流を削減できる。特に、半導体装置の非アクセス状態の電流であるスタンバイ電流を削減できる。
【0048】
次に、半導体装置への電源電圧VDDの供給が停止すると、電源線VDDおよび図示しない電源容量に充電されていた電荷が徐々に抜け、電源電圧VDDは徐々に低下する(図7(o))。電源電圧VDDの低下に伴い、パワーダウン検出回路PDDETのノードpdxdの電圧は徐々に低下し、トランジスタmn52のソース、ドレイン間電流は徐々に少なくなる。そして、トランジスタmn52のドレインノードpd4dの電圧が所定の値より高くなると、パワーダウン検出信号lowlevelxは低レベルに変化する(図7(p))。この変化により、ラッチ回路LATのリセット信号resetzは高レベルに変化する(図7(q))。ラッチ回路LATは、高レベルのリセット信号resetzによりリセットされ、ラッチ信号porlatchxを高レベルに変化する(図7(r))。
【0049】
電源検出制御回路PWRCNTのパワーダウン制御部PDCNTは、ラッチ信号porlatchxの低レベル中に低レベルに変化するパワーダウン検出信号lowlevelxに応答して、リセット信号pdresetzを高レベルに活性化する(図7(s))。高レベルのリセット信号pdresetzにより、スタータ回路STTが初期化され、初期化信号nrsetxは低レベルに変化する(図7(t))。低レベルの初期化信号nrsetxにより、パワーオン検出回路PODETのノードpd4、pd6は高レベルに変化し、パワーオン検出信号pondetzは低レベルに変化する(図7(u))。また、電源検出制御回路PWRCNTは、リセット信号porz、pdresetzを低レベルに変化する(図7(v、w))。リセット信号porzの低レベルへの変化により、半導体装置の状態は、パワー保持期間PHPからパワーダウン期間PDPに移行する。すなわち、電源電圧VDDが第2電圧V2より低くなったときに、パワーオン検出信号pondetzおよびリセット信号porzが非活性化され、パワー保持期間PHPが終了する。このように、本発明では、パワーダウン検出信号lowlevelxの低レベルをトリガとして、リセット回路RST内の各回路ブロックを初期化できる。このため、活線挿抜動作により、電源電圧VDDの供給が停止する場合にも、リセット回路RSTを迅速にパワーダウン状態に設定できる。
【0050】
低レベルのパワーオン検出信号pondetzにより、パワーダウン検出回路PDDETのトランジスタmn32、mp62はオフする。トランジスタmn32のオフにより、分圧回路PDVD1は、負荷回路として動作し、ノードpdxd(図示せず)の充電を開始する。このため、ノードpdxdの電圧は上昇し、トランジスタmn52がオンし、ノードpd4dは低レベルに変化する(図示せず)。ノードpd4dへの充電パスは、負荷回路PDLD1のトランジスタmp62のオフにより存在しないため、ノードpd4dは低レベルに変化しやすい。この変化により、パワーダウン検出信号lowlevelxは、高レベルに変化する(図7(x))。また、パワーダウン検出信号lowlevelzの高レベルへの変化に応答して、パワーオン検出回路PODETのスイッチSW1がオンし、ノードpdxは一時的に低レベルに変化する。この変化により、スタータ回路STTのトランジスタmn48はオンし、初期化信号nrsetxは高レベルに変化する(図7(y))。また、高レベルのパワーダウン検出信号lowlevelxにより、リセット信号resetzは、低レベルに変化する(図7(z))。
【0051】
なお、パワーダウン期間PDPでは、パワーオン検出信号pondetzの低レベルのため、パワーダウン検出回路PDDETは、パワーオン期間POPと同様にパワーダウンの検出動作を停止する。このため、パワーダウン期間PDPに電源電圧VDDが供給されている間に、パワーダウン検出回路PDDETの電源線VDDから接地線VSSにリーク電流が流れることを防止でき、消費電流を削減できる。また、パワーオン検出信号pondetzの低レベル期間中、パワーオン検出回路PODETは、パワーオン期間POPと同様に、パワーオンの検出動作を開始する。ラッチ回路LATは、低レベルのパワーダウン検出信号lowlevelxに同期してリセットされているため、電源電圧VDDの供給の停止が瞬間的で電源電圧VDDが再び上昇したときにも、ラッチ回路LATを正常に動作でき、パワーオンを確実に検出できる。
【0052】
図8は、リセット回路RSTが搭載される半導体装置を含むシステムの例を示している。例えば、システムは、メインシステム装置MSYSとサブシステム装置SSYSにより構成される。サブシステム装置SSYSは、メインシステム装置MSYSに着脱自在に装着される。すなわち、サブシステム装置SSYSは、メインシステム装置MSYSに対して活線挿抜動作が可能である。メインシステム装置MSYSとサブシステム装置SSYSの間には、電源線VDD、接地線VSSおよび信号線SIGが接続される。サブシステム装置SSYSは、例えば、ICカードや携帯端末等である。図中の縦長の小さい四角形は、外部端子を示している。サブシステム装置SSYSは、プリント基板やフレキシブル基板等に搭載されたCPU、強誘電体メモリFMおよびロジックLSI(LOG)を有している。リセット回路RSTは、強誘電体メモリFM内に形成される。リセット信号porzは、強誘電体メモリFM内の内部回路を初期化するために使用される。
【0053】
図9は、リセット回路RSTが搭載される半導体装置を含むシステムの別の例を示している。この例では、サブシステム装置SSYSは、プリント基板やフレキシブル基板等に搭載されたSoC(System on Chip)により構成される。その他の構成は、図8と同じであり、サブシステム装置SSYSは、メインシステム装置MSYSに対して活線挿抜動作が可能である。
【0054】
SoCは、半導体基板上に形成されたCPUコア、強誘電体メモリコアFM、ロジックコアLOGおよびリセット回路RSTを有している。リセット信号porzは、CPUコア、強誘電体メモリコアFMおよびロジックコアLOGに供給され、これ等コアに形成される内部回路を初期化する。なお、リセット回路RSTは、CPUコア、強誘電体メモリコアFMおよびロジックコアLOGのいずれかに形成されてもよい。この場合、リセット信号porzは、リセット回路RSTが形成されるコアおよび外部のコアに供給される。
【0055】
以上、第1の実施形態では、パワーオン検出回路PODETは、ノードpdxを接地線VSSに接続するスイッチSW1を有し、スイッチSW1は、パワーオン期間POPの前半に活性化されるパワーダウン検出信号lowlevelz(lowlevelx)に同期してオンする。これにより、トランジスタmn52をパワーオン期間POPの前半に確実にオフすることができる。パワーオン検出信号pondetzを用いて生成されるリセット信号porzをパワーオン期間PDPの前半に低レベル(リセットレベル)に確実に設定でき、サブシステム装置SSYSの内部回路を確実に初期化できる。
【0056】
スイッチSW1の動作は、パワーオン検出信号pondetzの活性化タイミングより早く非活性されるパワーダウン検出信号lowlevelzを用いて制御される。このため、分圧回路POVD1は、パワーオン期間POPにおけるパワーオン検出信号pondetzの残りの非活性化期間を利用してノードpdxに正常な分圧電圧を生成できる。すなわち、パワーダウン検出回路PDDETは、パワーオン期間POPの前半にパワーオン検出信号pondetzおよびリセット信号porzの浮きを防止し、パワーオン期間POPの後半にパワーオン検出信号pondetzおよびリセット信号porzを確実に活性化できる。さらに、パワーオン期間POPの前半に、スイッチSW1を確実にオフできるため、スイッチSW1を介して流れるリーク電流を削減できる。
【0057】
図10は、第2の実施形態のリセット回路RSTにおけるパワーオン検出回路PODETを示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。パワーオン検出回路PODETを除く回路は、第1の実施形態と同じである。また、リセット回路RSTは、図8または図9に示したサブシステム装置SSYS内に形成される。
【0058】
パワーオン検出回路PODETは、第1の実施形態のパワーオン検出回路PODETにリーク防止スイッチSW2を追加して構成されている。パワーオン検出回路PODETのその他の構成は、第1の実施形態と同じである。リーク防止スイッチSW2は、分圧回路POVD1のトランジスタmn30のソース(第1接続ノードpdx)とインバータPOINV1のトランジスタmn52のゲート(ノードpdx1)との間に配置される。スイッチSW2は、CMOS伝達ゲートで構成されており、パワーダウン検出信号lowlevelz(lowlevelx)の活性化中にオフして、ノードpdx、pdx1の接続を遮断する。スイッチSW2は、パワーダウン検出信号lowlevelzの非活性化中にオンして、ノードpdxをノードpdx1に接続する。換言すれば、スイッチSW2は、パワーオン期間POPにパワーダウン検出信号lowlevelxが低レベルに設定されるときに(パワーオン直後の所定の期間)、分圧回路POVD1とノードpdx1との電流パスを遮断する。
【0059】
図7で説明したように、パワーオン検出回路PODETの分圧回路POVD1は、電源電圧VDDの供給が開始されてからパワーオン検出信号pondetzが活性化されるまでのパワーオン期間POPに、ノードpdxに分圧電圧を生成する。スイッチSW2は、パワーオン期間POPの前半にオンするスイッチSW1を介して、ノードpdxからノードpdx1を介して接地線VSSにリーク電流が流れることを防止する。なお、スイッチSW2は、pMOSトランジスタのみで形成されてもよい。また、ノードpdxの電荷をノードpdx1に確実に伝えられるゲート・ソース間電圧が確保できる場合、スイッチSW2は、nMOSトランジスタのみで形成されてもよい。また、第1の実施形態と同様に、スイッチSW1、SW2の動作は、リセット信号resetzを用いて制御されてもよい。あるいは、スイッチSW1、SW2の動作は、パワーダウン検出信号lowlevelxを用いて直接制御されてもよい。
【0060】
図11は、第2の実施形態のリセット回路RSTの動作を示している。この実施形態では、パワーオン期間POPにパワーオン検出回路PODETの分圧回路POVD1がパワーオンの検出動作を実施し、ノードpdxに分圧電圧を出力する場合にも、ノードpdxとノードpdx1との接続をスイッチSW2により遮断できる。したがって、トランジスタmn52のゲート(ノードpdx1)を確実に接地電圧VSSにクランプでき、ノードpdxから接地線VSSにリーク電流が流れることを防止できる。なお、ノードpdx、pdx1の波形を除く波形は、図7と同じである。
【0061】
以上、第2の実施形態においても、上述した第1の実施形態と同様の効果を得ることができる。さらに、この実施形態では、パワーオン期間POPに、消費電流を削減しながら、リセット信号porzを確実に生成できる。
【0062】
図12は、第3の実施形態のリセット回路RSTにおけるパワーオン検出回路PODETを示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。パワーオン検出回路PODETを除く回路は、第1の実施形態と同じである。また、リセット回路RSTは、図8または図9に示したサブシステム装置SSYS内に形成される。パワーオン検出回路PODETは、第1の実施形態の分圧回路POVD1の代わりに分圧回路POVD2を有している。パワーオン検出回路PODETのその他の構成は、第1の実施形態と同じである。
【0063】
分圧回路POVD2は、トランジスタmp33、mn30の間にリーク防止スイッチSW3を配置して構成される。スイッチSW3は、CMOS伝達ゲートで構成されており、パワーダウン検出信号lowlevelz(lowlevelx)の活性化中にトランジスタmp33のドレインとトランジスタmn30のドレインとの接続を遮断する。スイッチSW3は、パワーダウン検出信号lowlevelzの非活性化中にトランジスタmp33のドレインをトランジスタmn30のドレインに接続する。換言すれば、スイッチSW3は、パワーオン期間POPにパワーダウン検出信号lowlevelxが低レベルに設定されるときに(パワーオン直後の所定の期間)、分圧回路POVD2によるパワーオンの検出動作を一時的に停止する。これにより、パワーダウン検出信号lowlevelzが高レベルの間、分圧回路POVD2からノードpdxへの充電パスは存在しない。したがって、分圧回路POVD2の消費電流を削減でき、かつ、トランジスタmn52のゲート(ノードpdx)を確実に接地電圧VSSにクランプできる。パワーオン検出回路PODETによるパワーオンの検出動作は、パワーダウン検出信号lowlevelxの立ち上がりエッジに同期して開始される。
【0064】
なお、スイッチSW3は、pMOSトランジスタのみで形成されてもよい。また、トランジスタmp33を介して供給される電荷をトランジスタmn30に確実に伝えられるゲート・ソース間電圧が確保できる場合、スイッチSW3は、nMOSトランジスタのみで形成されてもよい。また、第1の実施形態と同様に、スイッチSW1、SW3の動作は、リセット信号resetzを用いて制御されてもよい。あるいは、スイッチSW1、SW3の動作は、パワーダウン検出信号lowlevelxを用いて直接制御されてもよい。以上、第3の実施形態においても、上述した第1および第2の実施形態と同様の効果を得ることができる。
【0065】
図13は、第4の実施形態のリセット回路RSTにおけるパワーオン検出回路PODETを示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。パワーオン検出回路PODETを除く回路は、第1の実施形態と同じである。また、リセット回路RSTは、図8および図9に示したサブシステム装置SSYS内に形成される。パワーオン検出回路PODETは、第1の実施形態の分圧回路POVD1の代わりに分圧回路POVD3を有している。パワーオン検出回路PODETのその他の構成は、第1の実施形態と同じである。
【0066】
分圧回路POVD3は、第1抵抗素子として動作するトランジスタmn30のゲートでパワーダウン検出信号lowlevelzのレベルをインバータで反転した信号を受けている。すなわち、この実施形態では、トランジスタmn30は、第3の実施形態のスイッチSW3を兼ねている。トランジスタmn30は、パワーダウン検出信号lowlevelz(lowlevelx)の活性化中にオフし、トランジスタmp33のドレインとトランジスタmn31のドレインとの接続を遮断する。トランジスタmn30は、パワーダウン検出信号lowlevelzの非活性化中にオンし、トランジスタmp33のドレインをトランジスタmn31のドレインに接続する。分圧回路POVD3によるパワーオンの検出動作は、パワーオン期間POPにパワーダウン検出信号lowlevelxが低レベルに設定されるときに一時的に停止する。パワーオン検出回路PODETの動作は、第3の実施形態と同じである。なお、第1の実施形態と同様に、スイッチSW1およびトランジスタmn30の動作は、リセット信号resetzを用いて制御されてもよく、パワーダウン検出信号lowlevelxを用いて直接制御されてもよい。
【0067】
以上、第4の実施形態においても、上述した第1および第2の実施形態と同様の効果を得ることができる。さらに、トランジスタmn30をスイッチとして動作させることにより、リセット信号porzを確実に生成させる場合に、分圧回路POVD3の回路規模が増加することを防止できる。また、第1の実施形態の分圧回路POVD1が既に設計されている場合に、その回路データおよび回路特性をそのまま利用できる。この結果、設計期間を短縮できる。
【0068】
図14は、第5の実施形態のリセット回路RSTにおけるパワーオン検出回路PODETを示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。パワーオン検出回路PODETを除く回路は、第1の実施形態と同じである。また、リセット回路RSTは、図8または図9に示したサブシステム装置SSYS内に形成される。パワーオン検出回路PODETは、第1の実施形態の分圧回路POVD1の代わりに分圧回路POVD4を有している。パワーオン検出回路PODETのその他の構成は、第1の実施形態と同じである。
【0069】
分圧回路POVD4は、第1の実施形態の分圧回路POVD1に、pMOSトランジスタmpp(電圧制御スイッチ)および接続スイッチSW4を追加して構成されている。pMOSトランジスタmppは、パワーダウン検出信号lowlevelz(lowlevelx)の活性化中にオンし、トランジスタmp33(第3トランジスタ)のゲートを電源線VDDに接続する。すなわち、トランジスタmp33は、パワーオン期間POPにパワーダウン検出信号lowlevelzが高レベルに活性化されるときに(パワーオン直後の所定の期間)、分圧回路POVD4によるパワーオンの検出動作を一時的に停止するためにオフされる。この実施形態では、トランジスタmp33は、第3の実施形態のリーク防止スイッチSW3を兼ねている。これにより、パワーダウン検出信号lowlevelzが高レベルの間(lowlevelxが低レベルの間)、分圧回路POVD4からノードpdxへの充電パスは存在しない。したがって、分圧回路POVD4の消費電流を削減でき、かつ、パワーオン直後の所定の期間(lowlevelxが低レベルの間)にトランジスタmn52のゲート(ノードpdx)を確実に接地電圧VSSにクランプできる。
【0070】
接続スイッチSW4は、パワーダウン検出信号lowlevelzの活性化中にオフし、パワーダウン検出信号lowlevelzの非活性化中にオンする。このため、パワーオン期間POPの後半にパワーダウン検出信号lowlevelzが低レベルに非活性化された後、トランジスタmp33のゲートはドレインに接続され、分圧回路POVD4は、第1の実施形態の分圧回路POVD1と等価になる。換言すれば、分圧回路POVD4によるパワーオンの検出動作は、パワーダウン検出信号lowlevelxの立ち上がりエッジ(非活性化)に同期して開始される。
【0071】
なお、スイッチSW4は、pMOSトランジスタのみ、またはnMOSトランジスタのみで形成されてもよい。また、第1の実施形態と同様に、スイッチSW1、SW4およびトランジスタmpp、mp33の動作は、リセット信号resetzを用いて制御されてもよく、パワーダウン検出信号lowlevelxを用いて直接制御されてもよい。以上、第5の実施形態においても、上述した第1および第2の実施形態と同様の効果を得ることができる。
【0072】
図15は、第6の実施形態のリセット回路RSTにおけるパワーオン検出回路PODETを示している。第1および第3の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。パワーオン検出回路PODETを除く回路は、第1の実施形態と同じである。また、リセット回路RSTは、図8または図9に示したサブシステム装置SSYS内に形成される。パワーオン検出回路PODETでは、分圧回路POVD2のスイッチSW3を制御する論理が、第3の実施形態と相違している。パワーオン検出回路PODETのその他の構成は、第3の実施形態と同じである。
【0073】
この実施形態では、スイッチSW3は、パワーダウン検出信号lowlevelzの活性化中またはテスト信号testzの活性化中にオフし、トランジスタmp33のドレインとトランジスタmn30のドレインとの接続を遮断する。また、スイッチSW3は、パワーダウン検出信号lowlevelzおよびテスト信号testzの非活性化中にオンし、トランジスタmp33のドレインをトランジスタmn30のドレインに接続する。
【0074】
テスト信号testzは、例えば、図16に示す強誘電体メモリFM等の半導体装置のスタンバイ電流を測定するときに高レベルに活性化される。テスト信号testzは、強誘電体メモリFMがテストサブシステム装置SSYSに搭載されている状態で、低レベルに固定される。このため、テスト信号testzは、強誘電体メモリFMをテストするテストモード中のみ活性化される。この実施形態では、テストモード中に、分圧回路POVD2において電源線VDDから接地線VSSへのリークパスを遮断することにより、分圧回路POVD2のリーク電流を含まない強誘電体メモリFMのスタンバイ電流を測定できる。例えば、メモリセルアレイのサブスレッショルド電流等を測定できる。
【0075】
図16は、第6の実施形態のリセット回路RSTが搭載される半導体装置を含むシステムの例を示している。強誘電体メモリFMは、テスト信号testzを受ける外部テスト端子を有する。外部テスト端子は、強誘電体メモリFMのテスト時に、他の信号線SIGや電源線VDD、VSSと同様に、LSIテスタ等のテスト装置に接続される。サブシステム装置SSYSは、テスト信号testzの信号線を接地線VSSに接続する配線パターンを追加して構成される。システムのその他の構成は、上述した図8と同じである。
【0076】
図17は、第6の実施形態のリセット回路RSTが搭載される半導体装置を含むシステムの別の例を示している。サブシステム装置SSYSは、SOCのリセット回路RSTに供給されるテスト信号testzの信号線を接地線に接続する配線パターンを追加して構成される。システムのその他の構成は、上述した図9と同じである。SOCにおいてテスト信号testzを受ける外部テスト端子は、SOCのテスト時に、他の信号線SIGや電源線VDD、VSSと同様に、LSIテスタ等のテスト装置に接続される。
【0077】
以上、第6の実施形態においても、上述した第1および第3の実施形態と同様の効果を得ることができる。さらに、この実施形態では、強誘電体メモリFM等の半導体装置のテスト時に、スタンバイ電流を正確に測定できる。特に、メモリセルアレイやアナログ的に動作する回路に流れるサブスレッショルド電流等を測定できる。
【0078】
図18は、第7の実施形態のリセット回路RSTにおけるパワーオン検出回路PODETを示している。第1および第4の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。パワーオン検出回路PODETを除く回路は、第1の実施形態と同じである。また、リセット回路RSTは、図16または図17に示したサブシステム装置SSYS内に形成される。パワーオン検出回路PODETでは、分圧回路POVD3のトランジスタmn30を制御する論理が、第4の実施形態と相違している。パワーオン検出回路PODETのその他の構成は、第4の実施形態と同じである。
【0079】
この実施形態では、トランジスタmn30は、パワーダウン検出信号lowlevelzの活性化中またはテスト信号testzの活性化中にオフし、電源線VDDとノードpdxとの接続を遮断する。また、トランジスタmn30は、パワーダウン検出信号lowlevelzおよびテスト信号testzの非活性化中にオンし、電源線VDDをトランジスタmp33を介してノードpdxに接続する。
【0080】
第6の実施形態と同様に、テスト信号testzは、例えば、強誘電体メモリFM等の半導体装置のスタンバイ電流を測定するときに高レベルに活性化される。テスト信号testzは、強誘電体メモリFMがテストサブシステム装置SSYSに搭載されている状態で、低レベルに固定される。このため、テスト信号testzは、強誘電体メモリFMをテストするテストモード中のみ活性化される。以上、第7の実施形態においても、上述した第1、第3および第6の実施形態と同様の効果を得ることができる。
【0081】
図19は、第8の実施形態のリセット回路RSTにおけるパワーダウン検出回路PDDETを示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。パワーダウン検出回路PDDETを除く回路は、第1の実施形態と同じである。また、リセット回路RSTは、図16または図17に示したサブシステム装置SSYS内に形成される。パワーダウン検出回路PDDETでは、分圧回路PDVD1のトランジスタmn32を制御する論理と、負荷回路PDLD1のトランジスタmp62を制御する論理が、第1の実施形態と相違している。パワーオン検出回路PDDETのその他の構成は、第1の実施形態と同じである。
【0082】
この実施形態では、分圧回路PDVD1のトランジスタmn32は、パワーオン検出信号pondetzの非活性化中またはテスト信号testzの活性化中にオフする。また、トランジスタmn32は、テスト信号testzの非活性化中にパワーオン検出信号pondetzが活性化したときにオンする。分圧回路PDVD1の消費電流は、トランジスタmn32のオフ中に削減される。分圧回路PDVD1は、トランジスタmn32のオン中にノードpdxdに分圧電圧を生成する。
【0083】
第6の実施形態と同様に、テスト信号testzは、例えば、強誘電体メモリFM等の半導体装置のスタンバイ電流を測定するときに高レベルに活性化される。テスト信号testzは、強誘電体メモリFMがテストサブシステム装置SSYSに搭載されている状態で、低レベルに固定される。このため、テスト信号testzは、強誘電体メモリFMをテストするテストモード中のみ活性化される。以上、第8の実施形態においても、上述した第1、第3および第6の実施形態と同様の効果を得ることができる。
【0084】
図20および図21は、第9の実施形態のリセット回路RSTにおけるパワーオン検出回路PODETおよびパワーダウン検出回路PDDETを示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。パワーオン検出回路PODETおよびパワーダウン検出回路PDDETを除く回路は、第1の実施形態と同じである。また、リセット回路RSTは、図16または図17に示したサブシステム装置SSYS内に形成される。
【0085】
図20に示したパワーオン検出回路PODETでは、分圧回路POVD1のトランジスタmn32のゲートは、電源線VDDに接続され、トランジスタmn32は常に抵抗素子として動作する。負荷回路POLD1のトランジスタmp62のゲートは、接地線VSSに接続され、トランジスタmp62は常に抵抗素子として動作する。パワーオン検出回路PODETのその他の構成は、第1の実施形態と同じである。図21に示したパワーダウン検出回路PDDETでは、負荷回路PDLD1のトランジスタmp62のゲートは、接地線VSSに接続され、トランジスタmp62は常に抵抗素子として動作する。パワーダウン検出回路PDDETのその他の構成は、第1の実施形態と同じである。
【0086】
この実施形態では、パワーオン検出回路PODETの分圧回路POVD1および負荷回路POLD1と、パワーダウン検出回路PDDETの負荷回路PDLD1は、パワーオン検出信号pondetzに関わりなく常に動作する。この場合、スタンバイ電流は、第1の実施形態に比べて増加する。しかし、第1の実施形態と同様に、パワーオン検出回路PODETのノードpdxは、スイッチSW1によりパワーオン期間POPの最初に接地電圧VSSにクランプされる。このため、トランジスタmn52をパワーオン期間POPに確実にオフすることができ、パワーオン検出信号pondetzを確実に生成できる。以上、第9の実施形態においても、上述した第1の実施形態と同様の効果を得ることができる。
【0087】
図22は、第10の実施形態のリセット回路RSTを示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態は、パワーオン検出回路PODETおよびスタータ回路STTが、第1の実施形態と相違している。その他の構成は、第1の実施形態と同じである。
【0088】
パワーオン検出回路PODET、パワーダウン検出回路PDDET、ラッチ回路LATおよび電源検出制御回路PWRCNTは、電源電圧VDDが第1電圧V1を超えたときにパワーオン状態を示すパワーオン信号pondetz、porzを活性化するとともに、初期化信号nrsetxの活性化中に初期化される電源検出回路として動作する。以降の実施形態でも同様である。
【0089】
図23は、図22に示したパワーオン検出回路PODETの詳細を示している。パワーオン検出回路PODETは、図2のパワーオン検出回路PODETからノードpdxを接地線VSSにクランプするクランプスイッチSW1を削除して構成されている。
【0090】
図24は、図22に示したスタータ回路STTの詳細を示している。スタータ回路STTは、図4に示したスタータ回路STTに遮断スイッチSW5およびクランプスイッチSW6を追加して構成されている。すなわち、スタータ回路STTは、電源電圧線VDDと接地線VSSの間に直列に配置されたpMOSトランジスタmp48、遮断スイッチSW5およびキャパシタCC0を有している。pMOSトランジスタmp48は、電源電圧VDDと接地電圧VSSの中間電圧である電圧pdxをゲートで受けて抵抗素子として動作する。キャパシタCC0は、例えば、PZT(チタン酸ジルコン酸鉛)を主な組成とする強誘電体材料を用いて形成された強誘電体キャパシタである。強誘電体キャパシタは、酸化膜で形成されるキャパシタに比べて比誘電率が高いため、素子サイズを小さくできる。
【0091】
遮断スイッチSW5は、例えば、CMOS伝達ゲートにより構成され、電源検出制御回路PWRCNTからのリセット信号porzが低論理レベルに非活性化されているときにオンし、リセット信号porzが高論理レベルに活性化されているときにオフする。スイッチSW5がオフしているとき、キャパシタCC0の電源VDD側のノードferroは、電源線VDDと電気的に遮断され、キャパシタCC0の充電は停止する。
【0092】
クランプスイッチSW6は、トランジスタmn117で構成され、パワーダウンリセット信号pdresetzの活性化(高論理レベル)に応答してオンし、初期化信号nrsetxの出力ノード(第1接続ノード)を接地電圧VSSに設定する。nMOSトランジスタmn116は、パワーダウンリセット信号pdresetzの活性化に応答してオンし、遮断スイッチSW5とキャパシタCC0を接続するノードferro(第2接続ノード)を接地線VSSに接続するクランプスイッチとして動作する。パワーダウンリセット信号pdresetzは、図5で説明したように、パワーダウン時にパワーダウン検出信号lowlevelxの活性化に同期して活性化される。すなわち、トランジスタmn116、mn117は、パワーダウン検出信号lowlevelxの活性化中にオンする。
【0093】
図25は、第10の実施形態のリセット回路RSTの動作を示している。ノードpdx、pd4、ferroの波形を除く波形は、図7と同じである。この実施形態では、パワーオン検出回路PODETに図2に示したクランプスイッチSW1が形成されない。このため、パワーオン期間POPの最初に、ノードpdx、pd4の電圧は、図7に比べて浮いている(図25(a、b)。パワー保持期間PHPでは、リセット信号porzは高レベルに変化し、図24に示した遮断スイッチSW5はオフするため、電荷がトランジスタmp48を介してノードferroに供給されることが禁止される。このため、ノードferroの電圧は、リセット信号porzの立ち上がりエッジに対応する値に維持される(図25(c))。これにより、パワー保持期間PHPにキャパシタCC0に印加される電圧は、電源電圧VDDに追従して上昇する初期化信号nrsetxの電圧に比べて小さくできる。
【0094】
パワーダウン時に、パワーダウンリセット信号pdresetzが活性化されたときに(図25(d))、初期化信号nrsetxの出力ノードは、クランプスイッチSW6により接地電圧VSSにリセットされる(図25(e))。これにより、遮断スイッチSW5を形成する場合にも、初期化信号nrsetxをパワーダウン時に確実にリセットできる。
【0095】
一般に、強誘電体膜や酸化膜等で構成される用いるキャパシタは、TDDBの劣化により信頼度不良を起こす場合がある。特に、PZTを用いた強誘電体キャパシタは、SBT(タンタル酸ビスマス・ストロンチウム)等を用いた強誘電体キャパシタに比べて抗電圧Vc(coercive voltage)が高いため、電源電圧VDDは相対的に高くする必要がある。これにより、飽和電圧V90(saturation voltage)は大きくなり、TDDBによる劣化は起こりやすくなる。
【0096】
さらに、近時、トランジスタ構造の微細化に伴い電源電圧が低くなる傾向にある。これに伴い、キャパシタの性能(容量値)を維持するためには、膜厚を薄くする必要がある。キャパシタの膜厚が薄くなると上述のTDDBの劣化が起こりやすくなる傾向にある。特に抗電圧Vcや飽和電圧V90が大きいPZTを用いた強誘電体キャパシタでは、TDDBによる故障モードが支配的になり、製品寿命を縮める要因となるおそれがある。
【0097】
本実施形態では、パワー保持期間PHPにキャパシタCC0に印加される電圧を電源電圧VDDに比べて低くできる。パワー保持期間PHPは、パワーオン期間POPおよびパワーダウン期間PDPを除く期間であり、半導体装置やシステム装置の動作中の支配的な期間である。したがって、本実施形態により、TDDBによるキャパシタCC0の劣化を防止でき、リセット回路RSTの誤動作を防止できる。この結果、リセット回路RSTを搭載する半導体装置およびシステム装置の誤動作を防止できる。
【0098】
さらに、パワー保持期間PHPにキャパシタCC0に印加される電圧を低くすることにより、パワーダウンの検出時に(pdresetz信号の高レベル時)、キャパシタCC0に蓄積されている電荷を短い時間で放電できる。これにより、パワーダウンが瞬間的であり、電源電圧VDDが再び上昇したときにも、リセット回路RSTは安定して動作し、パワーオンを確実に検出できる。
【0099】
なお、本実施形態のリセット回路RSTは、図8または図9に示したサブシステム装置SSYS内に形成される。サブシステム装置SSYS内の強誘電体メモリFM(半導体メモリ)は、例えば、PZTを用いた強誘電体キャパシタで構成される強誘電体メモリセルを有する。半導体チップ内に強誘電体メモリFMが搭載される場合、キャパシタCC0等の半導体チップ内のキャパシタは、製造プロセスが複雑になることを防止するために強誘電体キャパシタで構成される場合が多い。上述したように、PZTを用いた強誘電体キャパシタは、抗電圧が高いため、サブシステム装置SSYSで使用する電源電圧VDDは、高く設定される。本実施形態では、電源電圧VDDが高い場合にも、キャパシタCC0に印加される電圧を抑えることができる。
【0100】
以上、第10の実施形態では、スタータ回路STTを構成するキャパシタCC0の一端を、パワー保持期間PHPに電源線VDDから遮断することにより、キャパシタCC0のTDDBの劣化を防止できる。この結果、リセット回路RSTを含む半導体装置およびシステム装置を長期間動作させる場合にも、リセット回路RSTを誤動作することなく動作させることができ、リセット信号porzを正常に出力できる。すなわち、半導体装置およびシステム装置の信頼性を向上できる。
【0101】
パワーダウン検出信号lowlevelxの活性化中にオンし、出力ノードnrsetxを接地線VSSに接続するスイッチSW6をスタータ回路STTに形成することで、キャパシタCC0と出力ノードnrsetxを遮断するスイッチSW5が形成される場合にも、パワーダウン時に初期化信号nrsetxを確実に低レベルに活性化できる。すなわち、キャパシタCC0のTDDBの劣化を防止する場合に、リセット回路RSTの誤動作を防止できる。
【0102】
キャパシタCC0がPZTを用いた強誘電体キャパシタで構成され、電源電圧VDDが高い場合にも、TDDBの劣化を確実に防止できる。特に、システム装置内に強誘電体メモリが搭載される場合、キャパシタCC0を、強誘電体メモリ内のメモリセルを構成する強誘電体キャパシタと同じ素子で構成することで、製造プロセスを複雑にすることなく、TDDBの劣化を確実に防止できる。
【0103】
図26は、第11の実施形態のリセット回路RSTを示している。第1および第10の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態は、スタータ回路STTに供給される信号が第10の実施形態のリセット信号porzからパワーオン検出信号pondetzに変更されている。その他の構成は、第10の実施形態と同じである。リセット回路RSTは、図8または図9に示したサブシステム装置SSYS内に形成される。強誘電体メモリFMは、PZTを用いた強誘電体キャパシタで構成される強誘電体メモリセルを有する。
【0104】
図27は、図26に示したスタータ回路STTの詳細を示している。この実施形態では、遮断スイッチSW5の動作を制御する信号が、リセット信号porzからパワーオン検出信号pondetzに変更されている。その他の構成は、第10の実施形態(図24)と同じである。パワーオン検出信号pondetzは、リセット信号porzを生成するための元の信号であり、図25に示したように、リセット信号porzとほぼ同じ波形を有する。このため、本実施形態のリセット回路RSTの動作は、図25と同じである。以上、第11の実施形態においても、上述した第10の実施形態と同様の効果を得ることができる。
【0105】
図28は、第12の実施形態のリセット回路RSTにおけるスタータ回路STTを示している。第10の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。スタータ回路STTを除く回路は、第10の実施形態と同じである。リセット回路RSTは、図8または図9に示したサブシステム装置SSYS内に形成される。強誘電体メモリFMは、PZTを用いた強誘電体キャパシタで構成される強誘電体メモリセルを有する。
【0106】
この実施形態では、スタータ回路STTのトランジスタmn116(クランプスイッチ)は、パワーダウンリセット信号pdresetzとリセット信号porzのOR論理の信号を受けて動作する。すなわち、トランジスタmn116は、パワーダウンリセット信号pdresetzまたはリセット信号porzが高論理レベルのときにオンして、ノードferroを接地線VSSに接続する。
【0107】
図29は、第12の実施形態のリセット回路RSTの動作を示している。ノードferroの波形を除く波形は、図25と同じである。この実施形態では、パワー保持期間PHPに、キャパシタCC0の電荷は放電され、ノードferroの電圧は接地電圧VSSにクランプされる(図29(a))。これにより、パワー保持期間PHPにキャパシタCC0に印加される電圧は0Vになり、キャパシタCC0に印加される電圧を0Vにできる。したがって、キャパシタCC0のTDDBによる劣化を確実に防止できる。
【0108】
また、パワー保持期間PHPにキャパシタCC0に印加される電圧が0Vであるため、パワーダウンが瞬間的であり、電源電圧VDDが再び上昇したときにも、キャパシタCC0の放電動作を短い期間に実施する必要はない。これにより、瞬間的なパワーダウンに対するリセット回路RSTの動作マージンを向上できる。
【0109】
以上、第12の実施形態においても、上述した第10の実施形態と同様の効果を得ることができる。さらに、この実施形態では、クランプスイッチmn116を、パワーダウンリセット信号pdresetzの活性化中だけでなく、リセット信号porzの活性化中にもオンさせた。リセット信号porzの活性化期間は、半導体装置やシステム装置の動作中の支配的な期間であるパワー保持期間PHPに対応する期間である。この結果、キャパシタCC0のTDDBの劣化を確実に防止でき、リセット回路RSTを搭載する半導体装置およびシステムの誤動作を防止できる。
【0110】
図30は、第13の実施形態のリセット回路RSTにおけるスタータ回路STTを示している。第10、第11および第12の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。スタータ回路STTを除く回路は、第11の実施形態と同じである。リセット回路RSTは、図8または図9に示したサブシステム装置SSYS内に形成される。強誘電体メモリFMは、PZTを用いた強誘電体キャパシタで構成される強誘電体メモリセルを有する。
【0111】
この実施形態では、遮断スイッチSW5およびトランジスタmn16の動作を制御する信号が、リセット信号porzからパワーオン検出信号pondetzに変更されている。その他の構成は、第12の実施形態(図28)と同じである。パワーオン検出信号pondetzは、リセット信号porzを生成するための元の信号であり、図29に示したように、リセット信号porzとほぼ同じ波形を有する。このため、本実施形態のリセット回路RSTの動作は、図29と同じである。以上、第13の実施形態においても、上述した第12の実施形態と同様の効果を得ることができる。
【0112】
図31は、第14の実施形態のリセット回路RSTを示している。第1および第10の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態は、第1の実施形態のリセット回路RSTに、第10の実施形態のスタータ回路STTを適用している。その他の構成は、第1の実施形態と同じである。リセット回路RSTは、図8または図9に示したサブシステム装置SSYS内に形成される。強誘電体メモリFMは、PZTを用いた強誘電体キャパシタで構成される強誘電体メモリセルを有する。
【0113】
図32は、第14の実施形態のリセット回路RSTの動作を示している。ノードferroの波形を除く波形は、図7と同じである。ノードferroの波形は、図25と同じである。なお、第1の実施形態のリセット回路RSTに、第11、第12および第13の実施形態のスタータ回路STTを適用してもよい。以上、第14の実施形態においても、上述した第1および第10の実施形態と同様の効果を得ることができる。
【0114】
なお、上述した実施形態では、メインシステム装置MSYSとサブシステム装置SSYSとを外部端子を介して直接接続する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、メインシステム装置MSYSがリーダ/ライタで、サブシステム装置SSYSがリーダ/ライタによりアクセスされる無線タグ(RFID(Radio Frequency IDentification)応答器)の場合、サブシステム装置SSYSは、非接触インタフェースによりメインシステム装置MSYSに接続される。この場合、サブシステム装置SSYSは、リーダ/ライタから放出される磁界エネルギーを電気エネルギーに変換することにより電源電圧VDDを得る。
【0115】
上述した第6および第8の実施形態を組み合わせることにより、半導体装置に形成されるメモリセルアレイやアナログ的に動作する回路に流れるサブスレッショルド電流等を、テストモード中に正確に測定できる。あるいは、第7および第8の実施形態を組み合わせることにより、サブスレッショルド電流等をテストモード中に正確に測定できる。
【0116】
また、上述した第9の実施形態の特徴を、第2−第8の実施形態に適用してもよい。スタータ回路STTのトランジスタmn116、mn117は、CMOS伝達ゲートでもよい。この場合、CMOS伝達ゲートのpMOSトランジスタのゲートは、CMOS伝達ゲートのnMOSトランジスタのゲートに供給される信号の反転信号を受ける。
【0117】
上述した第10−14の実施形態では、スタータ回路STTのキャパシタCC0をPZTを用いた強誘電体キャパシタで構成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、キャパシタCC0は、SBTを用いた強誘電体キャパシタや、他の誘電体材料あるいは二酸化シリコンを用いて構成してもよい。
【0118】
上述した第10−14の実施形態では、本発明を、パワーオン検出回路PODETおよびパワーダウン検出回路PDDETを有するリセット回路RSTのスタータ回路STTに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、パワーオンを検出するパワーオン検出回路のみを有するリセット回路のスタータ回路に適用してもよい。
【符号の説明】
【0119】
LAT‥ラッチ回路;lowlevelx、lowlevelz‥パワーダウン検出信号;nrsetx‥初期化信号;PDBUF1‥第2バッファ回路;PDDET‥パワーダウン検出回路;PDINV1‥インバータ;PDLD1‥第2負荷回路;pdresetz‥パワーダウンリセット信号;PDVD1‥第2分圧回路;POBUF1‥第1バッファ回路;PODET‥パワーオン検出回路;POINV1‥インバータ;POLD1‥第1負荷回路;pondetz‥パワーオン検出信号;porlatchx‥ラッチ信号;porz‥リセット信号;POVD1、POVD2、POVD3、POVD4‥第1分圧回路;PWRCNT‥電源検出制御回路;RST‥リセット回路;STT‥スタータ回路;SW1‥クランプスイッチ;SW2、SW3‥リーク防止スイッチ;SW4‥接続スイッチ;testz‥テスト信号
【特許請求の範囲】
【請求項1】
電源電圧が第1電圧を超えたときにパワーオン状態を示すパワーオン信号を活性化するとともに、初期化信号の活性化中に初期化される電源検出回路と、
電源電圧線と接地線の間に直列に配置された抵抗素子、遮断スイッチおよびキャパシタを有し、前記抵抗素子と前記遮断スイッチとを接続する第1接続ノードから前記初期化信号を出力するスタータ回路とを備え、
前記遮断スイッチは、前記パワーオン信号の活性化中にオフすることを特徴とするリセット回路。
【請求項2】
請求項1記載のリセット回路において、
前記電源検出回路は、
電源電圧が前記第1電圧を超えたときにパワーオン検出信号を活性化するパワーオン検出回路と、
電源電圧が前記第1電圧に比べて低い第2電圧より下がったときにパワーダウン検出信号を活性化するパワーダウン検出回路と、
パワーオン検出信号の活性化に応答してリセット信号を活性化し、パワーダウン検出信号の活性化に応答して前記リセット信号を非活性化する電源検出制御回路とを備え、
前記パワーオン信号は、前記パワーオン検出信号および前記リセット信号のいずれかであることを特徴とするリセット回路。
【請求項3】
請求項2記載のリセット回路において、
前記スタータ回路は、前記第1接続ノードと前記接地線との間に配置され、パワーダウンリセット信号の活性化中にオンする第2クランプスイッチを備えていることを特徴とするリセット回路。
【請求項4】
請求項1記載のリセット回路において、
前記スタータ回路は、前記遮断スイッチと前記キャパシタとを接続する第2接続ノードと、前記接地線との間に配置され、前記パワーオン信号の活性化中にオンする第1クランプスイッチを備えていることを特徴とするリセット回路。
【請求項5】
請求項4記載のリセット回路において、
前記電源検出回路は、
電源電圧が前記第1電圧を超えたときにパワーオン検出信号を活性化するパワーオン検出回路と、
電源電圧が前記第1電圧に比べて低い第2電圧より下がったときにパワーダウン検出信号を活性化するパワーダウン検出回路と、
パワーオン検出信号の活性化に応答してリセット信号を活性化し、パワーダウン検出信号の活性化に応答して前記リセット信号を非活性化する電源検出制御回路とを備え、
前記パワーオン信号は、前記パワーオン検出信号および前記リセット信号のいずれかであり、
前記第1クランプスイッチは、さらに、前記パワーダウンリセット信号の活性化中にオンすることを特徴とするリセット回路。
【請求項6】
請求項1記載のリセット回路において、
前記キャパシタは、強誘電体キャパシタであることを特徴とするリセット回路。
【請求項7】
強誘電体キャパシタで構成される強誘電体メモリセルを有する半導体メモリと、
前記半導体メモリの内部回路をパワーオン時に初期化するためのパワーオン信号を出力するリセット回路とを備え、
前記リセット回路は、
電源電圧が第1電圧を超えたときにパワーオン状態を示すパワーオン信号を活性化するとともに、初期化信号の活性化中に初期化される電源検出回路と、
電源電圧線と接地線の間に直列に配置された抵抗素子、遮断スイッチおよび強誘電体キャパシタを有し、前記抵抗素子と前記遮断スイッチとを接続する第1接続ノードから前記初期化信号を出力するスタータ回路を備え、
前記遮断スイッチは、前記パワーオン信号の活性化中にオフすることを特徴とするシステム。
【請求項1】
電源電圧が第1電圧を超えたときにパワーオン状態を示すパワーオン信号を活性化するとともに、初期化信号の活性化中に初期化される電源検出回路と、
電源電圧線と接地線の間に直列に配置された抵抗素子、遮断スイッチおよびキャパシタを有し、前記抵抗素子と前記遮断スイッチとを接続する第1接続ノードから前記初期化信号を出力するスタータ回路とを備え、
前記遮断スイッチは、前記パワーオン信号の活性化中にオフすることを特徴とするリセット回路。
【請求項2】
請求項1記載のリセット回路において、
前記電源検出回路は、
電源電圧が前記第1電圧を超えたときにパワーオン検出信号を活性化するパワーオン検出回路と、
電源電圧が前記第1電圧に比べて低い第2電圧より下がったときにパワーダウン検出信号を活性化するパワーダウン検出回路と、
パワーオン検出信号の活性化に応答してリセット信号を活性化し、パワーダウン検出信号の活性化に応答して前記リセット信号を非活性化する電源検出制御回路とを備え、
前記パワーオン信号は、前記パワーオン検出信号および前記リセット信号のいずれかであることを特徴とするリセット回路。
【請求項3】
請求項2記載のリセット回路において、
前記スタータ回路は、前記第1接続ノードと前記接地線との間に配置され、パワーダウンリセット信号の活性化中にオンする第2クランプスイッチを備えていることを特徴とするリセット回路。
【請求項4】
請求項1記載のリセット回路において、
前記スタータ回路は、前記遮断スイッチと前記キャパシタとを接続する第2接続ノードと、前記接地線との間に配置され、前記パワーオン信号の活性化中にオンする第1クランプスイッチを備えていることを特徴とするリセット回路。
【請求項5】
請求項4記載のリセット回路において、
前記電源検出回路は、
電源電圧が前記第1電圧を超えたときにパワーオン検出信号を活性化するパワーオン検出回路と、
電源電圧が前記第1電圧に比べて低い第2電圧より下がったときにパワーダウン検出信号を活性化するパワーダウン検出回路と、
パワーオン検出信号の活性化に応答してリセット信号を活性化し、パワーダウン検出信号の活性化に応答して前記リセット信号を非活性化する電源検出制御回路とを備え、
前記パワーオン信号は、前記パワーオン検出信号および前記リセット信号のいずれかであり、
前記第1クランプスイッチは、さらに、前記パワーダウンリセット信号の活性化中にオンすることを特徴とするリセット回路。
【請求項6】
請求項1記載のリセット回路において、
前記キャパシタは、強誘電体キャパシタであることを特徴とするリセット回路。
【請求項7】
強誘電体キャパシタで構成される強誘電体メモリセルを有する半導体メモリと、
前記半導体メモリの内部回路をパワーオン時に初期化するためのパワーオン信号を出力するリセット回路とを備え、
前記リセット回路は、
電源電圧が第1電圧を超えたときにパワーオン状態を示すパワーオン信号を活性化するとともに、初期化信号の活性化中に初期化される電源検出回路と、
電源電圧線と接地線の間に直列に配置された抵抗素子、遮断スイッチおよび強誘電体キャパシタを有し、前記抵抗素子と前記遮断スイッチとを接続する第1接続ノードから前記初期化信号を出力するスタータ回路を備え、
前記遮断スイッチは、前記パワーオン信号の活性化中にオフすることを特徴とするシステム。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【公開番号】特開2012−120214(P2012−120214A)
【公開日】平成24年6月21日(2012.6.21)
【国際特許分類】
【出願番号】特願2012−7098(P2012−7098)
【出願日】平成24年1月17日(2012.1.17)
【分割の表示】特願2007−57225(P2007−57225)の分割
【原出願日】平成19年3月7日(2007.3.7)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
【公開日】平成24年6月21日(2012.6.21)
【国際特許分類】
【出願日】平成24年1月17日(2012.1.17)
【分割の表示】特願2007−57225(P2007−57225)の分割
【原出願日】平成19年3月7日(2007.3.7)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
[ Back to top ]