【課題】ＲＡＭへのアクセス競合が発生した場合であっても、両アクセスを有効なものとして応答可能なＲＡＭ記憶装置を提供する。
【解決手段】
制御信号に応じてクロック信号による１のサイクル内において２つのインターフェースのうちの一方に到来したアクセスをＲＡＭに供給する選択部と、当該制御信号に応じて当該インターフェースのうちの他方に到来したアクセスを少なくとも当該１のサイクルに続く次のサイクルまで記憶する記憶部と、を含み、当該選択部は、当該次のサイクル以降において当該記憶部に記憶されているアクセスを当該ＲＡＭに供給する。 （もっと読む）

【課題】スレーブチップに動作命令を印加するマスタチップがスレーブチップの動作速度と関連した情報を取得するようにし、最適のレイテンシ設定が可能なようにする集積回路チップを提供すること。
【解決手段】第１のチップと第２のチップとを備え、前記第１のチップが前記第２のチップにトレーニング命令を印加すれば、前記第２のチップは、前記トレーニング命令に対応する動作の動作所要時間を前記第１のチップに報知することを特徴とする。 （もっと読む）

【課題】フラッシュメモリからのそれぞれのアクセスに要求される時間を最小化する。
【解決手段】フラッシュメモリ列の異なる部分を用いて使用するためのフラッシュバス待機状態のための待機状態メモリレジスタ１３８を持つ。待機状態は、フラッシュメモリアクセスユニットが読出し動作によるデータの検索まで待機しなければならないような、フラッシュメモリバスの周期の数を指定する。異なる待機状態値は、フラッシュメモリ列の異なる品質低下の度合いを適応させるためにフラッシュメモリ列の異なる部分に設けられる。 （もっと読む）

【課題】ＲＯＭ等の不揮発性メモリからＲＡＭ等の高速メモリにデータを展開する際の起動時間を短縮するとともに、ダウンサイジング及びコストダウンを図る。
【解決手段】メモリ制御回路は、不揮発性メモリに記憶されたデータを、高速メモリに展開して、展開されたデータに応じて動作する機器に用いられ、不揮発性メモリから前記高速メモリへの前記データの展開を制御する。メモリ制御回路は不揮発性メモリをアクセスする際のデータウエイト値が設定されるデータウエイト設定部３０４１と、不揮発性メモリをアクセスする際のアドレスウエイト値が設定されるアドレスウエイト設定部３０４２と、不揮発性メモリをアクセスする際バウンダリーを調整するバウンダリーウエイト値が設定されるバウンダリーウエイト設定部３０４３と、データウエイト値、アドレスウエイト値、及びバウンダリーウエイト値に応じて不揮発性メモリのアクセス時間を調整するアクセス制御部３０１とを有している。 （もっと読む）

【課題】記憶媒体にアクセスすることにより自装置に生じる熱や、自装置の消費電力を考慮した上で、適切な速度で記憶媒体にアクセスする電子機器を提供する。
【解決手段】外部装置からデータの転送要求を受け付ける受付手段と、受付手段が転送要求を受け付けるのに応じて、記憶媒体に記憶されているデータを外部装置に転送する転送手段と、を備え、転送手段は、受付手段が転送要求を受け付けた後に、一定期間の休止期間が経過した後に、データの転送を開始し得る。 （もっと読む）

【課題】フライトタイムの調整に対応する回路規模を小さくする遅延調整回路を提供する。
【解決手段】メモリへ接続し、リードコマンドに応じて、メモリから出力されるデータ信号及びデータストローブ信号を用いてデータを取り込むタイミングを調整する遅延調整回路１であって、データ信号と、データストローブ信号とを入力し、データストローブ信号に応じてデータ信号のデータ値を出力するデータ取得部１０と、メモリへリードコマンドを発行し、リードコマンドに応じてデータストローブ信号の値を取り込むことによって、フライトタイムを算出し、フライトタイムに基づいてデータストローブ信号を有効にする期間を制御する制御部２０と、を備える。 （もっと読む）

【課題】クロックに同期してデータを読み書きするＲＡＭを備えるメモリを備え、このメモリとの相性を客観的に判断することが可能な電子機器、及び印刷装置を提供する。
【解決手段】クロックに同期して出力される信号により所定のデータを読み書きするＲＡＭと、信号の出力タイミングを変更させつつ出力して、ＲＡＭに対するアクセスを制御するメモリ制御部と、信号の出力タイミングを所定周期で変化させることで、出力タイミングの変化毎に前記信号が前記ＲＡＭに対して正常に機能するか否かを判断する判断部と、判断結果を用いて、ＲＡＭとの相性を視覚可能に出力する出力部とを有する。 （もっと読む）

【課題】 さまざまな位置に配置されたメモリ・コンポーネントの間でメモリ動作を調整する方法および装置を提供すること。
【解決手段】 本発明の実施形態によれば、複数のメモリ・コンポーネントに結合されたアドレス・バスについて、ウェーブパイプライン化が実施される。複数のメモリ・コンポーネントが、アドレス・バス伝搬遅延およびデータ・バス伝搬遅延に関係する調整に従って構成される。アドレス信号および／または制御信号に関連する、これらの信号の伝搬遅延を複製するタイミング信号が、メモリ動作の調整に使用される。 （もっと読む）

【課題】データ転送効率の低下を防止することが可能なメモリコントローラデバイス、メモリコントローラデバイスの制御方法およびデータ受信デバイスを提供すること。
【解決手段】メモリコントローラデバイス２には、メモリデバイス３が接続される。メモリデバイス３には、ＳＤＲＡＭ６ａないし６ｈが搭載される。またメモリコントローラデバイス２には、メモリコントローラ部４および物理層部５が備えられる。メモリコントローラ部４からの読み出し指示に応じて、ＳＤＲＡＭ６ａないし６ｈからデータが読み出され、物理層部５のデータ受信回路１３に入力される。遅延回路１１は、ラウンドトリップタイムＲＴＴの値に応じて、終端期間ＴＴがデータ到着期間ＡＴの全てを含むように、終端期間ＴＴに遅延時間ＤＴＣＳを付与する。データ受信回路は、終端期間ＴＴの間に終端抵抗ＯＤＴ１およびＯＤＴ２をオン状態に維持する。 （もっと読む）

【課題】メモリに対するアクセスの高速化と共に低消費電力化を図ることができるメモリ制御装置及び方法を提供する。
【解決手段】ウエイト挿入手段をウエイト挿入なしの状態に制御してアクセステストの結果がアクセス可となるときのメモリ電圧供給手段の供給電圧の最低電圧を検出する第１テスト手段と、第１テスト手段によりメモリ電圧供給手段の供給電圧が上限電圧のときにアクセステストの結果がアクセス不可であれば、ウエイト挿入手段をウエイト挿入ありの状態に制御してアクセステストの結果がアクセス可となるときのメモリ電圧供給手段の供給電圧の最低電圧を検出する第２テスト手段と、第１テスト手段又は第２テスト手段によって検出された最低電圧に基づいてメモリ電圧供給手段の供給電圧を決定する電圧決定手段と、を備える。 （もっと読む）

信号の送信は、別の信号に関連した指定のイベントの間に送信されるのを回避するようにスケジューリングされる。例えば、信号が送信されるタイミングは、双方向信号経路のターンアラウンド期間を回避するようにスケジューリングされ得る。この技術は、例えば、メモリコントローラが一つ以上のメモリデバイス又はメモリモジュールと通信するようなメモリシステムに採用され得る。ここで、メモリシステムは、双方向メモリデータインタフェースがメモリコントローラによる駆動から、メモリデバイス／モジュールによる駆動へと切り替わる時か、またはその逆の時に対応したドライバターンアラウンドウィンドウ中にメモリ要求信号を送信することを回避するように構成され得る。
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【課題】複数種類の半導体メモリに柔軟に対応することが可能なメモリ制御装置および半導体装置を提供する。
【解決手段】このＳＤＲＡＭコントローラ３は、発行すべきコマンドとコマンドを発行してから次のコマンドを発行するまでの最小間隔（待機時間）とがＣＰＵ１によって書き込まれるレジスタ部６と、レジスタ部６に書き込まれたコマンドを発行した後、レジスタ部６に書き込まれた最小間隔が経過するまで次のコマンドの発行を停止するコマンド発行部９とを備える。したがって、ＣＰＵ１用のソフトウェアを変更することにより複数種類のＳＤＲＡＭ５に柔軟に対応できる。 （もっと読む）

【課題】大容量であって、高信頼性かつ高速動作を確保できる不揮発性半導体記憶装置およびデータ記憶システムを提供する。
【解決手段】本発明の実施の形態によるフラッシュメモリは、不揮発性メモリセルを含むメモリセルアレイＭＡ、ＭＢと、多値フラグ部１５Ａ、１５Ｂと、メモリセルアレイおよび多値フラグ部に対するデータの書込み、読出し、消去を制御する制御用ＣＰＵ１６とを備える。多値フラグ部は、メモリセルに書込んだデータが２値データであるか多値データであるかを示す値を記憶する。多値フラグ部の値により、２値データについては、２値用の読出シーケンスで、多値データについては、多値用の読出シーケンスでデータを読出すことができる。 （もっと読む）

【課題】データ転送のアクセスレイテンシを最適値に設定し、データ転送の処理効率を向上させる。
【解決手段】バスマスタ１４が接続された複数のバス１７を有するバスシステム１１と、バスシステム１１に接続されバスマスタ１４とメモリ１２との接続を制御するメモリコントローラ１３とを有し、バスシステム１１は、バスマスタ１４からメモリ１２へのアクセス要求Ｒｅｑを行った時からバスマスタ１４とメモリコントローラ１３の接続が確立するまでの待ち時間Ｔ（バスマスタ１４−メモリコントローラ１３）をカウントするカウンタ１６を有し、メモリコントローラ１３は、カウンタ１６によってカウントされた待ち時間Ｔ（バスマスタ１４−メモリコントローラ１３）に基づいてバスマスタ１４のメモリ１２へのアクセスを制御する。 （もっと読む）

【課題】外部メモリのメモリアクセス方式が固定ウエイトの場合、中央処理装置と外部メモリとのメモリアクセスを正常に行うためには、外部メモリのメモリスペックに応じたウエイトサイクルを適切に設定する必要があるが、ウエイトサイクルの値が適切に設定されていないと、外部メモリとのメモリアクセスに失敗するおそれがある。
【解決手段】システムコントローラ１００のメモリアクセス調整装置５内の計測器６、および比較器７により、リードアクセスを開始してから、外部メモリ４へのライトデータと外部メモリ４からのリードデータとが一致するまでのアクセスタイムを計測し、メモリアクセス制御装置３が、その結果に基づいて、外部メモリ４のメモリスペックに応じたウエイトサイクルを自動的に設定する。 （もっと読む）

【課題】安定したデータ取り込みや、遅延時間の微調整や、消費電流の削減が可能なＤＤＲ−ＳＤＲＡＭインターフェース回路を提供すること。
【解決手段】４分周回路１３から出力される内部クロック信号ＣＬＫ１が、遅延回路３０に入力される。遅延回路３０は、遅延バッファＤＢ１およびＤＢ２、バリアブルディレイライン３１を備える。遅延バッファＤＢ１は出力バッファＯＢ１と同一素子、同一回路構成を有し、遅延バッファＤＢ２は入力バッファＩＢ２と同一素子、同一回路構成を有する。遅延回路３０からは、内部クロック信号ＣＬＫ１に総遅延時間ＤＤＴが付与されて得られた遅延内部クロック信号ＤＣＬＫ１ｃが出力される。フリップフロップＦＦ２では、遅延内部クロック信号ＤＣＬＫ１ｃのエッジに応じて、サンプリングリードデータ信号ＳＤＱがサンプリングされる。 （もっと読む）

【課題】メモリシステム及び制御方法を提供する。
【解決手段】本発明のメモリシステムは、第１バンクと第２バンクを有したメモリ素子と、リード要請を格納するためのリード要請スケジュ−リングキューを有するメモリコントローラを含む。メモリコントローラでは第１バンクに対する第１及び第２リード要請と第２バンクに対する第３リード要請が連続的に発生するとき、第１バンクに対する第１及び第２リード要請には第１アディティブレイテンシを適用し、第２バンクに対する第３リード要請に対しては第２アディティブレイテンシを適用して前記メモリ素子から出力されるデータが切れ目なしに出力されるように前記リード要請スケジュ−リングキューを制御する。従って、アディティブレイテンシの制御を円滑にすることができコマンドキューデザインを先入先出方式で制御することができる。 （もっと読む）

【課題】本発明は、レディ信号を外部に出力するタイプのメモリ装置において、データ転送レートの高速化およびレイテンシ時間の均一化を図ることが可能な、メモリ装置を提供する。
【解決手段】本発明に係わるメモリ装置１００は、レディ信号送信部２０を備えている、レディ信号送信部２０は、メモリ部１０を監視することにより、メモリ部１０における所定のデータの読み出しまたは書き込み可能状態を検知する。そして、当該検知後にビジー状態からレディ状態となる一次レディ信号と、予め設定されているレディ生成タイミング値に基づいてディセーブル状態からイネーブル状態に変化する有効信号とを生成する。さらに、一次レディ信号がレディ状態であり、かつ有効信号がイネーブル状態である場合に、外部に対してレディ状態の二次レディ信号を送信する。 （もっと読む）

本発明は、集積回路における非アクティブ期間を減少させるためのシステムを含む。集積回路は、外部データバスによって外部周辺装置に接続される。集積回路は、内部データバスに接続されたプロセッサを有する。システムは次を備える。外部バス回路は、内部および外部データバスに接続される。このバスインタフェース回路は、要求データのためのリードおよびライト信号を受信するように構成される。応答して、バスインタフェース回路は、外部周辺装置からのデータが内部データバスにおいて使用可能となるまでウェイト信号を送信する。ウェイト信号は、外部および内部データバスが他の目的のために使用可能でないことを示す。プロセッサがデータを受信または送信した後に、バスインタフェース回路はウェイト信号の送信を停止し、ビジー信号を送信する。ビジー信号は、内部データバスが使用可能であり、外部データバスが他の目的のために使用可能でないことを示す。
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【課題】 環境が変化しても安定した動作が可能となるメモリシステムを提供する。
【解決手段】メモリカード１００は、メモリ装置の温度を検出する１０７と、検出された温度に応じて動作条件を決定し、決定された動作条件をホストインタフェース１０３を介してホスト機器１５０に通知する通知手段とする制御部１０４とを備える。ホスト機器１５０は、メモリカード１００から通知された動作条件に従ってメモリカード１００とインタフェースを制御する。 （もっと読む）