【課題】記憶装置及びデータが伝送される伝送部の利用効率を向上させることができるデータ処理装置を提供する。
【解決手段】データ処理装置１０は、記憶装置１２と、データが伝送される伝送部２０と、読み出し要求を行って伝送部２０を介して記憶装置１２からデータを読み出す読み出し手段１８と、読み出し要求を単位記憶領域毎の複数の読み出し要求へと分割する要求分割手段２４と、分割された複数の読み出し要求による各単位記憶領域への読み出し順序が予め定められた順序でない場合に、予め定められた順序となるように、読み出し要求を並び替える要求並べ替え手段２６と、伝送部２０と読み出し要求を行なった読み出し手段１８との間に介在され、並べ替えた読み出し要求の順序によって読み出されたデータを、並び替え前の読み出し要求の順序と対応する順序へと並び替えるデータ並び替え手段３０とを有する。 （もっと読む）

【課題】マージ動作の効率を高くして高速のデータ書込み動作を可能とし、長い寿命を有するデータ格納装置、使用者装置及びその住所マッピング方法が提供される。
【解決手段】本発明による混合マッピング方式を使用する格納装置の住所マッピング方法は、バッファーメモリーに格納された書込みデータが少なくとも１つのスーパー連続ブロックを構成するか否かを判断する段階、及び前記判断結果にしたがって前記書込みデータに対する住所マッピングモードを決定する段階を含み、前記書込みデータの中で前記スーパー連続ブロックを構成する部分はブロックマッピングモードにしたがって論理住所を物理住所にマッピングする。 （もっと読む）

【課題】リードデータを論理アドレス順に効率よくホストに転送可能なバンク切替え制御をなし得るようにし、ランダムリード性能を向上させる。
【解決手段】リードコマンドが指定する論理アドレス順および記憶位置にしたがった複数の記憶領域からの転送順を示す転送順情報を作成し、作成した転送順情報にしたがってメモリコントローラを制御して転送順情報にしたがった複数の記憶領域からのリードアウトを実行させる。 （もっと読む）

【課題】不揮発性半導体メモリに記憶されているデータを、高速アクセス可能な記憶装置にアクセス発生前に記憶し、効率的なアクセスを実行する。
【解決手段】実施形態に係るメモリ管理装置３は、履歴管理部１６、アドレス変換テーブル１３、アドレス管理部１７、先読みデータ管理部１８を含む。履歴管理部１６は、メインメモリ４として使用される不揮発性半導体メモリ６１〜６ｋに記憶されているデータに対するアクセス履歴を管理する。アドレス変換テーブル１３は、データについての論理アドレスと物理アドレスの変換テーブルを含む。アドレス管理部１７は、アドレス変換テーブル１３の第１の論理アドレスに対するアクセスの後にアクセスされる第２の論理アドレスをアクセス履歴に基づき決定し、第２の論理アドレスに対応する第２の物理アドレスを第１の論理アドレスに対応付けてアドレス変換テーブル１３に登録する。先読みデータ管理部１８は、第２の物理アドレスに対応するデータをバッファ１１に格納する。 （もっと読む）

【課題】高倍速記録又は再生をすることができるディスク装置、データ読み出し方法及びデータ書き込み方法を提供する。
【解決手段】ディスク装置１ｂは、ディスクから読み出したデータをデコード処理するデコード回路１５と、デコードしたユーザ・データを格納する、複数バンクからなるデータ・バッファ１４と、データ・バッファ１４にユーザ・データを書き込むためのアドレス生成回路３１とを有する。アドレス生成回路３１は、複数のバンクの同一列に順にアクセスしてデータを書き込み、全バンクの当該同一列の書き込みが終了したら、次の列にアクセスしてユーザ・データを書き込みするようアドレスを生成する。 （もっと読む）

【課題】複数のメモリチャンネルに格納されている２次元配置のデータに水平アクセス、垂直アクセスした場合であっても、メモリに効率よくアクセスすることができるメモリアクセスシステムを提供することである。
【解決手段】本発明にかかるメモリアクセスシステムは、２次元に配置されたデータを、Ｘ方向にＸａ個のブロックをＹ方向にＹａ個のブロックを備える第１の格納単位で区切り、第１の格納単位のデータを、更に、Ｘ方向にＸａ個のブロックをＹ方向にＹｂ個のブロックを備える第２の格納単位で区切り、第１の格納単位の第１のブロック群のデータを、２個のメモリチャンネルのそれぞれの第１のバンクに、第２の格納単位毎にそれぞれ格納し、第１の格納単位の第２のブロック群のデータを、２個のメモリチャンネルのそれぞれの第２のバンクに、第２の格納単位毎にそれぞれ格納する。 （もっと読む）

【課題】転送データの任意部分にメモリインタリーブ制御データ部を設け、メモリインタリーブアクセス制御をデータ転送中に行うことにより、インタリーブ制御に必要なコマンド／アドレス発行時間を削減でき、メモリアクセス効率が向上する。
【解決手段】複数の区域に分けられているメモリと、前記複数の区域のデータ転送に共通に用いられるデータバスとを具備するメモリシステムのインタリーブ制御装置であって、前記メモリの或る区域への書込みデータあるいは該区域からの読出しデータの前記データバス上での転送中に所定サイズのデータの転送を検出する手段と、前記検出手段が所定サイズのデータの転送を検出すると、前記書込みデータあるいは読出しデータに代えてインタリーブ制御データの転送を開始する手段とを具備する。 （もっと読む）

【課題】メモリセルに複数ビットの情報を書き込む際の書き込み速度を高速化する。
【解決手段】メモリシステム１０は、不揮発性メモリ２１−０，２１−１と、不揮発性メモリをアクセスするメモリインタフェース１５−０，１５−１とをそれぞれが含む第１及び第２のチャネルを含む。不揮発性メモリは、それぞれが複数のメモリセルからなる複数のページを含み、各メモリセルは、Ｎビット（Ｎは２以上の自然数）を記憶可能である。さらに、メモリシステム１０は、メモリセルにＮビットを書き込む場合に書き込み時間が異なるＮページの書き込み動作を行い、かつＮページの書き込み動作毎にチャネルを切り替える制御部１２を含む。 （もっと読む）

【課題】効率よくバンクインターリーブ動作を実行するメモリシステムを提供すること。
【解決手段】メモリコントローラは、バンク毎の選択優先度の順位を管理する優先順位管理手段を備え、動作指令を送信した後、レディ状態のバンクのうち最も選択優先度の順位が高いメモリ領域を選択して前記選択したメモリ領域を次回の動作指令の指令対象に変更するとともに、優先順位管理手段において選択したメモリ領域の次回の選択の際の選択優先度の順位を最下位に移動させる。 （もっと読む）

【課題】余計な処理サイクル数を削減でき、メモリアクセス性能を向上させることができ、また、ハードウェア規模の低減を図れる演算システムを提供する。
【解決手段】アドレス相互接続網１５に、プロセッサ１４により生成されたアドレスＡｄｒを、Ａｄｒとメモリバンクの数に応じたあるいはメモリセット内のメモリバンクの数に応じた第１のパラメータＸ、並びにメモリバンクのアドレスの数に応じた第２のパラメータＹに基づいて所定の規則性を持つアドレスＡｄｒｎに変換し、かつ変換アドレスおよびメモリバンクのアドレスの数に基づいた第３のパラメータＺに基づいてバンク選択信号Ｓｅｌを生成し、データ相互接続網１６に出力するアドレス変換装置１５１を設け、データ相互接続網１６において、バンク選択信号Ｓｅｌに基づいてプロセッサ１４とメモリバンク１１−０〜１１−５とのデータ経路を選択的に設定する。 （もっと読む）

【課題】書き込み速度の速い半導体メモリコントローラ２、および半導体メモリシステム１を提供する。
【解決手段】１個のメモリセルに２ビットデータを記憶可能な多数のメモリセルから構成されている２つのチップ２１、２２からなる半導体メモリ部２０に、メモリインターリーブ方式によりデータを書き込むプログラムを制御する、半導体メモリコントローラ２において、書き込みプログラムが、プログラム時間の異なるUpperページ書き込みプログラムとLowerページ書き込みプログラムから構成されており、一のチップのUpperページおよびLowerページ書き込みプログラムの実行の後に、他のチップのUpperページおよびLowerページ書き込みプログラムを実行する。 （もっと読む）

【課題】システムデータの書き込み先の物理ブロックの管理を容易にし、且つ、不良ブロックが含まれる物理ブロック群内の良品ブロックを有効に使用できる記憶領域管理技術を提供する。
【解決手段】メモリコントローラは、異なるフラッシュメモリに含まれるアドレスが同一の物理ブロックを集めた物理ブロック群に対して論理ブロックに割り当てる管理と、複数個のフラッシュメモリに対するアクセスを制御又は管理するためのシステムデータの書き込み先として使用するシステムブロックの予約を行う。このシステムブロックの予約では、不良ブロックが含まれる物理ブロック群内の良品ブロックが、不良ブロックが含まれていない物理ブロック群内の物理ブロックよりも優先的に予約される。メモリコントローラは、システムブロックとして予約された物理ブロック（良品ブロック）にシステムデータを書き込む。 （もっと読む）

【課題】 メモリアクセス動作を改善するべく複数のバンクを用いてヒストグラムを生成する。
【解決手段】 各バンクには同じアドレスラインが設けられているが、アドレス制御ロジックによって連続するＲＭＷサイクルはそれぞれ異なるバンクが処理するように保証されているので、前のＲＭＷサイクルがあるバンクでまだ実行されている間であっても、別のＲＭＷサイクルを別のバンクで開始することができる。ＲＭＷサイクルの開始をラップアラウンド方式で交互にずらすことまたは段階的にすることによって、各ヒストグラムビンは複数のバンクにわたることになるが、利用されるバンクの数が１つである場合よりも試験を高速に行うことができる。ヒストグラムデータを取得すると、特定のビンに対応付けられる各バンクのメモリ領域を加算して、そのビンの合計カウントを算出する。 （もっと読む）

【課題】画像データの矩形領域へのアクセスを効率的に行うことができる画像メモリ，画像メモリシステム，メモリコントローラを提供する。
【解決手段】メモリ装置は，ロウアドレスにより選択される複数のページ領域を含むメモリセルアレイをそれぞれ有し，バンクアドレスにより選択される複数のバンクと，第１の動作コードに応答して，前記バンク内のページ領域の活性化を制御するロウ制御部と，データ入出力端子群とを有する。そして，コラムアドレスに基づいて前記活性化されたページ領域内のメモリ単位領域がアクセスされ，ロウ制御部は，第１のコマンドと共に供給されるマルチバンク情報データと供給バンクアドレスとに応じて複数バンクのバンク活性化信号を生成し，供給バンクアドレスと供給ロウアドレスに応じて複数のバンクのロウアドレスを生成し，複数のバンクは，バンク活性化信号とロウアドレス演算部が生成するロウアドレスとに応じてページ領域を活性化する。 （もっと読む）

【課題】複数のメモリのうちの１つにアクセスが集中してデータ転送時間が長くなる可能性を低下させ、大量のデータを短時間に転送可能として、画像データ処理性能を向上させる。
【解決手段】本発明の画像データ記憶装置は、複数個のメモリと、複数個のメモリに対応して、画像データを連続する一定のライン数毎、または一定の縦方向画素列数毎に振り分けるデータ振分け手段と、振り分けられたデータを複数個のメモリに順次格納するメモリ制御手段とを備える。 （もっと読む）

【課題】同一論理ゾーンに含まれる論理ブロックのＬＢＮが、同一プレーン内の物理ブロックで構成されている物理ゾーンに含まれる物理ブロックのＰＢＡに変換されるようなアドレス管理を提供する。
【解決手段】ＰＺＮの下位側にＰＺＩＢＮを連結したＰＢＡ'を生成し、このＰＢＡ'をＰＢＡに変換する。各物理ゾーンに含まれる物理ブロックの数がＭ（Ｍ＝２^ｎ）個であるときは、この変換処理で、ＰＢＡ'の下位側からｎ＋１ビット目のビットを最下位ビットに移動させる。ＰＢＡ'の下位側からｎ＋１ビット目は、ＰＺＮの最下位ビットに対応するので、下位側からｎ＋１ビット目のビットを最下位ビットに移動させることにより、ＰＺＮが偶数の物理ゾーンはプレーン＃０内の物理ブロックで構成されることになり、ＰＺＮが奇数の物理ゾーンはプレーン＃１内の物理ブロックで構成されることになる。 （もっと読む）

【課題】 複数個のフラッシュメモリチップを使用する多チャンネル（multi-channel）方式のフラッシュメモリシステムで、全体帯域幅を向上させるフラッシュメモリシステム及びそのプログラム方法を提供する。
【解決手段】 それぞれが少なくとも２個のフラッシュメモリチップを具備する複数個のチャンネル部を独立的に制御する複数個の制御部を備え、各チャンネル部の制御部は、連結されたフラッシュメモリチップにページデータをインターリーブ方式でプログラムするフラッシュメモリシステムである。 （もっと読む）

【課題】全メモリに対するアクセスのインタリーブ数を２の乗数にすることで、メモリ構成に依存しないインタリーブを実施する。
【解決手段】ＷＡＹ数Ｓ１０ａ、Ｓ１１ａ、Ｓ２０ａ、Ｓ２１ａ〜Ｓ８０ａ、Ｓ８１ａ、および、セグメント数Ｓ１０ｂ、Ｓ１１ｂ、Ｓ２０ｂ、Ｓ２１ｂ〜Ｓ８０ｂ、Ｓ８１ｂ、であるセグメント情報を保持するセグメント情報保持回路Ｓ１０、Ｓ１１、Ｓ２０、Ｓ２１〜Ｓ８０、Ｓ８１と、下限アドレスＢ１０、Ｂ１１、Ｂ２０、Ｂ２１〜Ｂ８０、Ｂ８１と、上限アドレスＴ１０、Ｔ１１、Ｔ２０、Ｔ２１〜Ｔ８０、Ｔ８１とを有し、メモリ構成上一部のメモリ空間のインタリーブ数が２の乗数を満たさない場合、任意のメモリの下限アドレスを底上げすることで、該当する単位メモリへのアクセスを２の乗数でインタリーブする。 （もっと読む）

【課題】インターリーブ機を、各サブ復号機が常に異なるメモリバンクにアクセスするように設計する。
【解決手段】並列のターボ復号機中でインターリーブする方法とシステムによって、経済的な二重ポートメモリの使用を可能にした。本方法によれば、入力符号化ブロックは複数のサブブロック（工程１００５）に分割される。各サブブロックは複数の窓に分割される（工程１０１０）。次に、各サブブロック内で窓内シャッフルが行われる（工程１０１５）。各窓は２つのサブ窓に分割される（工程１０２０）。次に、各サブ窓内で置換が行われる（工程１０２５）。 （もっと読む）

【課題】メモリが適用される環境に合わせてユーザが自由にメモリのアドレス生成方法を変更させることができるメモリアドレス生成回路及び前記メモリアドレス生成回路を備えるメモリコントローラを提供する。
【解決手段】ＣＡＳアドレス選択回路及びＲＡＳアドレス選択回路を備え、ＣＡＳアドレス選択回路は、Ｎ（Ｎは整数）個のカラムアドレス信号及びＭ（Ｍは整数）個のＣＡＳアドレス選択信号を利用して、ＣＡＳアドレス信号を出力し、ＲＡＳアドレス選択回路は、Ｋ（Ｋは整数）個のローアドレス信号及びＬ（Ｌは整数）個のＲＡＳアドレス選択信号を利用して、ＲＡＳアドレス信号を出力し、ＣＡＳアドレス選択信号及びＲＡＳアドレス選択信号を調節して、メモリが使われるシステムに最も適したメモリマッピングを可能にするメモリアドレス生成回路である。 （もっと読む）