【課題】プロセッサのシステムバスに接続するバスマスタデバイスからの、不正アドレスへのアクセスを遮断する機構を、少ない回路量で実現する。
【解決手段】システムバスの形式に合わせて、バスマスタデバイスとバスの間のアドレス線および制御線、または、バスの制御回路部に不正アドレスアクセス遮断機構を挿入する。不正アドレスアクセス遮断機構内に、アクセスを許可するアドレス範囲を設定するレジスタを設け、アドレス線に出力されているアドレスが、その範囲内であるかどうかを比較器によって判定し、範囲を逸脱した場合には、制御線の出力を抑止することによって不正アドレスアクセスを遮断する。 （もっと読む）

【課題】アイソレーションメモリバッファを組み込んだＬＲ−ＤＩＭＭを利用したスイッチ／ネットワークアダプタ・ポートインターフェースを含むヘテロジニアスコンピューティングシステムを提供する。
【解決手段】コンピュータシステム１００は、少なくとも１つの高密度ロジックデバイス１０６及びメモリバスに高密度ロジックデバイスを接続するコントローラを備える。複数のメモリスロットがメモリバスと接続され、アダプタポートが複数のメモリスロットのうちの少なくとも一部と関連付けられ、アダプタポートの各々は、関連付けられたメモリリソースを含む。ダイレクト・エクセキューション・ロジック要素１０８は、アダプタポートのうちの少なくとも１つと接続される。メモリリソース１１０は、少なくとも１つの高密度ロジックデバイス及びダイレクト・エクセキューション・ロジック要素によって、選択的にアクセス可能である。 （もっと読む）

【課題】本発明は、階層的バッファ・システム中でデータ・エントリを制御するためのシステムおよび方法を提供する。
【解決手段】該システムは、メモリ・コア、共用データ・バス、およびメモリからデータを受信する複数の第一ティア・バッファを包含する集積回路デバイスを含む。該システムは、データを共用データ・バス上に所定のタイミングで配信する第二ティア転送バッファをさらに含む。また、本発明は、階層的バッファ・システム中で移動式データ・エントリを制御する方法を提供していると見ることもできる。該方法は、データが複数の第一ティア・バッファから第二ティア転送バッファに流通するのを可能にするようバッファ群を管理するステップと、該データを共用データ・バス上に所定のタイミングで配信するステップとを含む。 （もっと読む）

【課題】空きソケットとなっている第２ソケットでの信号の反射を抑制可能なメモリ装置を提供する。
【解決手段】メモリモジュール２が接続されたソケット３と、空きソケットとなっているソケット４と、コントローラ５とは、接続配線６によって接続されている。接続配線６は、ソケット３とコントローラ５とを接続する配線６ａと、配線６ａから分岐点６ｂで分岐しソケット４と接続する配線６ｃと、を備える。配線６ｃには、ダミー配線７の一端７ａが接続され、ダミー配線７の他端７ｂは、終端抵抗８に接続されている。 （もっと読む）

【課題】大容量記憶装置へのインターフェイスにおける追加の改善が必要とされる。
【解決手段】プロセッサとメモリストレージとの間に位置して、一連のメモリ装置を提供するとともに限られたピンカウントでプロセッサコントローラにメモリの深さを取り付けることを可能にするコンセントレータ装置を使用する階層型メモリストレージ。 （もっと読む）

装置とシステムには第１のノードグループを含めることができ、第１のノードグループには、メモリーに連結された第１のネットワークノードが含まれ、第１のネットワークノードには、第１のポート、第２のポート、プロセッサポート、およびホップポートが含まれる。ネットワークノードグループには、メモリーに連結された第２のネットワークノードを含めることができ、第２のネットワークノードには第１のポート、第２のポート、プロセッサポート、およびホップポートが含まれる。第２のネットワークノードのホップポートは第１のネットワークノードのホップポートに連結され、第１のネットワークノードと第２のネットワークノードとの間で通信するように構成される。ネットワークノードグループには、第１のネットワークノードのプロセッサポートに連結され、第２のネットワークノードのプロセッサポートに連結されたプロセッサを含めることができる。このプロセッサは、第１のネットワークノードを経由して第１のメモリーにアクセスし、第２のネットワークノードを経由して第２のメモリーにアクセスするように構成される。その他の装置、システム、方法についても、本明細書にて開示される。
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【課題】複数個のＣＰＵコアに対して、複数個の入出力ポートを介して複数個のバンクを割り当てる場合に、転送が行われていない入出力ポートのデータ信号線を、データ転送能力が限界を超えた入出力ポートのデータ信号線に統合して、動的にデータ転送能力を向上させることができる、マルチポートメモリを提供する。
【解決手段】本発明のマルチポートメモリでは、複数の入出力ポートＡ、Ｂ、Ｃ、Ｄと、複数のメモリバンク１、２、３、４との間のコマンド及びアドレス並びに入出力データの信号経路を任意に設定可能な経路切り替え回路１１を設け、選択したメモリバンクに対して、任意に選択した複数個の入出力ポートを割り当てるようにする。 （もっと読む）

【課題】複数のMPUやCPUコアに対し、複数のポートに複数バンクを割り当て、1つのポートを介して複数バンクへの同一データの同時書込を行い、１つのバンクから複数ポートから同一データの同時読出を行うマルチポートメモリを提供する。
【解決手段】本発明のマルチポートメモリは、複数ビット線と複数ワード線との交点に配置された複数メモリセルからなり、n個のバンクに分割されたメモリアレイと、バンク各々に対し、コマンド、アドレス及びデータの入出力を行うm個のポートと、バンク及びポート間におけるコマンド、アドレス及びデータ経路を設定する経路切替回路を有し、経路切替回路がバンク・ポート間のコマンド、アドレス及びデータ各々の信号線の接続を変更するクロスバースイッチと、1つのバンクから読み出すデータを複数ポートへ出力、又は1つのポートから入力したデータを複数バンクに書込む経路を形成するブロードキャストスイッチ部から構成される。 （もっと読む）

装置及びシステムは、基板と、基板上に配置されたインターフェースチップと、インターフェースチップ上に配置された複数のメモリアレイを有する第１のメモリダイであって、複数のスルーウェハインターコネクト（ＴＷＩ）に接続された第１のメモリダイと、第１のメモリダイ上に配置された複数のメモリアレイを有する第２のメモリダイであって、複数のビアを含む第２のメモリダイと、を含み、複数のビアは、複数のＴＷＩが第２のメモリダイを貫通するように構成される。第２のメモリダイは、第２の複数のＴＷＩと接続されてもよい。このような方法で、インターフェースチップは、第１の複数のＴＷＩと第２の複数のＴＷＩを使用して、第１のメモリダイと第２のメモリダイを連通するために使用されてもよい。他の装置、システム、及び方法が開示される。
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【課題】バスのプロトコルに応じてデータ信号を変換する場合にメモリ資源の浪費を抑制する。
【解決手段】データ信号処理装置は、第１のプロトコルに従ってデータ信号を伝送する第１のバスと、第２のプロトコルに従ってデータ信号を伝送する第２のバスと、第１のバス上に伝送される第１のデータ信号を第２のバス上に伝送される第２のデータ信号に変換する変換部と、を備える。変換部は、第１のバスを介して第１のデータ信号の供給を受け、第１のデータ信号の供給に同期して、第２のバスに前記第２のデータ信号を出力する。 （もっと読む）

いくつかある実施形態の中で特にシステムは、集積回路バッファ装置（メモリコントローラなどのマスタに接続され得る）と複数の集積回路メモリ装置間のトポロジ（データおよび／または制御／アドレス情報）を含む。例えば、単一のフライバイ信号経路（またはバス）を使用して集積回路バッファ装置から複数の集積回路バッファ装置へ提供される制御／アドレス情報に応答して、データは、別々の分割（またはポイントツーポイントリンク）信号経路を使用して複数の集積回路メモリ装置と集積回路バッファ装置の間に提供されてよい。集積回路バッファ装置は複数の集積回路メモリ装置の構成可能な効果的メモリ編成を可能にする。集積回路バッファ装置によりメモリコントローラに対し示されるメモリ編成は、後ろにある実際のメモリ編成と異なってもよいし、あるいは集積回路バッファ装置に接続されてもよい。バッファ装置は、特定のメモリ編成を期待するメモリコントローラと実際のメモリ編成との間で転送されるデータを分割してマージする。
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複数のメモリバンクと複数のリンク制御部とを備えるメモリシステムを提供する。メモリバンクごとに、リンク制御部ごとの出力を受け取り、そのリンク制御部のうちの1つだけの出力をメモリバンクに伝えるための第1のスイッチングロジックがある。リンク制御部ごとに、各メモリバンクの出力を受け取り、そのメモリバンクのうちの1つだけの出力をリンク制御部に伝えるための第2のスイッチングロジックがある。本発明の一部の実施形態によれば、複数のリンク制御部による同じメモリバンクへの同時の、または重複するアクセスを防ぎ、同じリンク制御部による複数のバンクへの同時の、または重複するアクセスを防ぐために、第1のスイッチングロジックおよび第2のスイッチングロジックの両方の動作を制御するためのスイッチ制御部ロジックがある。
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【課題】メモリまでの配線を簡単化でき、面積増加と長距離配線による性能低下を防止でき、メモリアクセスの高速化を図ることができる集積装置を提供する。
【解決手段】処理モジュールＰＭの入出力ポートと、各メモリインタフェースＩＦと、各メモリバンクとは、複数のメモリマクロの配置領域（の上層）にＹ方向（第１方向）およびＸ方向（第２方向）にマトリクス状（格子状）に配線された接続配線により接続されている。接続配線は、多層配線された指示情報配線（コマンドアドレス配線）とデータ配線を含み、指示情報配線は、プライベート配線（専用配線）により形成され、データ配線は、少なくとも第２方向（Ｘ方向）の配線がプライベート配線により形成されている。 （もっと読む）

【課題】異なるページにまたがる連続アクセスの高速化が可能なメモリ制御回路を提供する。
【解決手段】ポート制御部１１Ａは、アクセスするアドレスが現在アクセス中のページと同じか否かを示す一致検出信号を出力する。バス調停部１２Ａは次にアクセスを許可するポート制御部１１Ａを第２の選択信号で指定し、セレクタ１４からポート制御部１１Ａの一致検出信号をプリチャージ制御部１７に与える。プリチャージ制御部１７は、次のアクセスのアドレスが現在アクセス中のページと異なることが示された場合、現在のアクセスが終了する前の所定のタイミングでメモリに対してプリチャージコマンドを与える。これにより、現在ページのアクセス中に、次のページに対するプリチャージが行われ、見かけ上のプリチャージ時間が短縮されて連続アクセスの高速化が可能になる。 （もっと読む）

【課題】メモリまでの配線を簡単化でき、面積増加と長距離配線による性能低下を防止でき、メモリアクセスの高速化を図ることができる共有メモリ装置を提供する。
【解決手段】処理モジュール２１の入出力ポート２１１と、各メモリインタフェース２２２，２３２と、各メモリバンク２２１−１〜２２１−ｎ，２３１−１〜２３１−ｎとは、複数のメモリマクロ２２１，２３１の配置領域（の上層）にＹ方向（第１方向）およびＸ方向（第２方向）にマトリクス状（格子状）に配線された接続配線により接続されている。接続配線は、指示情報配線（コマンドアドレス配線）とデータ配線（ライト配線とリード配線、あるいは共用配線）が多層配線される。 （もっと読む）

【課題】メモリまでの配線を簡単化でき、面積増加と長距離配線による性能低下を防止でき、システムのスケーラビリティーの拡張性を向上できる共有メモリ装置を提供する。
【解決手段】各メモリシステム１１−１〜１１−ｎは、データを記憶するたとえばＤＲＡＭ等のメモリマクロ１２、並びに、メモリマクロ１２のアクセスを行って所定のデータ処理を行うプロセッサ１３を含み、メモリマクロ１２は、データ転送が可能なメモリインタフェース１５を少なくとも一つ有し、少なくともメモリセルおよびメモリインタフェースを含む領域が２次元的な高さを揃えて並列に配置され、異なるメモリシステムの２次元的な高さを揃えたメモリマクロのメモリインタフェース同士が接続されている。 （もっと読む）

いくつかの実施形態では、チップは、メモリコア、制御回路、第１のポート、第２のポート、および、第３のポートを含む。第１のポートは、信号を受信するだけであり、第２のポートは、信号を提供するだけであり、制御回路は、第３のポートが信号を受信するだけか信号を提供するだけかどうかを制御する。他の実施形態も説明され、請求される。 （もっと読む）

【課題】 メモリが接続されるバスにペリフェラルデバイスを接続しても、両者から読み出されたデータが衝突しないようにする技術を提供する。
【解決手段】 メモリと、そのメモリに割り当てられるアドレス空間の一部と重複するアドレスが割り当てられたペリフェラルデバイスと、その両者の何れかにアクセスする際にそのアクセス先のアドレスに応じた信号を送出するＣＰＵと、ＣＰＵとペリフェラルデバイスとを接続するバスと、を有するコンピュータシステムにおいて、ＣＰＵとメモリとをそのバスを介して接続或いは切り離すスイッチを設け、さらに、ペリフェラルデバイスには、ＣＰＵからバスに送出された信号を受け取り、その信号の表すアドレスを特定するインタフェイス部と、 そのインタフェイス部により特定されたアドレスが自デバイスのアドレスである場合に、上記スイッチをオフにするデコ−ド部とを設けておく。 （もっと読む）

少なくとも１つのマイクロプロセッサを有する計算システムと、少なくとも１つのマイクロプロセッサに結合されるメモリサブシステムとを提供する。メモリコントローラは、メモリサブシステムと少なくとも１つのマイクロプロセッサとの間でメモリトランザクションを管理するよう結合される。少なくとも１つの調停ポートはメモリコントローラに結合され、外部の調停信号を受信するよう構成される。 （もっと読む）