【課題】集積回路の外部インターフェイスを制御するように構成された周辺コンポーネントを提供する。
【解決手段】周辺コンポーネントは、例えば、フラッシュメモリインターフェイスユニットのようなメモリインターフェイスユニットである。周辺コンポーネントへの内部インターフェイスは、外部インターフェイスへの／からのデータ転送と、周辺コンポーネントへのコントロール通信との間で共有される。周辺コンポーネントは、インターフェイスを経て転送を行うためのコマンドのセットを記憶するように構成されたコマンドキューを含む。コントロール回路がコマンドキューに結合されて、コマンドを読み取り、そのコマンドに応答してインターフェイスを経て転送を生じさせるようにインターフェイスコントローラと通信する。 （もっと読む）

【課題】バスを占有する期間を削減する。
【解決手段】アドレス線とデータ線が共通であるバスと、アドレス信号のラッチタイミングを制御するラッチ制御信号の活性化時に、読み出し動作もしくは書き込み動作を行う従属制御回路と、前記ラッチ制御信号と、読み出し動作時でアドレス信号のラッチタイミングの所定の期間後に活性化時され読み出し動作を判定させる出力イネーブル信号と、従属制御回路の前記書き込み動作時で活性化時に書き込み動作を判定させる書き込みイネーブル信号と、を出力する主制御回路とを有し、主制御回路は、従属制御回路が書き込み動作を行う場合、前記書き込みイネーブル信号を少なくともアドレス信号をラッチする前に活性化させ、従属制御回路は、アドレス信号をラッチするときに、前記書き込みイネーブル信号が非活性化状態である場合、読み出し動作の判定を行う。 （もっと読む）

【課題】機密性の高い処理に用いる命令コードやデータを隠蔽することができるシステムＬＳＩを実現する。
【解決手段】本発明のシステムＬＳＩは、機密性の高い処理を行うプロセッサ２１と、プロセッサ２１が接続されるオンチップバス１２と、プロセッサ２１が処理した機密性の高いデータを記憶する作業メモリ２２と、オンチップバス１２と作業メモリ２２の間に接続され、オンチップバス１２と作業メモリ２２とのデータ転送がプロセッサ２１により制御されるメモリインターフェース回路２３を有する。 （もっと読む）

【課題】信号品質の低下を招くことなく、メモリサイズの拡張に柔軟に対応することができるメモリシステムを実現する。
【解決手段】メモリデバイス２１，２２，２３，２４の各々は複数のデータピンを有している。各メモリデバイス２１，２２，２３，２４においては、複数のデータピンの内の幾つかは、コントローラ１１とのデータ転送に使用される。すなわち、複数のデータピンの内の幾つかは、コントローラ１１からのライトデータの受信およびコントローラ１１へのリードデータの送信に使用される。通常は、残りのデータピンは使用されないが、本メモリシステムでは、残りのデータピンは、コントローラ１１から受信されたアドレスおよびコマンドを、メモリデバイス２１から他の各メモリデバイス２２，２３，２４に対して再配信するために用いられる。 （もっと読む）

【課題】システムバス、メモリバス、プロセッサバスの三種の各バスの使用効率を最大とする。
【解決手段】プロセッサバス111と、メモリバス112と、入出力デバイス105が接続されたシステムバス113とが三叉路接続コントロール手段103に接続される。三叉路接続コントロール手段は、プロセッサバス、メモリバス、システムバスのそれぞれのアドレスバスと制御バスが接続され、相互にアドレス及び制御信号を転送すると共に、データバス制御信号を発生するバス・メモリ接続コントローラを有する。又、この三叉路接続コントロール手段103は、プロセッサバス111、メモリバス112、システムバス113のそれぞれのデータバスが接続され、データバス制御信号に応じてこれらのデータバス上のデータを相互に転送するデータパスイッチを有する。 （もっと読む）

ピアツーピア専用プロセッサのアーキテクチャ及び方法が開示される。実施形態は、中央処理装置にホストブリッジバスを介して結合される複数の専用プロセッサと、複数の専用プロセッサのそれぞれを、当該複数の専用プロセッサの少なくとも別の１つに直接結合するダイレクトバスと、複数の専用プロセッサに結合されたメモリコントローラとを含む。少なくとも１つのメモリコントローラが、ホストバス又はダイレクトバスのいずれを介してデータを送信するか、及び、ホストバス又はダイレクトバスのいずれを介してデータを受信するかを決定する。
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【課題】 不揮発性メモリ用の高速ファンアウトシステムアーキテクチャおよび入出力回路を提供する。
【解決手段】 さまざまな実施形態において、複数の不揮発性メモリデバイス、例えばＮＡＮＤフラッシュメモリデバイスが、ファンアウト構造でホストコントローラデバイスに接続され得る。ファンアウト構造によると、各メモリデバイスは読み出し動作および／または書き込み動作を同時に実行できる。各不揮発性メモリデバイスは、高速入力回路および高速出力回路を有し得るので、メモリとの間のデータ転送は、フラッシュメモリ読み書きインターフェースの速度に制限されない。 （もっと読む）

データを記憶するためのハイブリッド固体メモリシステムを提供する。この固体メモリシステムは、揮発性固体メモリ、不揮発性固体メモリおよびメモリ制御部を備える。さらに、この固体メモリシステム中にデータを記憶するための方法を提供する。この方法は次のステップを含む。メモリ制御部が書込みコマンドを受け取る。この書込みコマンドに応答して、書込みデータが揮発性メモリ中に記憶される。データ転送要求に応答して、揮発性メモリから不揮発性メモリにデータが転送される。
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【課題】従来のインターフェースコントローラを、アダプタを介して汎用のインターフェースに接続する場合のメモリに対するアクセスレイテンシの低下を抑える。
【解決手段】外部メモリ制御装置１０は、ＣＰＵ１２と、カスタムデバイス２２と、他のＣＰＵ専用のインターフェースを備え、カスタムデバイス２２、他のＣＰＵ、及びメモリ１８を相互接続するためのインターフェースコントローラ２０と、ＰＣＩインターフェースを備えた周辺装置とＣＰＵ１２とを相互接続するためのＰＣＩホストブリッジ１４と、インターフェースコントローラ２０とＰＣＩホストブリッジ１４との間に設けられ、他のＣＰＵ専用のＣＰＵインターフェースとＰＣＩインターフェースとを相互変換するＰＣＩアダプタ１６と、を備え、ＰＣＩアダプタ１６は、ＣＰＵ１２からメモリ１８に対してアクセスが要求された場合に、メモリ１８に直接アクセスするアドレスデコーダを備える。 （もっと読む）

【課題】 ハードディスクとメモリ間でのスワップ動作の発生を避けて、中央演算処理装置の実質動作時間の低下を少なくでき、且つコストを増大させることなく、大容量のメモリを備えるコンピュータ装置を提供する。
【解決手段】 互いに接続する複数の中央演算処理装置と、中央演算処理装置の夫々に対応して設けられている複数個のメモリスロットと、夫々のメモリスロットに装着されたメモリの夫々は、同一基板上に設けられている総ての中央演算処理装置によりアクセス可能に設けられており、中央演算処理装置の夫々に接続してメモリ制御装置が設けられていることを特徴とするコンピュータ装置にある。 （もっと読む）

【課題】メモリまでの配線を簡単化でき、面積増加と長距離配線による性能低下を防止でき、システムのスケーラビリティーの拡張性を向上できる共有メモリ装置を提供する。
【解決手段】各メモリシステム１１−１〜１１−ｎは、メモリマクロ１２とプロセッサ１３とを含み、各メモリマクロ１２は、ＤＲＡＭ等により構成されるメインメモリ（第１メモリ：ＭＥＭ１）１２１と、たとえばメインメモリ１２１により記憶容量の少ない記憶手段としての第２メモリ（ＭＥＭ２）１２２とを含む階層型メモリ構造を有し、第２メモリ１２１は、データ転送可能なメモリインタフェース１４を含んで構成され、異なるメモリシステム（本実施形態においては隣接するメモリシステム）のメモリマクロのメモリインタフェース同士が接続されている。 （もっと読む）

【課題】メモリまでの配線を簡単化でき、面積増加と長距離配線による性能低下を防止でき、システムのスケーラビリティーの拡張性を向上できる共有メモリ装置を提供する。
【解決手段】各メモリシステム１１−１〜１１−ｎは、データを記憶するたとえばＤＲＡＭやＳＲＡＭ等のメモリマクロ１２、メモリマクロ１２のアクセスを行って所定のデータ処理を行うプロセッサ１３、並びに、自ステージのプロセッサ１２とメモリマクロ１１間の情報（データ、並びに、コマンドおよびアドレス）の授受を行い、かつ、異なるメモリシステムのメモリコントロールユニットとの情報（コマンドおよびアドレスのみ）の授受を行うメモリコントロールユニット１４を含み、メモリマクロ１２は、データ転送が可能なメモリインタフェース１５を備えており、異なるメモリシステムのメモリマクロのメモリインタフェース同士が接続されている。 （もっと読む）

共有メモリにデータを書き込む際のデータの送信を、各プロセッサと共有メモリとの間に設けられる高速の専用回線を使って行う。各プロセッサは、共有メモリの共有メモリ空間に書き込みを行う場合には、従来のグローバルバスに対応する更新通知バスに、いずれのアドレスへの更新をするかを通知する。この通知を検出した他のプロセッサは、共有メモリキャッシュ内のそのアドレスへのアクセスを禁止し、当該アドレスへの書き込みデータが専用回線を使って送られてくるのを待つ。データが送られてくると、共有メモリキャッシュの対応アドレスにデータを書き込む。このとき、共有メモリの対応するアドレスにも当該データが書き込まれ、キャッシュコヒーレンシが保たれる。また、書き込みアドレスを送信するには、バスの使用権取得が必要であるが、データの送信は専用回線を使うので、バスの使用権獲得のための時間が大きく削減される。
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インタリーブされたメモリコントローラとともに用いるための多重適応プロセッサ（「ＭＡＰ」）を用いるクラスタ化されたコンピュータに対するデュアルインラインメモリモジュール（「ＤＩＭＭ」）またはランバス^TMインラインメモリモジュール（「ＲＩＭＭ」）フォーマットのスイッチ／ネットワークアダプタポート（「ＳＮＡＰ^TM」、ともにSRC Computers, Inc.の登録商標）を提供する。外部のスイッチ、ネットワークまたは他の装置への接続を実現する目的で、再構成可能なプロセッサ要素に結合されたＤＩＭＭまたはＲＩＭＭ物理フォーマットアダプタポートを利用するマイクロプロセッサベースのコンピュータシステムが特に開示される。特定の実施例においては、制御情報をホストマイクロプロセッサまたは他の制御チップに渡す目的で、ＰＣＩ、アクセラレーテッドグラフィックスポート（「ＡＧＰ」）またはシステムメンテナンス（「ＳＭ」）バスが接続され得る。フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）ベースの処理要素は、外部の相互接続ファブリックまたは装置との間でやり取りされるデータを変更する能力を有する。 （もっと読む）

コアロジックのメモリ・Ｉ／Ｏコントローラチップに追加されたまたはこれに関連付けられた適応プロセッサインターフェイスポート（ＡＰＩＰ）を用いてハイブリッド計算システム内で緊密結合するためのコンピュータシステムアーキテクチャおよびメモリコントローラ。上記ポートおよび主マイクロプロセッサバスへおよびこれらからのメモリアクセスは、コントローラチップの一部を形成するメモリ制御回路によって調停される。こうすることにより、ハイブリッド計算システムにおけるマイクロプロセッサと適応プロセッサとのメモリ帯域幅および待ち時間が等しくなる。これに加え、ＡＰＩＰはマイクロプロセッサバスとは別個の電気的ポートであるため、すべてのＦＳＢプロトコルに準拠および関与する必要はない。その結果プロトコルのオーバーヘッドが減少し、その結果としてインターフェイスで得られる処理可能な負荷の量が大きくなる。
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メモリ・モジュールは、複数のメモリ・デバイスに結合されるメモリ・ハブを含む。メモリ・ハブはまたメモリ・デバイスの後続動作を示すメモリ・ヒントを包含するメモリ・パケットをシステム制御装置から受け取るために結合される。メモリ・モジュールはヒントを使用して、オープンしたままのページの数またはフェッチされるキャッシュ・ラインの数などのメモリ・モジュールの動作を調整する。
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