【課題】第１のマイコンの異常を第２のマイコンにより確実に監視することが出来る電子制御装置を提供する。
【解決手段】少なくとも２個のマイクロコンピュータを有し、第１のマイクロコンピュータ（３）が主に制御対象の制御を司り、第２のマイクロコンピュータ（４）が、主に第１のマイクロコンピュータ（３）の異常の監視を行なうように構成された電子制御装置であって、第１マイクロコンピュータ（３）は、自身が制御量の演算に用いるデータの少なくとも一部を、自身の演算リソースを用いずに第２のマイクロコンピュータ（４）に送信するように構成され、第２のマイクロコンピュータ（４）は、送信されたデータに基づいて第１のマイクロコンピュータ（３）の異常の有無を判断するように構成されている。 （もっと読む）

【課題】複数の割込みが優先順位により実行されることを回避する。
【解決手段】エンジンの制御装置６は、パルス信号の立下りエッジと立上りエッジとの間の時間により回転方向を判定する。立下りエッジの割込で立下り処理（１２）が実行され、立上りエッジの割込で立上り処理（１３）が実行される。これらの割込は、他の処理（１４）の実行中は、キュー処理部（１５）に格納され待たされる。キュー処理部（１５）は、割込処理の優先順位に応じて割込処理を格納するから、立下り処理（１２）と立上り処理（１３）とが逆の順序で格納されることがある。フラグ設定部（１６）と比較部（１７）とは、同じ処理が連続して実行されることを判定する。この判定に応答して、キュー修正部（１８）は、立下り処理（１２）と立上り処理（１３）とが割込み時刻の順序で交互に実行されるようにキュー処理部（１５）の内容を修正する。 （もっと読む）

【課題】入力信号に特定方向の有効エッジが発生すると、その時の時刻情報を記憶する時刻記憶レジスタを備えたマイコンにおいて、所定のモニタ開始時からＣＰＵが時刻記憶レジスタの値を読み込む処理を行う時までのモニタ期間中に有効エッジが複数回発生しても、有効エッジが最初に発生した時の時刻情報をＣＰＵが取得可能にする。
【解決手段】マイコンでは、ＣＰＵによりキャプチャモードレジスタの値が“１”に設定されると（Ｓ１０１：Ｙ）、入力信号に検出対象のエッジが発生した時に、キャプチャイネーブルレジスタの値が“０”の場合だけ（Ｓ１０４：Ｙ）、キャプチャレジスタがフリーランニングタイマの値を更新記憶し（Ｓ１０２）、その更新記憶が行われるとソフト処理に拘わらずキャプチャイネーブルレジスタの値が“０”から“１”になる（Ｓ１０３）。また、キャプチャイネーブルレジスタの値はＣＰＵのソフト処理で“０”に書き換え可能である。 （もっと読む）

【課題】プログラム等の変更をする際の誤った設定による誤動作を防止することができる集積回路装置等を提供する。
【解決手段】集積回路装置１００は、１又は複数のモード設定端子１０２と、通常プログラムを記憶するＲＯＭ１３０と、電源投入時において１又は複数のモード設定端子１０２により起動モードが設定されたとき、通常プログラムの少なくとも一部を修正プログラムに置き換えるための記憶エリアを有するＲＡＭ１３０と、起動モードから通常モードに変更された後、ＲＡＭ１３０に記憶され、通常プログラムの少なくとも一部に置き換えられた修正プログラムを実行するＣＰＵ１２０とを含む。 （もっと読む）

【課題】安定に動作する半導体装置を提供する。
【解決手段】このマイクロコンピュータは、主電源端子Ｔ１と電源ノードＮ１の間に接続されたスイッチＳ１と、補助電源端子Ｔ２と電源ノードＮ１の間に接続されたスイッチＳ２とを備え、主電源端子Ｔ１の電圧Ｖ１と参照電圧ＶＲ１とを比較し、Ｖ１＞ＶＲ１の場合はスイッチＳ１をオンさせるとともにスイッチＳ２をオフさせ、Ｖ１＜ＶＲ１になった場合は、スイッチＳ１をオフさせるとともに、電源ノードＮ１の電圧Ｖ３が徐々に上昇するようにスイッチＳ２をオン／オフさせる。したがって、Ｖ３をＶ１からＶ２に切換える場合でも、Ｖ３によって駆動されるクロック発生回路９は安定に動作する。 （もっと読む）

【課題】処理速度の低下を最低限に抑えかつ従来技術に比較して消費電流の変動を抑える。
【解決手段】プロセッサシステム１は、プログラムメモリ２に格納された複数の命令コードを任意の順序で連続して実行する。テーブルメモリ５３は、各命令コードと各命令コードの実行時の消費電流量との関係を示す消費電流量テーブルを格納する。電流変動抑制回路５１は、消費電流量テーブルを参照して、連続する２つの命令コードの実行時の消費電流量の差の大きさが所定のしきい値以下になるように、上記連続する２つの命令コードのうちの一方の命令コードの実行時にプロセッサシステム１に流す補正消費電流を算出し、上記算出された補正消費電流量の補正消費電流をプロセッサシステム１に流すように、補正消費電流発生回路５４を制御する。 （もっと読む）

【課題】マイコン搭載装置への電源供給遮断時にもマイコンにリセットをかけられるようにする。
【解決手段】電子制御装置１では、電源入力ライン１７へのバッテリ電圧（Ｖｂａｔ）から電源回路１９がマイコン２１用の電源電圧（以下、ＶＳ）を生成する。そしてリセット回路２は、マイコン２１のリセット端子２５をＶＳにプルアップする抵抗２７と、ＶＳの立ち上がり時にマイコン２１にパワーオンリセットをかける回路２９とに加え、オンすることで抵抗２７の上流側にＶＳを供給するＭＯＳＦＥＴ５１と、抵抗の上流側とグランドとの間に接続された抵抗５２と、電源入力ライン１７とＭＯＳＦＥＴ５１のゲートとの間に接続された駆動用の抵抗５３とを備える。そして、電源入力ライン１７へのバッテリ電圧が遮断されると、ＶＳがマイコン２１の最低動作電圧Ｖｍｉｎまで低下するよりも前に、ＭＯＳＦＥＴ５１がオフしてリセット端子２５が抵抗５２により０Ｖとなる。 （もっと読む）

【課題】温度が高くなりすぎたりあるいは低くなりすぎたりする発振状態となって、半導体集積回路が誤動作、動作停止等することを防止する。
【解決手段】実施形態によれば、半導体集積回路１は、回路部の温度又は動作速度に基づいて、温度が安定するように、回路部の制御パラメータを調整して、フィードバック制御を実行する制御部と、温度の時系列データである第１の履歴データと、制御パラメータの時系列データである第２の履歴データとを含む履歴データを格納する履歴レジスタ１７と、履歴データからフィードバック制御の有効性を判定する有効性判定部２４とを有する。 （もっと読む）

【課題】 本発明は、データ処理動作を行うよう構成されたデータ処理回路を備えたデータ処理装置を提供する。
【解決手段】 複数の状態保持回路がデータ処理回路の一部を形成し、これらの回路は、低電力モードに入ったデータ処理回路のそれぞれのノードにてそれぞれの状態値を保持するよう構成される。１以上のスキャンパスは、状態値がそれぞれのノードにスキャンインまたはアウトされてもよいよう、複数の状態保持回路を直列に接続する。複数のパリティ情報生成要素はスキャンパスに結合され、状態保持回路によってそれらそれぞれのノードにて保持されたそれぞれの状態値を示すパリティ情報を生成するよう構成される。複数のパリティ情報生成要素は、それぞれの状態値の一つが変化した場合にパリティパスの出力にて生成された出力パリティ値を反転するよう、１以上のパリティパスを提供し、状態保持回路によって保持された状態値の保全性の外部指示を提供するよう配置される。 （もっと読む）

【課題】デュアルパスマルチモード順次記憶素子
【解決手段】本明細書では、デュアルパスマルチモード順次記憶素子（ＳＳＥ）（１０）が説明されている。一実施例では、デュアルパスマルチモードＳＳＥは、第１（１４）および第２（１２）の順次記憶素子、データ入力、データ出力ならびに選択機構（１６）を備えている。第１および第２の順次記憶素子（１４、１２）は、それぞれ、入力および出力を有する。データ入力は両方の順次記憶素子の入力に結合され、データを受け入れるように構成される。データ出力は両方の順次記憶素子の出力に結合され、データを出力するように構成される。選択機構（１６）は、データ入力からのデータをデータ出力に渡すために、順次記憶素子のうちの１つを選択するように構成される。一実施例では、第１の順次記憶素子はパルストリガー式記憶素子（１４）を備えており、第２の順次記憶素子はマスタースレーブ記憶素子（１２）を備えている。 （もっと読む）

【課題】複数のＣＰＵコアを用いて構成される複数のシステムの中から異常状態のシステムを選択的にリセットするための技術を提供する。
【解決手段】マルチコアマイコン１の３つのＣＰＵコア１１〜１３を用いて構成される３つのシステムの中から、異常状態のシステムが異常監視部４０によって検出されると、異常状態のシステムを識別可能なリセット要求信号がリセット部５０によって出力される。そして、３つのシステムで動的に共有される周辺機能部３０は、周辺機能部３０を利用しているシステムと、リセット要求信号に基づき識別される異常状態のシステムが一致することを条件としてリセットされる。このため、周辺機能部３０が、正常なシステムによって利用されている状態においてリセットされないようにすることができる。 （もっと読む）

【課題】複数のＣＰＵコアを用いて構成される複数のシステムの中から異常状態のシステムを選択的にリセットするための技術を提供する。
【解決手段】マルチコアマイコン１の３つのＣＰＵコア１１〜１３を用いて構成される３つのシステムの中から、異常状態のシステムが異常監視部４０によって検出されると、異常状態のシステムを識別可能なリセット要求信号がリセット部５０によって出力される。そして、３つのシステムで静的に共有されるメモリ２０は、３つのシステムのそれぞれに割り当てられた３つの記憶領域２１〜２３のうち、リセット要求信号に基づき識別される異常状態のシステムに割り当てられた記憶領域がリセットされる。このため、正常なシステムによって利用されている記憶領域までリセットされないようにすることができる。 （もっと読む）

【課題】 ＭＰＵを用いることなく、ハードウェアリセットに依らなければ回復不可能な異常発生の際に、ハードウェアリセットを実施しシステムを回復する自動リセット回路を提供する。
【解決手段】 電源電圧確定回路５が、電源電圧確定信号１４を出力し、リセット信号出力手段２が、タイマー１から出力されるタイマー信号１１により起動してリセット信号１０を出力し、リセット信号出力制御手段４が、コンピュータ起動時に、リセット信号出力手段２を制御し、ファームウェア６が、リセット信号出力制御手段４を稼働させ、タイマー１の初期化とタイマー設定を行いタイマー信号１１を無効化し、割り込み検出回路７が、コンピュータ稼働中に、タイマー１の時間の経過により割り込み処理の実行を検出して出力した割り込みハンドラー起動信号１３を受けて、割り込みハンドラー６が起動し、タイマー１の初期化とタイマー設定を行い、タイマー信号１１を無効化する。 （もっと読む）

【課題】マイクロコンピュータの自己診断の実行時間を削減する。
【解決手段】リセット後の動作がホットスタートかコールドスタートかを判定する手段と、各機能ブロックで発生するエラーが他のどの機能ブロックへ影響があるのかの関連付け情報を保持し、通常動作時に発生したエラーがどのブロックで発生したエラーであるかを判定し、複数の機能ブロックからＢＩＳＴを実行する機能ブロックを選択する手段と、選択された機能ブロックのＢＩＳＴを実行する順序を関連付け情報に基づいて制御して、ＢＩＳＴの実行を指示する手段と、を備え、ホットスタートと判定された場合には、ＢＩＳＴを実行する機能ブロックを選択するとともに、選択した機能ブロックのＢＩＳＴを実行する順序を関連付け情報に基づいて制御してＢＩＳＴを実行し、コールドスタートと判定された場合には複数の機能ブロックのすべてのＢＩＳＴを実行する。 （もっと読む）

【課題】１つのＤＭＡコントローラが複数の処理手段に共用されるようになっているマイクロコンピュータにおいて、異なる処理手段に割り当てられた記憶領域同士の間でＤＭＡ転送が行われてしまう誤アクセスを防止する。
【解決手段】１つのＤＭＡコントローラ３７が２つのプロセッサエレメント（ＰＥ）１，２に共用されるマイコン４０には、記憶領域のうち、どの記憶領域がどのＰＥに割り当てられているかを示す割当テーブルを記憶するレジスタ４１が設けられている。そして、ＤＭＡコントローラ３７は、ＤＭＡ要求を受けると、その要求が示すデータ転送元の記憶領域が割り当てられているＰＥと、その要求が示すデータ転送先の記憶領域が割り当てられているＰＥとを、上記割当テーブルから特定して、その特定した両方のＰＥが一致していないと判定した場合には、データの転送処理（ＤＭＡ転送）を実施しないようになっている。 （もっと読む）

【課題】従来よりもノイズに妨害されることなく入力信号から値を読み取る。
【解決手段】信号処理装置Ａは、外部からデジタル信号ｄｓを受信する入力端子１と、異なる複数のサンプリング周期を合わせてデジタル信号ｄｓの値を読み取る入力信号読み取り部５とを具備する。 （もっと読む）

【課題】処理負荷の増大を抑制しつつ、処理結果の正確性を確保すること。
【解決手段】複数の命令実行手段を備え、該複数の命令実行手段について故障診断を行う機能を有するマイクロコンピュータであって、プログラムメモリに格納された命令を取得し、該取得した命令を解読する命令取得解読手段と、該命令取得解読手段により解読された命令に基づき、前記複数の命令実行手段に命令を発行すると共に、命令の発行先を特定する発行先特定情報を所定の記憶手段に書き込む命令発行手段と、を備え、前記複数の命令実行手段のうち、前記発行先特定情報が前記所定の記憶手段に書き込まれた命令実行手段について故障診断を行い、前記発行先特定情報が前記所定の記憶手段に書き込まれていない命令実行手段については故障診断を行わないことを特徴とする、マイクロコンピュータ。 （もっと読む）

【課題】書き換え不能なメモリに格納した割り込み処理プログラムを変更できることを目的とする。
【解決手段】複数種類の割り込みで処理する複数のプログラムのアドレスをベクタ毎に格納した第１割り込みベクタテーブルと、第１割り込みベクタテーブルの各ベクタの示すアドレスに処理プログラムを格納する領域とを第１メモリ１３に設け、第１割り込みベクタテーブルと同一内容の第２割り込みベクタテーブルを第２メモリ１４に設け、第１割り込みベクタテーブルをアクセスするアドレスを第２割り込みベクタテーブルをアクセスするアドレスに変換するアドレス変換手段２２を有し、外部機器３０から供給される命令により、第２割り込みベクタテーブルの任意ベクタのアドレスと任意ベクタの示すアドレスに格納する処理プログラムとを第２メモリ１４に書き込む書き込み手段４３を有する。 （もっと読む）

【課題】半導体装置の外部から入力されるコマンド（命令）及びアドレスのセットアップ／ホールドマージンを増加させることができる内部クロック周波数制御回路及びこれを利用する半導体装置を提供する。
【解決手段】本発明は、モードレジスタセット制御信号を受信してモードレジスタセット信号を出力するモードレジスタセットと、モードレジスタセット信号がイネーブルされて外部クロックと同一の周波数のデータ処理用クロックの予め設定された周期が経過するとイネーブル信号を生成する遅延部と、イネーブル信号がイネーブルされると外部から入力される同期命令をデコーディングして分周開始信号を生成する分周命令デコーダと、分周開始信号に応答して外部クロックと同一の周波数の選択クロックを出力するか、または、外部クロックより周波数が低いクロックを選択クロックとして出力する分周選択部とを含む。 （もっと読む）

【課題】外部からのリセット要求が入力されたとき、同期してリセット信号を出力するか、非同期でリセット信号を出力するかを、動作ステートに応じて適切に切り替えることができるようにする。
【解決手段】直列接続された複数の保持部を有するリセット要求保持部に外部からのリセット要求を保持し、リセット切替部が複数の保持部の出力のすべてを論理積演算して非同期リセット要求とするとともに複数の保持部の最終段の保持部の出力を同期リセット要求として非同期リセット要求と同期リセット要求を論理積演算して演算結果を出力するとともに、同期リセットモードでは非同期リセット要求をマスクし、リセット切替部での演算結果に基づいてリセット出力部よりリセット信号を出力する。 （もっと読む）