【課題】メッセージネットワークインターフェースユニットを提供すること。
【解決手段】メッセージネットワークインターフェースユニットは、プロセッサに連結されており、プロセッサがプロセッサによって生成された複数のメッセージをハードウェアユニットに送信することを可能にし、メッセージネットワークインターフェースユニットは、プロセッサによって生成された複数のメッセージのうちの少なくもと１つのメッセージの引数を格納するように動作可能な伝送レジスタであって、少なくとも１つのメッセージが推測的に生成される、伝送レジスタと、伝送レジスタに連結されており、複数のメッセージをキューに入れるように動作可能なキューであって、動作は、メッセージネットワークインターフェースユニットがトリガーメッセージを受信することに応じてキューにおいて実行される、キューとを含む。 （もっと読む）

【課題】高速データレートインタフェース。
【解決手段】デジタル制御データとデジタルプレゼンテーションデータの事前に選択されたセットを通信するための通信プロトコルを形成するために、共にリンクされるパケット構造を使用して、通信経路上、ホストとクライアントの間でデジタルデータを転送するためのデータインタフェース。前記信号プロトコルは、通信プロトコルを形成するパケットを生成、送信、及び受信し、デジタルデータを１つ又は複数のタイプのデータパケットに形成するように構成され、少なくとも１台が該ホストデバイスに常駐し、該通信経路を通して該クライアントに結合される、リンクコントローラによって使用される。インタフェースは、短距離「シリアル」タイプデータリンクでの、費用効果が高い、低電力の、双方向高速データ転送機構となる。 （もっと読む）

【課題】装置を小型化でき、かつ、複数のメモリデバイスのいずれにもアクセス可能な情報処理装置を提供する。
【解決手段】複数の記憶手段と、複数の記憶手段に対して情報の入出力を制御する制御手段と、情報を制御手段と送受信するために複数の記憶手段毎に制御手段と接続された第１の信号線と、情報を制御手段と送受信するために複数の記憶手段で共用され、制御手段の接続先を変更可能な第２の信号線と、制御手段からの指示に基づいて、複数の記憶手段のうち、いずれか１つの記憶手段に第２の信号線を接続させる切り替え手段と、を有する。 （もっと読む）

【課題】併走クロックを使用する信号伝送において、併走クロックの周波数を落とすことなく、信号の長距離伝送を行うことを可能とする。
【解決手段】送信側の通信装置１と受信側の通信装置４との間で、クロック信号と併走してデータ信号の伝送を行う伝送装置である。送信側の通信装置１は、１クロック周期の中に複数ビットのデータを入れ込み、その際、前記複数ビットの内少なくとも連続する２ビットを同一データとして持つ複数のデータ群として前記受信側の通信装置４送信する。受信側の通信装置は、受信したデータの少なくとも連続する２ビットの同一データを持つデータ群の内、２ビット目以降の何れか１ビットのデータを有効なデータとして受信する。 （もっと読む）

【課題】設計自由度を向上させることのできるデータ転送システム、データ転送装置及びデータ転送方法を提供する。
【解決手段】第１転送装置１０から第２転送装置２０への転送データＴＤの送信の際に信号レベルが切替えられる送信状態信号Ｔｓと、第２転送装置２０での転送データＴＤの受信の際に信号レベルが切替えられる受信状態信号Ｒｓとの一致・不一致を、第１転送装置１０の論理回路１５及び第２転送装置２０の論理回路２４の双方で比較する。これら論理回路１５，２４における比較結果に応じて、第１転送装置１０での新規のデータ信号Ｄ１の取り込みと、第２転送装置２０での転送データＴＤの受信とを交互に許可する。 （もっと読む）

【課題】マスタとスレーブを有し時計により同期する同期システムを得る。
【解決手段】生成部と送受信時間の計測部を有するマスタ１１、第１折返し部を含みリセットを受信すると第１時刻に動作する第１スレーブ１２、第２折返し部を含みリセットを受信すると第２時刻に動作する第２スレーブ１３、第１信号を第１スレーブへ送信する第１ケーブル、それと等長で第１信号をマスタへ送信する第２ケーブル、第２信号を第２スレーブへ送信する第３ケーブル、それと等長で第２信号をマスタへ送信する第４ケーブルを備え、計測部は第１信号が第１信号折返し部を経て受信される時間の半分の第１時間と第２信号が第２信号折返し部を経て受信される時間の半分の第２時間を算出し、生成部は到達時間の中で第２時間が最長の場合は第２時刻を０に第２時間と第１時間の差を第１時刻に設定し、第１時間が最長の場合は第１時刻を０に第１時間と第２時間の差を第２時刻に設定する。 （もっと読む）

【課題】通信ネットワークに接続されるものにつき、簡単で且つ低コストで実現できる構成で、ホストによる処理効率の低下を防止できるマイクロコンピュータを提供する。
【解決手段】ＣＰＵ２と通信モジュール３との間に、ＣＰＵ２が直接アクセスを行う読み出しバッファ９，及び書き込みバッファ８と、通信要求を周期的に出力することで通信モジュールが他のノードより受信したデータを読み出しバッファに転送する読み出し制御部１１と、書き込みバッファ８に書き込まれているデータを送信データとして通信モジュール３に転送する書き込み制御部８ａとを備える。また、ＣＰＵ２が通信モジュール３との間で直接データの読み書きを行うように制御するバイパスアクセス制御部７と、読み出し，書き込み，バイパスアクセスの各制御部６，７，８ａによる通信モジュール３へのアクセス順序を制御するアクセス順序制御部１０とを備える。 （もっと読む）

【課題】異なるクロックのデータ転送を行うときに、パルスストレッチ回路を用いることなく、不正な値が転送されないようにすることを目的とする。
【解決手段】クロックＣＬＫ−Ａで動作する入力側回路部２とクロックＣＬＫ−Ｂで動作する出力側回路部３とを有し、データＤａｔａ−Ａを出力データＤａｔａ−Ｂとして出力させる回路であって、入力側回路部２に設けられ、入力データＤａｔａ−Ａを入力して中間データＭｉｄとして出力する入力側フリップフロップ４と、出力側回路３に設けられ、中間データＭｉｄを入力して出力データＤａｔａ−Ｂとして出力させる出力側フリップフロップ５と、出力側フリップフロップ５が中間データＭｉｄを入力するときには、中間データＭｉｄを固定値として出力するように入力側フリップフロップ４を制御する制御部６と、を備えたことを特徴とする。 （もっと読む）

【課題】１本の信号線を用いて双方向のシリアル通信を行う通信システム及びそのデバイスを提供することを目的とする。
【解決手段】第１デバイス１１と第２デバイス１２間を１本の信号線で接続し、互いにレベルの異なる第１レベルと第２レベル、及び前記第１レベルと第２レベルの中間レベルを用いてシリアル通信を行う通信システムであって、第１デバイスは、第１レベルと中間レベルを繰り返すことで第２デバイスにクロックを送信し、第２デバイスは、受信したクロックの中間レベルの期間に第２レベルを出力するか否かで第１デバイスに情報を送信し、第１デバイスは、第２デバイスが情報を送信していない場合に、クロックの中間レベルの期間に第２レベルを出力するか否かで前記第２デバイス１２に情報を送信する。 （もっと読む）

【課題】一対の信号線からなる差動信号線に接続された送受信部が差動信号線を介して送信側又は受信側の何れに接続された場合にも通信を行うことが可能な送受信装置、及びそれを備えた信号伝送装置を提供する。
【解決手段】送受信装置１は、第１の信号線２１及び第２の信号線２２からなる差動信号線２０を介して送信側又は受信側に接続され、送信側に接続されたときは第１の信号線２１によって信号を受信し、受信側に接続されたときは第２の信号線２２によって信号を送信する送受信部１０と、送受信部１０によって送信又は受信される信号を処理する信号処理部１４とを備える。 （もっと読む）

【課題】ＨＤＭＩ等のデジタルインタフェースにおいて大容量のデータ通信を可能にする。
【解決手段】ＤＤＣラインを構成する２本の信号ライン、つまりＳＤＡラインおよびＳＣＬラインを、Ｉ２Ｃ通信ラインとして用いる他に、高速データ通信ラインとしても用いる。この２本の信号ラインをＩ２Ｃ通信ラインとして用いる場合、ソース機器１１０、シンク機器１２０は、Ｉ２Ｃ通信部を２本の信号ラインに接続した状態となり、Ｉ２Ｃの双方向通信を行う。一方、この２本の信号ラインを高速データ通信ラインとして用いる場合、ソース機器１１０、シンク機器１２０は、差動高速ドライバ／レシーバを２本の信号ラインに接続した状態となり、双方向差動通信を行う。双方向差動通信を行う場合、時分割双方向通信を行うことで、全体としての伝送速度は片方向の２倍強必要とされるが、エコーキャンセラを用いた双方向構造よりも安価に実現できる可能性がある。 （もっと読む）

【課題】ＵＳＢホストとデバイスの終端抵抗特性を同時に参考することができ、ＵＳＢ装置同士の適応性を向上させる。
【解決手段】ＵＳＢシステムに適用するオンライン較正方法は、複数の対のチャープ信号を提供するステップと、前記チャープ信号を検出し、所定数量の前記チャープ信号を発信する前に、前記デバイスの終端抵抗とそれに接続されるホストの終端抵抗に電源を加えて、前記チャープ信号の準位を変更するステップと、前記変更後のチャープ信号のノード上での準位変化を検出するステップと、前記準位変化に基づきオンライン較正を行い前記変更後のチャープ信号の準位を所定範囲内に維持するステップと、を有する。 （もっと読む）

【課題】ＵＳＢ通信においてパケット送信中も消費電力の低減を図ることが可能なＵＳＢ通信装置を提供する。
【解決手段】ＵＳＢ通信装置は、ドライバ回路（５１）は、上位装置（２）からの送信要求信号（８）に基づくパケット送信期間にパケットをＵＳＢバス（３）へ送信する。レシーバ回路（５２）は、前記ＵＳＢバス（３）に前記パケットが送信されたことを検出すると検出するとパケット送信中を示すスケルチ信号（１１）を出力する。ラインステート信号制御回路（６）は、スケルチ信号を入力すると予め定められたラインステート信号（１２）により上位装置へ通知する。レシーバ回路は、パケット送信期間において、ラインステート信号の出力を固定させるようにラインステート信号制御回路を制御すると共にレシーバ回路を停止させるように制御する。 （もっと読む）

【課題】クラス選択におけるユーザの利便性を向上させつつも、ユーザの意図に沿ったデバイスクラスを選択することのできる通信方法を提供する。
【解決手段】ＤＳＣ（デバイス装置）が、自身が対応している全てのデバイスクラスについてＰＣ（ホスト装置）と接続可能か否かを判断する（ステップＳ８〜ステップＳ１３）。次に、ホスト装置と接続可能と判断されたデバイスクラスを表示部に表示する（ステップＳ１５）。その後、表示部に表示されたデバイスクラスの中から１つのデバイスクラスが選択されると、そのデバイスクラスの通信プロトコルでデータ通信を開始する（ステップＳ２０）。 （もっと読む）

【課題】ＱｏＳ制御回路自身も含めたバッファ制御の低消費電力化を実現する。
【解決手段】パケット多重手段（２）と、多重データに対して大容量バッファ制御を行うＱｏＳバッファ制御手段（５）と、多重データに対して小容量バッファ制御を行うＦＩＦＯ手段（６）と、大容量バッファ制御中のトラヒック状態および小容量バッファ制御中のトラヒック状態をそれぞれモニタし、大容量バッファ制御または小容量バッファ制御のいずれかを選択切り替えする入力選択信号および出力選択信号を生成するとともに、小容量バッファ制御中においてＱｏＳバッファ制御手段をパワーダウンさせておく省電力選択制御手段（４）と、選択信号に基づいて小容量バッファ制御と大容量バッファ制御の入出力を切り替える入力選択手段（３）および出力選択手段（７）とを備える。 （もっと読む）

【課題】データを同期化させるクロック信号の許容される周波数の範囲を広げる。
【解決手段】実施形態によれば、データ同期化回路ＳＹＮＣ０は、データホールド回路ＢＬＣ０と、受信タイミング生成回路ＢＬＢ０と、更新タイミング調整回路ＢＬＥ０とを備えている。データホールド回路ＢＬＣ０は、クロック信号ＣＬＫ＿Ａ０に同期したデータＤＯＵＴ０を受信して、当該データＤＯＵＴ０がクロック信号ＣＬＫ＿Ｂに同期化されたデータＳＹＮＣ＿ＤＡＴＡ０を出力する。更新タイミング調整回路ＢＬＥ０は、受信タイミング生成回路ＢＬＢ０内のＤフリップフロップ２３０＿０，２３０＿１及び２３０＿２の値の更新のタイミングを、クロック信号ＣＬＫ＿Ｂに同期した更新イネーブル信号ＵＥ０に基づいて制限する。 （もっと読む）

【課題】プロセッサコアのローカルメモリや共有メモリの所要のアドレスに対して小さな回路規模で排他制御を行うことができるデータプロセッサを提供する。
【解決手段】要求に従ってバスロック設定と解除が可能にされるシステムバス（５）を共有する複数個のプロセッサコア（２０，４０）が相互に互いの内部リソース(２２，４２)を共有するデータプロセッサ（１）において、プロセッサコアが内部リソースの第１アドレス（ロック変数割り当てアドレス）へアクセスを行うときバスロックの要求を伴って当該アクセス要求をシステムバスに出力することによりシステムバスにバスをロックさせると共にシステムバスから当該プロセッサコアに帰還されるのを待って当該アクセス要求を処理し、プロセッサコアが内部の第２アドレスへアクセスを行うとき当該アクセス要求をプロセッサコアの内部で処理する。 （もっと読む）

【課題】折り畳み式の携帯端末等で、シリアルインターフェースにて接続される制御デバイスと、被制御デバイス（複数）とが別々の筐体に配置される場合、筐体間の信号本数が多くなると断線の可能性が増大するだけでなく、フレキケーブルなどが広くなりコストアップや外観デザインへの悪影響の要因となる。
【解決手段】複数の被制御デバイスが同期式シリアルインターフェースの場合において、1系統の同期式シリアルインターフェースのシリアルデータ信号の先頭に接続するデバイスを選択するためのデータを付加し、そのデバイス選択データをデコードして接続するデバイスのCS(チップセレクト)信号を付加ビットと選択デバイスへの送信データの間で生成し、送信データの送信完了(入力CSの完了)でCS信号を停止する回路を制御される基板側に搭載することによって、1系統の高速同期式シリアルで複数のデバイスが制御可能となり、筐体間の信号本数低減を可能とする。 （もっと読む）

【課題】シリアルクロックの動作周波数が上限に達していても、新たなシリアルデータ信号線路を追加することなく、転送速度のさらなる高速化が可能な、共通クロック方式のシリアル転送回路を提供する。
【解決手段】シリアルデータ信号を伝送する線路として、従来のシリアルデータ信号線路に加えて、シリアルクロック信号を伝送する線路をも利用する。このとき、シリアルクロック信号を伝送する線路のインピーダンスを制御することによって、シリアルデータ信号の一部を表現する。 （もっと読む）