携帯端末
【課題】折り畳み式の携帯端末等で、シリアルインターフェースにて接続される制御デバイスと、被制御デバイス（複数）とが別々の筐体に配置される場合、筐体間の信号本数が多くなると断線の可能性が増大するだけでなく、フレキケーブルなどが広くなりコストアップや外観デザインへの悪影響の要因となる。
【解決手段】複数の被制御デバイスが同期式シリアルインターフェースの場合において、1系統の同期式シリアルインターフェースのシリアルデータ信号の先頭に接続するデバイスを選択するためのデータを付加し、そのデバイス選択データをデコードして接続するデバイスのCS(チップセレクト)信号を付加ビットと選択デバイスへの送信データの間で生成し、送信データの送信完了(入力CSの完了)でCS信号を停止する回路を制御される基板側に搭載することによって、1系統の高速同期式シリアルで複数のデバイスが制御可能となり、筐体間の信号本数低減を可能とする。
【解決手段】複数の被制御デバイスが同期式シリアルインターフェースの場合において、1系統の同期式シリアルインターフェースのシリアルデータ信号の先頭に接続するデバイスを選択するためのデータを付加し、そのデバイス選択データをデコードして接続するデバイスのCS(チップセレクト)信号を付加ビットと選択デバイスへの送信データの間で生成し、送信データの送信完了(入力CSの完了)でCS信号を停止する回路を制御される基板側に搭載することによって、1系統の高速同期式シリアルで複数のデバイスが制御可能となり、筐体間の信号本数低減を可能とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板間もしくは筐体間のシリアルインターフェース信号本数を低減する回路を搭載した携帯端末に関するものである。
【背景技術】
【０００２】
図２及び図３は従来のシリアルインターフェース信号本数を低減する回路の構成を示し、図４は一般的なシリアルインターフェース接続の構成を示している。
【０００３】
図２の従来方式（特許文献１）の構成において、下筐体にはメインＣＰＵとＬＣＤコントローラとＰ／Ｓ変換（パラレル／シリアル変換）を行うシリアル通信部があり、上筐体にはＩ２Ｃ／ＳＰＩ変換回路を搭載したＳ／Ｐ変換（シリアル／パラレル変換）通信部とＬＣＤがあり、メインＣＰＵからのＩ２Ｃ信号をＩ２Ｃ／ＳＰＩ変換回路を搭載したＳ／Ｐ変換（シリアル／パラレル変換）通信部を介してＳＰＩ信号に変換してＬＣＤを制御することで、下筐体と上筐体のインターフェースの信号数としてＳＰＩの接続信号本数を少なくすることを実現している。
【０００４】
また、図３の従来方式（特許文献２）の構成においては、制御部よりストローブ信号にて被制御デバイスを選択する３線式シリアルインターフェースにて複数の被制御デバイスを制御する場合において、被制御デバイス選択部は制御部からの被制御デバイスへの出力データ信号と被制御デバイス選択用のクロック信号と制御デバイス選択用のストローブ信号を入力して各被制御デバイスの選択部を制御する信号を生成する機能を有し、各選択部は被制御デバイス選択部からの選択信号より制御部からのストローブ信号を制御する機能を有し、データ出力デバイス選択部は被制御デバイス選択部からの選択信号より被制御デバイスからのデータ出力を選択し制御部へ出力する機能を有することで、制御部からは６本のシリアルインターフェース信号で複数の被制御デバイスを制御可能としインターフェースの信号本数を少なくすることを実現している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２１０９９２号公報
【特許文献２】特開２０００−２５９５５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、図２の従来例の場合、上筐体にＩ２Ｃ／ＳＰＩ変換回路を搭載したＳ／Ｐ変換（シリアル／パラレル変換）通信部の搭載が前提であり、またＩ２Ｃ／ＳＰＩ変換回路はＬＣＤ制御のための回路であり、複数のＳＰＩ制御デバイスには対応していない。また、このＩ２Ｃ／ＳＰＩ変換回路が複数のＳＰＩ制御デバイスに対応可能な場合においても、Ｉ２Ｃは低速インターフェース（４００ｋＨｚ）のためＳＰＩインターフェース（数ＭＨｚ〜数十ＭＨｚ）に比べて通信時間が遅く、更にＳＰＩ制御に比べて制御が複雑になってしまう課題がある。
【０００７】
また、図３の従来例の場合についても、被制御デバイスはストローブ信号にて被制御デバイスを選択する３線式シリアルインターフェース方式に限定されており、有効データ通信中にアクティブになるチップセレクト信号によるシリアルインターフェース方式には対応していない。また、制御部として６本のシリアルインターフェース信号が必要であり、通常の１系統のシリアルインターフェース４本（クロック信号、データ出力信号、データ入力信号、ストローブ信号）に対して、被制御デバイス選択用のクロック信号とストローブ信号の２本が必要であり、且つ４本の制御に比べて制御が複雑になってしまう課題がある。
【０００８】
また、図４の一般的な従来方式の構成においては、同期式シリアルインターフェースにて、制御部より３つの被制御デバイスを制御する場合において、制御デバイスは各被制御デバイスで共通なクロック信号、データ出力信号の２本と、各被制御デバイスで個別な３本のシップセレクト信号と３本のデータ入力信号が必要であり、合計８本のインターフェースを接続しなければならず、更に被制御デバイスの数が増えた場合は更に接続信号本数が増加してしまう課題がある。
【０００９】
本発明は、第一の基板もしくは筐体の制御デバイスから１系統の同期シリアルインターフェースとしてチップセレクト信号、クロック信号、データ出力信号の３本、もしくは更にデータ入力信号を追加した4本にて、第二の基板もしくは筐体の複数の被制御デバイスを制御可能とし、簡易な回路搭載で、高速で且つ制御処理増加の少ない方法で、基板間もしくは筐体間のシリアルインターフェース信号本数を低減できることを目的とする。
【課題を解決するための手段】
【００１０】
本発明の携帯端末は、第1及び第２の基板と、前記第1の基板に配置され、チップセレクト信号、クロック信号、及びデータ出力信号を備える第1の同期式シリアルインターフェースを有する第１デバイスと、前記第2の基板に配置され、第２の同期式シリアルインターフェースを有する、複数の第２デバイスと、前記チップセレクト信号、前記クロック信号、及び前記データ出力信号を基に、前記複数の第２デバイスの前記第２の同期式シリアルインターフェースを制御する制御回路と、を有する。
【００１１】
この構成により、基板が２つに分かれる構成の携帯端末において、第１の基板に制御する第１のデバイス、第２の基板に制御される複数の第２のデバイスが搭載されている構成にて、第１のデバイスが１系統の同期式シリアルインターフェースであるチップセレクト信号、クロック信号、データ出力信号の３本の信号にて、複数の第２のデバイスを制御可能とする回路を第２のデバイスに搭載することで、基板間の同期式シリアルインターフェース接続信号本数を低減することが出来る。
【００１２】
また、本発明の携帯端末は、前記第1の同期式シリアルインターフェースは、更にデータ入力信号を備え、前記制御回路は、前記チップセレクト信号、前記クロック信号、データ入力信号、及び前記データ出力信号を基に、前記複数の第２デバイスの前記第２の同期式シリアルインターフェースを制御する。
【００１３】
この構成により、第１のデバイスが１系統の同期式シリアルインターフェースであるチップセレクト信号、クロック信号、データ入力信号、データ出力信号の4本の信号にて、複数の第２のデバイスを制御可能とする回路を第２のデバイスに搭載することで、基板間の同期式シリアルインターフェース接続信号本数を低減することが出来る。
【００１４】
また、本発明の携帯端末は、前記第1の同期式シリアルインターフェースは、シリアルデータ信号の先頭に複数の第２デバイスのそれぞれに対応する選択データと、前記選択データの後に前記第２デバイスで利用する送信データを備え、前記第２の同期式シリアルインターフェースは、チップセレクト信号を備え、前記制御回路は、前記選択データと選択したデバイスへの前記送信データの間、前記選択データに対応する第２デバイスのチップセレクト信号を有効にし、前記送信データの送信完了に応じて前記第２デバイスのチップセレクト信号を無効にする。
【００１５】
この構成により、複数の第２のデバイスを制御可能とする回路は、同期式シリアルインターフェースのシリアルデータ信号の先頭に、接続する複数の第２のデバイスより、１つの制御するデバイス選択するための選択データが付加されており、その選択データをデコードして接続する第２のデバイスのチップセレクト信号を、選択データと選択したデバイスへの送信データの間で生成し、送信データの送信完了にてチップセレクト信号を停止する回路を搭載することで、第１の同期式シリアルインターフェースと第２の同期式シリアルインターフェースとのクロック信号の周波数を実質的に同一にしつつ、即ちデータの転送レートが実質的に同一にしつつも、１系統のシリアルインターフェースで複数の被制御デバイスを制御することが出来る。
【００１６】
また、本発明の携帯端末は、前記第1の同期式シリアルインターフェースは、シリアルデータ信号の先頭に複数の第 ２デバイスのそれぞれに対応する選択データと、前記選択データの後に前記第２デバイスで利用する送信データと前記第２デバイスから受信する受信データを備え、前記第２の同期式シリアルインターフェースは、チップセレクト信号を備え、前記制御回路は、前記選択データと選択したデバイスへの前記送信データと前記受信データの間、前記選択データに対応する第２デバイスのチップセレクト信号を有効にし、前記送信データの送信完了又は前記受信データの受信完了に応じて前記第２デバイスのチップセレクト信号を無効にする。
【００１７】
この構成により、複数の第２のデバイスを制御可能とする回路は、同期式シリアルインターフェースのシリアルデータ信号の先頭に、接続する複数の第２のデバイスより、１つの制御するデバイス選択するための選択データが付加されており、その選択データをデコードして接続する第２のデバイスのチップセレクト信号を、選択データと選択したデバイスへの送信データまたは選択でデバイスからの受信データの間で生成し、送信データの送信完了または受信データの受信完了にてチップセレクト信号を停止する回路を搭載することで、第１の同期式シリアルインターフェースと第２の同期式シリアルインターフェースとのクロック信号の周波数を実質的に同一にしつつ、即ちデータの転送レートが実質的に同一にしつつも、１系統のシリアルインターフェースで複数の被制御デバイスを制御することが出来る。
【００１８】
また、本発明の携帯端末は、前記第１デバイスは、データ出力信号とデータ入力信号を備える第1の調歩同期シリアルインターフェースを有し、前記第２の基板は、第２の調歩同期シリアルインターフェースを有する複数の第３デバイスが配置され、前記制御回路は、前記第1の同期式シリアルインターフェースの前記チップセレクト信号、前記クロック信号、及び前記データ出力信号を基に、前記複数の第３デバイスの前記第３の調歩同期シリアルインターフェースを制御する。
【００１９】
この構成により、第１のデバイスは調歩同期シリアルインターフェースであるデータ出力信号とデータ入力信号を有し、第２の基板には調歩同期シリアルインターフェースを有する第３のデバイスが搭載されている構成にて、第１のデバイスが同期式シリアルインターフェースであるチップセレクト信号、クロック信号、データ出力信号の３本の信号にて、複数の第３のデバイスを制御可能とする回路を第２のデバイスに搭載することで、基板間の調歩同期シリアルインターフェース接続信号本数を低減することが出来る。
【００２０】
また、本発明の携帯端末は、前記制御回路は、前記第３デバイスに対応する前記選択データと前記選択データに対応する前記第３デバイスのデータ出力信号又はデータ入力信号の間、前記選択データに対応する第３デバイスデータ出力信号又はデータ入力信号を、前記第１デバイスの第３デバイスデータ出力信号又はデータ入力信号を接続する。
【００２１】
この構成により、複数の第３のデバイスを制御可能とする回路は、同期式シリアルインターフェースにて複数の第３のデバイスより１つのデバイスを選択し、選択された第３のデバイスへのデータ出力通信の間または選択された第３のデバイスからのデータ入力通信の間、第１のデバイスと選択された第３のデバイスの調歩動機シリアルインターフェースデータ信号を接続する回路を搭載することで、１系統の調歩動機シリアルインターフェースで複数の被制御デバイスを制御することが出来る。
【００２２】
また、本発明の携帯端末は、第1及び第２の筐体を備え、前記第1の基板は前記第１の筐体に配置され、前記第２の基板は前記第２の筐体に配置される。
【００２３】
この構成により、第１の基板が第１の筐体に配置され、第２の基板が第２の筐体に配置されている構成において、第１の筐体と第２の筐体の筐体間のシリアルインターフェース接続信号本数を低減することが出来る。
【００２４】
また、本発明の携帯端末は、前記第1の筐体と前記第２の筐体を回動自在に連結するヒンジ部を備える。
【００２５】
この構成により、第１の筐体と第２の筐体を接続するヒンジ部を通るシリアルインターフェース接続信号本数を低減することが出来る。
【発明の効果】
【００２６】
本発明によれば、筐体または基板が２つに分かれる構成の携帯端末において、第１の基板に制御するデバイス、第２の基板に複数の被制御デバイスが搭載されている構成にて、第１の基板の第１の制御デバイスより１系統の同期式シリアルインターフェースで、第２の基板の複数の第２の被制御デバイスを制御可能とする回路を有したデバイスを第２の基板に搭載することで、基板間または筐体間の同期式シリアルインターフェース接続信号本数を低減する事が可能であり、また更に第１の基板の第１の制御デバイスより各１系統の同期式シリアルインターフェースと調歩同期シリアルインターフェースで、第２の基板の、同期式シリアルインターフェースで制御される複数の第２の被制御デバイスと、調歩同期シリアルインターフェースで制御される複数の第３の被制御デバイスを、制御可能とする回路を有したデバイスを第２の基板に搭載することで、基板間または筐体間のシリアルインターフェース接続信号本数を低減する事が可能である。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施の形態に係わる同期式シリアルＩ／Ｆ信号本数削減の構成図
【図２】従来のシリアルインターフェース信号本数削減の構成図
【図３】従来のシリアルインターフェース信号本数削減の構成図
【図４】従来のシリアルインターフェース信号本数削減の構成図
【図５】本発明の実施の形態に係わる同期式シリアルＩ／Ｆ信号本数削減の構成図
【図６ａ】本発明の実施の形態に係わる同期式シリアルＩ／Ｆ信号本数削減の回路図
【図６ｂ】本発明の実施の形態に係わる同期式シリアルＩ／Ｆ信号本数削減回路のタイミングチャート
【図７ａ】本発明の実施の形態に係わる同期式シリアルＩ／Ｆ信号本数削減の回路図
【図７ｂ】本発明の実施の形態に係わる同期式シリアルＩ／Ｆ信号本数削減回路のタイミングチャート
【図８】本発明の実施の形態に係わる複合シリアルＩ／Ｆ信号本数削減の構成図
【図９】本発明の実施の形態に係わる複合シリアルＩ／Ｆ信号本数削減の回路図
【図１０】本発明の実施の形態に係わるシリアルＩ／Ｆ信号本数削減の構成図
【図１１】本発明の実施の形態に係わるシリアルＩ／Ｆ信号本数削減の構成図
【発明を実施するための形態】
【００２８】
（実施の形態）
次に、本発明の具体的な実施例について、以下に図を用いて詳細に説明する。
【００２９】
図１において、本実施の形態の携帯端末は、第一の基板１１に制御デバイス１３が搭載され、第二の基板１２に同期式シリアルインターフェースで制御される被制御デバイス１４（１）と被制御デバイス（２）１５と被制御デバイス（３）１６と被制御デバイス（４）１７が搭載されている構成になっている。
【００３０】
この構成によって、制御デバイス１３は少なくとも1系統以上の同期式シリアルインターフェース制御回路を有し、被制御デバイス（１）１４に接続され制御する。被制御デバイス（１）１４は制御デバイス１３からの同期式シリアルインターフェースを受けて、被制御デバイス（１）１４用のＣＳ０信号、被制御デバイス（２）１５用のＣＳ１信号、被制御デバイス（３）１６用のＣＳ２信号、被制御デバイス（４）１７用のＣＳ３信号のいずれかのチップセレクト信号を生成して各被制御デバイスを制御し書き込みを可能とすることで、制御デバイス１３より１系統の同期シリアルインターフェースにて、被制御デバイス（１）１４と被制御デバイス（２）１５と被制御デバイス（３）１６と被制御デバイス（４）１７を制御可能とし、第一の基板１１と第二の基板１２の間のシリアルインターフェース信号本数低減を実現できることとなる。
【００３１】
図５において、本実施の形態の携帯端末は、図１の構成に加えて、被制御デバイス５４（１）と被制御デバイス（２）５５と被制御デバイス（３）５６と被制御デバイス（４）５７からのデータ出力信号をＤＩＮ信号として、制御デバイス５３がデータ受信できる構成になっている。
【００３２】
この構成によって、制御デバイス５３は少なくとも1系統以上の同期式シリアルインターフェース制御回路を有し、被制御デバイス（１）５４に接続され制御する。被制御デバイス（１）５４は制御デバイス５３からの同期式シリアルインターフェースを受けて、被制御デバイス（１）５４用のＣＳ０信号、被制御デバイス（２）５５用のＣＳ１信号、被制御デバイス（３）５６用のＣＳ２信号、被制御デバイス（４）５７用のＣＳ３信号のいずれかのチップセレクト信号を生成して各被制御デバイスを制御し書込みを可能、更に被制御デバイス（１）５４からのＤＩＮ０信号、被制御デバイス（２）５５からのＤＩＮ１信号、被制御デバイス（３）５６からのＤＩＮ２信号、被制御デバイス（４）５７からのＤＩＮ３信号のいずれかの選択された被制御デバイスからのデータ信号を選択して、制御デバイス５３へのＤＩＮ信号を生成し読み出しを可能とすることで、制御デバイス５３より１系統の同期シリアルインターフェースにて、被制御デバイス（１）５４と被制御デバイス（２）５５と被制御デバイス（３）５６と被制御デバイス（４）５７を制御可能とし、第一の基板５１と第二の基板５２の間のシリアルインターフェース信号本数低減を実現できることとなる。
【００３３】
また、図６ａにおいて、本発明の実施の形態に係わる同期式シリアルＩ／Ｆ信号本数削減の回路（Ｉ／Ｆはインターフェースを意味する。本明細書において同様である。）は、４つの被制御デバイスを制御する例として、チップセレクト生成回路６１の動作について説明する。チップセレクト生成回路６１は、被制御デバイスを識別するためのＤＯＵＴデータを保持するためのフリップフロップ６２及び６３と、このフリップフロップ６２及び６３のデコード結果より各チップセレクト信号を生成するためのＣＳ０信号用のフリップフロップ６４、ＣＳ１信号用のフリップフロップ６５、ＣＳ２信号用のフリップフロップ６６、ＣＳ３信号用のフリップフロップ６７と、被制御デバイスを識別するためのＤＯＵＴデータ区間でフリップフロップ６２及び６３へのクロック信号停止及び各チップセレクト信号を生成するフリップフロップ６４〜６７のアクティブタイミングをクロック信号より生成するためのカウンタ６８によって構成される。
【００３４】
この構成によって、制御デバイスからの出力信号である、チップセレクト信号ＣＳ、クロック信号ＣＬＫ、データ出力信号ＤＯＵＴがチップセレクト生成回路６１へ入力され、データ出力信号ＤＯＵＴの先頭２ｂｉｔのデバイス選択信号をフリップフロップ６２及び６３にてラッチし、カウンタ６８にて先頭２ｂｉｔ以外のクロック供給を停止する。フリップフロップ６２及び６３の信号をデコードし、先頭２ｂｉｔの次のｂｉｔをダミーｂｉｔとし、このダミーｂｉｔのタイミングでデコードした結果を各チップセレクト生成用のフリップフロップ６４〜６７にてラッチできるようにカウンタ６８よりクロックを出力し、所望のチップセレクト信号を生成する。この回路構成によって制御デバイスより1系統の同期式シリアルインターフェースにて、複数の被制御デバイスへの書き込みが実現できる。この例では、チップセレクト信号ＣＳのセットアップ時間を確保するため、ダミーｂｉｔを１ｂｉｔにしているが、クロック信号ＣＬＫの周波数に応じてセットアップ時間が確保できるように任意のダミーｂｉｔでの回路変更も可能であり、また被制御デバイスの数に応じて各フリップフロップやデコード回路を変更することで、更に複数の被制御デバイスの制御が可能となる。
【００３５】
また、本発明の実施の形態に係わる同期式シリアルＩ／Ｆ信号本数削減の回路は、図６ｂにおいて、制御デバイスからのチップセレクト信号ＣＳ、クロック信号ＣＬＫ、データ出力信号ＤＯＵＴと、前記図６ａの回路より出力される各チップセレクト信号ＣＳ０、ＣＳ１、ＣＳ２、ＣＳ３のタイミングチャートを示す。このタイミングチャートにおいて、本実施の形態の回路は、データ出力信号ＤＯＵＴは被制御デバイスを選択するための先頭２ｂｉｔとダミーの１ｂｉｔとデータ信号１６ｂｉｔで構成され、被制御デバイスを選択するための先頭２ｂｉｔをＣＳ１を選択するための［０、１］で受信後、この２ｂｉｔのデータをデコードし、ダミーｂｉｔ位相のクロック信号ＣＬＫの立ち上りでチップセレクト信号ＣＳ１のみをハイレベルで出力し、以降の送信データ信号１６ｂｉｔをクロック信号ＣＬＫに同期してＣＳ１で選択された被制御デバイスが受信し、制御デバイスからのチップセレクト信号ＣＳがローレベルになることで、被制御デバイスのチップセレクト信号ＣＳ１もローレベルとなり、ＣＳ１で選択された被制御デバイスへの１６ｂｉｔデータの書き込みが可能となり、更に制御デバイスからのシリアルインターフェースクロック周波数のままで、被制御デバイスへの書込みが可能となる。
【００３６】
また、図７ａにおいて、本発明の実施の形態に係わる同期式シリアルＩ／Ｆ信号本数削減の回路は、４つの被制御デバイスを制御する例として、チップセレクト生成／データ入力切替回路７１の動作について説明する。チップセレクト生成／データ入力切替回路７１は、被制御デバイスを識別するためのＤＯＵＴデータを保持するためのフリップフロップ７２及び７３と、このフリップフロップ７２及び７３のデコード結果より各チップセレクト信号を生成するためのＣＳ０信号用のフリップフロップ７４、ＣＳ１信号用のフリップフロップ７５、ＣＳ２信号用のフリップフロップ７６、ＣＳ３信号用のフリップフロップ７７と、被制御デバイスを識別するためのＤＯＵＴデータ区間でフリップフロップ７２及び７３へのクロック信号停止及び各チップセレクト信号を生成するフリップフロップ７４〜７７のアクティブタイミングをクロック信号より生成するためのカウンタ７８と、各被制御デバイスからのデータ入力信号（ＤＩＮ０〜ＤＩＮ３）を各チップセレクト信号（ＣＳ０〜ＣＳ３）にて選択してＤＩＮ信号を生成するセレクタ７９によって構成される。
【００３７】
この構成により、制御デバイスからの出力信号である、チップセレクト信号ＣＳ、クロック信号ＣＬＫ、データ出力信号ＤＯＵＴがチップセレクト生成／データ入力切替回路７１へ入力され、データ出力信号ＤＯＵＴの先頭２ｂｉｔのデバイス選択信号をフリップフロップ７２及び７３にてラッチし、カウンタ７８にて先頭２ｂｉｔ以外のクロック供給を停止する。フリップフロップ７２及び７３の信号をデコードし、先頭２ｂｉｔの次のｂｉｔをダミーｂｉｔとし、このダミーｂｉｔのタイミングでデコードした結果を各チップセレクト生成用のフリップフロップ５７〜７７にてラッチできるようにカウンタ７８よりクロックを出力し、所望のチップセレクト信号を生成する。また、各被制御デバイスからのデータを制御デバイスがリードする場合は、所望のチップセレクト信号をフリップフロップ７４〜７７よりセレクタ７９が各被制御デバイスからのデータ入力信号（ＤＩＮ０〜ＤＩＮ３）を各チップセレクト信号（ＣＳ０〜ＣＳ３）にて選択してＤＩＮ信号を生成し制御デバイスより、選択した被制御デバイスからのシリアルデータ受信が可能となり、この回路構成によって制御デバイスより1系統の同期式シリアルインターフェースにて、複数の被制御デバイスへの書き込みと読み出しが実現できる。この例では、チップセレクト信号ＣＳのセットアップ時間を確保するため、ダミーｂｉｔを１ｂｉｔにしているが、クロック信号ＣＬＫの周波数に応じてセットアップ時間が確保できるように任意のダミーｂｉｔでの回路変更も可能であり、また被制御デバイスの数に応じて各フリップフロップやデコード回路を変更することで、更に複数の被制御デバイスの制御が可能となる。
【００３８】
また、本発明の実施の形態に係わる同期式シリアルＩ／Ｆ信号本数削減の回路は、図７ｂにおいて、制御デバイスからのチップセレクト信号ＣＳ、クロック信号ＣＬＫ、データ出力信号ＤＯＵＴ、データ入力信号ＤＩＮと、前記図７ａの回路より出力される各チップセレクト信号ＣＳ０、ＣＳ１、ＣＳ２、ＣＳ３のタイミングチャートを示す。このタイミングチャートにおいて、本実施の形態の回路は、データ出力信号ＤＯＵＴは被制御デバイスを選択するための先頭２ｂｉｔとダミーの１ｂｉｔとデータ信号１６ｂｉｔで構成され、被制御デバイスを選択するための先頭２ｂｉｔをＣＳ１を選択するための［０、１］で受信後、この２ｂｉｔのデータをデコードし、ダミーｂｉｔ位相のクロック信号ＣＬＫの立ち上りでチップセレクト信号ＣＳ１のみをハイレベルで出力し、以降の送信データ信号８ｂｉｔをクロック信号ＣＬＫに同期してＣＳ１で選択された被制御デバイスが受信し、その後に受信データ信号８ｂｉｔをクロック信号ＣＬＫに同期してＣＳ１で選択された被制御デバイスが送信し、制御デバイスからのチップセレクト信号ＣＳがローレベルになることで、被制御デバイスのチップセレクト信号ＣＳ１もローレベルとなり、ＣＳ１で選択された被制御デバイスからの８ｂｉｔデータの読み出しが可能となり、更に制御デバイスからのシリアルインターフェースクロック周波数のままで、被制御デバイスへの読み出しが可能となる。
【００３９】
また、図８において、本実施の形態の携帯端末は、第一の基板８１に制御デバイス８３が搭載され、第二の基板８２に同期式シリアルインターフェースで制御される被制御デバイス（１）８４と被制御デバイス（２）８５ａと被制御デバイス（３）８５ｂと被制御デバイス（４）８５ｃと、調歩同期シリアルインターフェースで制御される被制御デバイス（５）８６ａと被制御デバイス（６）８６ｂと被制御デバイス（７）８６ｃと被制御デバイス（８）８６ｄが搭載されている構成になっている。
【００４０】
この構成によって、制御デバイス８３は少なくとも1系統以上の同期式シリアルインターフェース制御回路と調歩同期シリアルインターフェース制御回路を有し、被制御デバイス（１）８４に接続され制御する。被制御デバイス（１）８４は制御デバイス８３からの同期式シリアルインターフェースを受けて、被制御デバイス（１）８４用のＣＳ０信号、被制御デバイス（２）８５ａ用のＣＳ１信号、被制御デバイス（３）８５ｂ用のＣＳ２信号のいずれかのチップセレクト信号を生成して各被制御デバイスを制御し、更に被制御デバイス（１）８４からのＤＩＮ０信号、被制御デバイス（２）８５ａからのＤＩＮ１信号、被制御デバイス（３）８５ｂからのＤＩＮ２信号のいずれかの選択された被制御デバイスからのデータ信号を選択して、制御デバイス８３へのＤＩＮ信号を生成することで、制御デバイス８３より１系統の同期シリアルインターフェースにて、被制御デバイス（１）８４と被制御デバイス（２）８５ａと被制御デバイス（３）８５ｂを制御可能とし、第一の基板８１と第二の基板８２の間のシリアルインターフェース信号本数低減を実現できることとなる。また、被制御デバイス（１）８４は制御デバイス８３からの同期式シリアルインターフェースを受けて、制御デバイス８３からの調歩同期シリアル信号であるＴＸＤ信号とＲＸＤ信号を、被制御デバイス（５）８６ａ用のＴＸＤ１とＲＸＤ１信号、被制御デバイス（６）８６ｂ用のＴＸＤ２とＲＸＤ２信号、被制御デバイス（７）８６ｃ用のＴＸＤ３とＲＸＤ３信号、被制御デバイス（８）８６ｃ用のＴＸＤ４とＲＸＤ４信号の、いずれかの送信信号ＴＸＤと受信信号ＲＸＤ信号を選択して、制御デバイス８３から選択した調歩同期シリアルインターフェースの被制御デバイスを制御することで、制御デバイス８３より１系統の同期シリアルインターフェースと調歩同期シリアルインターフェースにて、被制御デバイス（５）８６ａと被制御デバイス（６）８６ｂと被制御デバイス（７）８６ｃと被制御デバイス（８）８６ｄを制御可能とし、第一の基板８１と第二の基板８２の間のシリアルインターフェース信号本数低減を実現できることとなる。
【００４１】
また、図９において、本発明の実施の形態に係わる複合シリアルＩ／Ｆ信号本数削減の回路は、図７ａの構成に加えて、４つの調歩同期シリアルインターフェース被制御デバイスを制御する例として、複合シリアル制御回路９１の動作について説明する。複合シリアル制御回路９１は制御デバイスから同期式シリアルインターフェースにて制御されるＵＡＲＴ切替回路９２と、制御デバイスからの調歩同期シリアルインターフェース信号であるＴＸＤ信号とＲＸＤ信号を、４つの被制御デバイスとの調歩同期シリアルインターフェース信号であるＴＸＤ信号とＲＸＤ信号へ選択して切替えるＵＡＲＴ制御回路９３の構成になっている。
【００４２】
この構成によって、制御デバイスからの出力信号であるチップセレクト信号ＣＳ、クロック信号ＣＬＫ、データ出力信号ＤＯＵＴがＵＡＲＴ切替回路９２へ入力され、ＵＡＲＴ制御９３を制御するためのセレクタ制御信号が生成される。ＵＡＲＴ制御９３は、制御デバイスからの調歩同期シリアルインターフェース出力信号ＴＸＤを、４つの被制御デバイスへのＴＸＤ１信号、ＴＸＤ２信号、ＴＸＤ３信号、ＴＸＤ４信号のいずれかに選択して切り替え、また制御デバイスからの調歩同期シリアルインターフェース入力信号ＲＸＤを、４つの被制御デバイスからのＲＸＤ１信号、ＲＸＤ２信号、ＲＸＤ３信号、ＲＸＤ４信号のいずれかに選択して切り替え可能とし、この回路構成によって制御デバイスより1系統の同期式シリアルインターフェースと調歩同期シリアルインターフェースにて、複数の調歩同期シリアルインターフェース被制御デバイスの制御が実現できる。この例では、４つの被制御デバイスを制御する回路構成であるが、ＵＡＲＴ制御９３のセレクト信号を増加させることで、更に複数の調歩同期シリアルインターフェース被制御デバイスの制御が可能となる。
【００４３】
また、図１０において、本実施の形態の携帯端末は、第一の筐体１０１に第一の基板１０３が搭載され、第二の筐体１０２に第二の基板１０４が搭載されている構成になっている。
【００４４】
この構成によって、本実施の形態の携帯端末は、第一の基板１０３と第二の基板１０４の基板間のシリアルインターフェース接続信号本数を低減する作用により、第一の筐体１０１と第二の筐体１０２の筐体間のシリアルインターフェース接続信号本数を低減することが可能となる。
【００４５】
また、図１１において、本実施の形態の携帯端末は、第一の筐体１１１に第一の基板１１４が搭載され、第二の筐体１１２に第二の基板１１５が搭載されて、第一の筐体１１１と第二の筐体１１２はヒンジ部１１３によって接続されている構成になっている。
【００４６】
この構成によって、本実施の形態の携帯端末は、第一の筐体１１１と第二の筐体１１２がヒンジ部１１３によって接続されている構成であり、第一の基板１１４と第二の基板１１５の基板間のシリアルインターフェース接続信号本数を低減する作用により、ヒンジ部１１３を通る筐体間のシリアルインターフェース接続信号本数を低減することが可能となる。
【００４７】
なお、本実施の形態ではヒンジ部を備える折り畳み形式の携帯端末について説明したが、この形式に限らず、スライド形式や、リボルバー形式等の少なくとも２つの筐体を備え、それら２つの筐体の間をシリアルインターフェースで接続する携帯端末に対して、上述の技術を適用することが可能である。
【産業上の利用可能性】
【００４８】
本発明にかかる筐体間のシリアルインターフェース信号本数を低減する回路を搭載した携帯端末は、異なる筐体間のシリアルインターフェース接続本数が低減でき、筐体間を接続するフレキケーブルなどの物理的な接続手段が小型化や容易な接続などができるので、２つ折りなどの筐体で制御デバイスと被制御デバイスが別筐体である携帯端末等の用途に有用である。
【符号の説明】
【００４９】
１１ 第一の基板
１２ 第二の基板
１３ 制御デバイス
１４ 被制御デバイス（１）
１５ 被制御デバイス（２）
１６ 被制御デバイス（３）
１７ 被制御デバイス（４）
２１ 上筐体
２２ 下筐体
２３ メインＣＰＵ
２４ ＬＣＤコントローラ
２５ シリアル通信（ＴＸ）
２６ シリアル通信（ＲＸ）
２７ ＬＣＤ
２８ Ｉ２Ｃ／ＳＰＩ変換
２９ ＬＣＤドライバ
３１ 制御部
３２ 被制御部
３３ デバイス
３４ デバイス
３５ 被制御デバイス選択部
３６ データ出力デバイス選択部
３７ 選択部
３８ 選択部
４１ 第一の筐体
４２ 第二の筐体
４３ 制御デバイス
４４ 同期式シリアルインターフェース被制御デバイス（１）
４５ 同期式シリアルインターフェース被制御デバイス（２）
４６ 同期式シリアルインターフェース被制御デバイス（３）
５１ 第一の基板
５２ 第二の基板
５３ 制御デバイス
５４ 被制御デバイス（１）
５５ 被制御デバイス（２）
５６ 被制御デバイス（３）
５７ 被制御デバイス（４）
６１ チップセレクト生成回路
６２ 接続デバイス選択データ用フリップフロップ（１）
６３ 接続デバイス選択データ用フリップフロップ（２）
６４ ＣＳ０用フリップフロップ
６５ ＣＳ１用フリップフロップ
６６ ＣＳ２用フリップフロップ
６７ ＣＳ３用フリップフロップ
６８ カウンタ
７１ チップセレクト生成／データ入力切替回路
７２ 接続デバイス選択データ用フリップフロップ（１）
７３ 接続デバイス選択データ用フリップフロップ（２）
７４ ＣＳ０用フリップフロップ
７５ ＣＳ１用フリップフロップ
７６ ＣＳ２用フリップフロップ
７７ ＣＳ３用フリップフロップ
７８ カウンタ
７９ セレクタ
８１ 第一の基板
８２ 第二の基板
８３ 制御デバイス
８４ 被制御デバイス（１）
８５ａ 同期式シリアルインターフェース被制御デバイス（２）
６５ｂ 同期式シリアルインターフェース被制御デバイス（３）
６５ｃ 同期式シリアルインターフェース被制御デバイス（４）
６８ａ 調歩同期シリアルインターフェース被制御デバイス（５）
６８ｂ 調歩同期シリアルインターフェース被制御デバイス（６）
６８ｃ 調歩同期シリアルインターフェース被制御デバイス（７）
６８ｄ 調歩同期シリアルインターフェース被制御デバイス（８）
９１ 複合シリアル制御回路
９２ ＵＡＲＴ切替回路
９３ ＵＡＲＴ制御回路
１０１ 第一の筐体
１０２ 第二の筐体
１０３ 第一の基板
１０４ 第二の基板
１０５ 筐体間接続
１１１ 第一の筐体
１１２ 第二の筐体
１１３ ヒンジ部
１１４ 第一の基板
１１５ 第二の基板
１１６ 筐体間接続
【技術分野】
【０００１】
本発明は、基板間もしくは筐体間のシリアルインターフェース信号本数を低減する回路を搭載した携帯端末に関するものである。
【背景技術】
【０００２】
図２及び図３は従来のシリアルインターフェース信号本数を低減する回路の構成を示し、図４は一般的なシリアルインターフェース接続の構成を示している。
【０００３】
図２の従来方式（特許文献１）の構成において、下筐体にはメインＣＰＵとＬＣＤコントローラとＰ／Ｓ変換（パラレル／シリアル変換）を行うシリアル通信部があり、上筐体にはＩ２Ｃ／ＳＰＩ変換回路を搭載したＳ／Ｐ変換（シリアル／パラレル変換）通信部とＬＣＤがあり、メインＣＰＵからのＩ２Ｃ信号をＩ２Ｃ／ＳＰＩ変換回路を搭載したＳ／Ｐ変換（シリアル／パラレル変換）通信部を介してＳＰＩ信号に変換してＬＣＤを制御することで、下筐体と上筐体のインターフェースの信号数としてＳＰＩの接続信号本数を少なくすることを実現している。
【０００４】
また、図３の従来方式（特許文献２）の構成においては、制御部よりストローブ信号にて被制御デバイスを選択する３線式シリアルインターフェースにて複数の被制御デバイスを制御する場合において、被制御デバイス選択部は制御部からの被制御デバイスへの出力データ信号と被制御デバイス選択用のクロック信号と制御デバイス選択用のストローブ信号を入力して各被制御デバイスの選択部を制御する信号を生成する機能を有し、各選択部は被制御デバイス選択部からの選択信号より制御部からのストローブ信号を制御する機能を有し、データ出力デバイス選択部は被制御デバイス選択部からの選択信号より被制御デバイスからのデータ出力を選択し制御部へ出力する機能を有することで、制御部からは６本のシリアルインターフェース信号で複数の被制御デバイスを制御可能としインターフェースの信号本数を少なくすることを実現している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２１０９９２号公報
【特許文献２】特開２０００−２５９５５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、図２の従来例の場合、上筐体にＩ２Ｃ／ＳＰＩ変換回路を搭載したＳ／Ｐ変換（シリアル／パラレル変換）通信部の搭載が前提であり、またＩ２Ｃ／ＳＰＩ変換回路はＬＣＤ制御のための回路であり、複数のＳＰＩ制御デバイスには対応していない。また、このＩ２Ｃ／ＳＰＩ変換回路が複数のＳＰＩ制御デバイスに対応可能な場合においても、Ｉ２Ｃは低速インターフェース（４００ｋＨｚ）のためＳＰＩインターフェース（数ＭＨｚ〜数十ＭＨｚ）に比べて通信時間が遅く、更にＳＰＩ制御に比べて制御が複雑になってしまう課題がある。
【０００７】
また、図３の従来例の場合についても、被制御デバイスはストローブ信号にて被制御デバイスを選択する３線式シリアルインターフェース方式に限定されており、有効データ通信中にアクティブになるチップセレクト信号によるシリアルインターフェース方式には対応していない。また、制御部として６本のシリアルインターフェース信号が必要であり、通常の１系統のシリアルインターフェース４本（クロック信号、データ出力信号、データ入力信号、ストローブ信号）に対して、被制御デバイス選択用のクロック信号とストローブ信号の２本が必要であり、且つ４本の制御に比べて制御が複雑になってしまう課題がある。
【０００８】
また、図４の一般的な従来方式の構成においては、同期式シリアルインターフェースにて、制御部より３つの被制御デバイスを制御する場合において、制御デバイスは各被制御デバイスで共通なクロック信号、データ出力信号の２本と、各被制御デバイスで個別な３本のシップセレクト信号と３本のデータ入力信号が必要であり、合計８本のインターフェースを接続しなければならず、更に被制御デバイスの数が増えた場合は更に接続信号本数が増加してしまう課題がある。
【０００９】
本発明は、第一の基板もしくは筐体の制御デバイスから１系統の同期シリアルインターフェースとしてチップセレクト信号、クロック信号、データ出力信号の３本、もしくは更にデータ入力信号を追加した4本にて、第二の基板もしくは筐体の複数の被制御デバイスを制御可能とし、簡易な回路搭載で、高速で且つ制御処理増加の少ない方法で、基板間もしくは筐体間のシリアルインターフェース信号本数を低減できることを目的とする。
【課題を解決するための手段】
【００１０】
本発明の携帯端末は、第1及び第２の基板と、前記第1の基板に配置され、チップセレクト信号、クロック信号、及びデータ出力信号を備える第1の同期式シリアルインターフェースを有する第１デバイスと、前記第2の基板に配置され、第２の同期式シリアルインターフェースを有する、複数の第２デバイスと、前記チップセレクト信号、前記クロック信号、及び前記データ出力信号を基に、前記複数の第２デバイスの前記第２の同期式シリアルインターフェースを制御する制御回路と、を有する。
【００１１】
この構成により、基板が２つに分かれる構成の携帯端末において、第１の基板に制御する第１のデバイス、第２の基板に制御される複数の第２のデバイスが搭載されている構成にて、第１のデバイスが１系統の同期式シリアルインターフェースであるチップセレクト信号、クロック信号、データ出力信号の３本の信号にて、複数の第２のデバイスを制御可能とする回路を第２のデバイスに搭載することで、基板間の同期式シリアルインターフェース接続信号本数を低減することが出来る。
【００１２】
また、本発明の携帯端末は、前記第1の同期式シリアルインターフェースは、更にデータ入力信号を備え、前記制御回路は、前記チップセレクト信号、前記クロック信号、データ入力信号、及び前記データ出力信号を基に、前記複数の第２デバイスの前記第２の同期式シリアルインターフェースを制御する。
【００１３】
この構成により、第１のデバイスが１系統の同期式シリアルインターフェースであるチップセレクト信号、クロック信号、データ入力信号、データ出力信号の4本の信号にて、複数の第２のデバイスを制御可能とする回路を第２のデバイスに搭載することで、基板間の同期式シリアルインターフェース接続信号本数を低減することが出来る。
【００１４】
また、本発明の携帯端末は、前記第1の同期式シリアルインターフェースは、シリアルデータ信号の先頭に複数の第２デバイスのそれぞれに対応する選択データと、前記選択データの後に前記第２デバイスで利用する送信データを備え、前記第２の同期式シリアルインターフェースは、チップセレクト信号を備え、前記制御回路は、前記選択データと選択したデバイスへの前記送信データの間、前記選択データに対応する第２デバイスのチップセレクト信号を有効にし、前記送信データの送信完了に応じて前記第２デバイスのチップセレクト信号を無効にする。
【００１５】
この構成により、複数の第２のデバイスを制御可能とする回路は、同期式シリアルインターフェースのシリアルデータ信号の先頭に、接続する複数の第２のデバイスより、１つの制御するデバイス選択するための選択データが付加されており、その選択データをデコードして接続する第２のデバイスのチップセレクト信号を、選択データと選択したデバイスへの送信データの間で生成し、送信データの送信完了にてチップセレクト信号を停止する回路を搭載することで、第１の同期式シリアルインターフェースと第２の同期式シリアルインターフェースとのクロック信号の周波数を実質的に同一にしつつ、即ちデータの転送レートが実質的に同一にしつつも、１系統のシリアルインターフェースで複数の被制御デバイスを制御することが出来る。
【００１６】
また、本発明の携帯端末は、前記第1の同期式シリアルインターフェースは、シリアルデータ信号の先頭に複数の第 ２デバイスのそれぞれに対応する選択データと、前記選択データの後に前記第２デバイスで利用する送信データと前記第２デバイスから受信する受信データを備え、前記第２の同期式シリアルインターフェースは、チップセレクト信号を備え、前記制御回路は、前記選択データと選択したデバイスへの前記送信データと前記受信データの間、前記選択データに対応する第２デバイスのチップセレクト信号を有効にし、前記送信データの送信完了又は前記受信データの受信完了に応じて前記第２デバイスのチップセレクト信号を無効にする。
【００１７】
この構成により、複数の第２のデバイスを制御可能とする回路は、同期式シリアルインターフェースのシリアルデータ信号の先頭に、接続する複数の第２のデバイスより、１つの制御するデバイス選択するための選択データが付加されており、その選択データをデコードして接続する第２のデバイスのチップセレクト信号を、選択データと選択したデバイスへの送信データまたは選択でデバイスからの受信データの間で生成し、送信データの送信完了または受信データの受信完了にてチップセレクト信号を停止する回路を搭載することで、第１の同期式シリアルインターフェースと第２の同期式シリアルインターフェースとのクロック信号の周波数を実質的に同一にしつつ、即ちデータの転送レートが実質的に同一にしつつも、１系統のシリアルインターフェースで複数の被制御デバイスを制御することが出来る。
【００１８】
また、本発明の携帯端末は、前記第１デバイスは、データ出力信号とデータ入力信号を備える第1の調歩同期シリアルインターフェースを有し、前記第２の基板は、第２の調歩同期シリアルインターフェースを有する複数の第３デバイスが配置され、前記制御回路は、前記第1の同期式シリアルインターフェースの前記チップセレクト信号、前記クロック信号、及び前記データ出力信号を基に、前記複数の第３デバイスの前記第３の調歩同期シリアルインターフェースを制御する。
【００１９】
この構成により、第１のデバイスは調歩同期シリアルインターフェースであるデータ出力信号とデータ入力信号を有し、第２の基板には調歩同期シリアルインターフェースを有する第３のデバイスが搭載されている構成にて、第１のデバイスが同期式シリアルインターフェースであるチップセレクト信号、クロック信号、データ出力信号の３本の信号にて、複数の第３のデバイスを制御可能とする回路を第２のデバイスに搭載することで、基板間の調歩同期シリアルインターフェース接続信号本数を低減することが出来る。
【００２０】
また、本発明の携帯端末は、前記制御回路は、前記第３デバイスに対応する前記選択データと前記選択データに対応する前記第３デバイスのデータ出力信号又はデータ入力信号の間、前記選択データに対応する第３デバイスデータ出力信号又はデータ入力信号を、前記第１デバイスの第３デバイスデータ出力信号又はデータ入力信号を接続する。
【００２１】
この構成により、複数の第３のデバイスを制御可能とする回路は、同期式シリアルインターフェースにて複数の第３のデバイスより１つのデバイスを選択し、選択された第３のデバイスへのデータ出力通信の間または選択された第３のデバイスからのデータ入力通信の間、第１のデバイスと選択された第３のデバイスの調歩動機シリアルインターフェースデータ信号を接続する回路を搭載することで、１系統の調歩動機シリアルインターフェースで複数の被制御デバイスを制御することが出来る。
【００２２】
また、本発明の携帯端末は、第1及び第２の筐体を備え、前記第1の基板は前記第１の筐体に配置され、前記第２の基板は前記第２の筐体に配置される。
【００２３】
この構成により、第１の基板が第１の筐体に配置され、第２の基板が第２の筐体に配置されている構成において、第１の筐体と第２の筐体の筐体間のシリアルインターフェース接続信号本数を低減することが出来る。
【００２４】
また、本発明の携帯端末は、前記第1の筐体と前記第２の筐体を回動自在に連結するヒンジ部を備える。
【００２５】
この構成により、第１の筐体と第２の筐体を接続するヒンジ部を通るシリアルインターフェース接続信号本数を低減することが出来る。
【発明の効果】
【００２６】
本発明によれば、筐体または基板が２つに分かれる構成の携帯端末において、第１の基板に制御するデバイス、第２の基板に複数の被制御デバイスが搭載されている構成にて、第１の基板の第１の制御デバイスより１系統の同期式シリアルインターフェースで、第２の基板の複数の第２の被制御デバイスを制御可能とする回路を有したデバイスを第２の基板に搭載することで、基板間または筐体間の同期式シリアルインターフェース接続信号本数を低減する事が可能であり、また更に第１の基板の第１の制御デバイスより各１系統の同期式シリアルインターフェースと調歩同期シリアルインターフェースで、第２の基板の、同期式シリアルインターフェースで制御される複数の第２の被制御デバイスと、調歩同期シリアルインターフェースで制御される複数の第３の被制御デバイスを、制御可能とする回路を有したデバイスを第２の基板に搭載することで、基板間または筐体間のシリアルインターフェース接続信号本数を低減する事が可能である。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施の形態に係わる同期式シリアルＩ／Ｆ信号本数削減の構成図
【図２】従来のシリアルインターフェース信号本数削減の構成図
【図３】従来のシリアルインターフェース信号本数削減の構成図
【図４】従来のシリアルインターフェース信号本数削減の構成図
【図５】本発明の実施の形態に係わる同期式シリアルＩ／Ｆ信号本数削減の構成図
【図６ａ】本発明の実施の形態に係わる同期式シリアルＩ／Ｆ信号本数削減の回路図
【図６ｂ】本発明の実施の形態に係わる同期式シリアルＩ／Ｆ信号本数削減回路のタイミングチャート
【図７ａ】本発明の実施の形態に係わる同期式シリアルＩ／Ｆ信号本数削減の回路図
【図７ｂ】本発明の実施の形態に係わる同期式シリアルＩ／Ｆ信号本数削減回路のタイミングチャート
【図８】本発明の実施の形態に係わる複合シリアルＩ／Ｆ信号本数削減の構成図
【図９】本発明の実施の形態に係わる複合シリアルＩ／Ｆ信号本数削減の回路図
【図１０】本発明の実施の形態に係わるシリアルＩ／Ｆ信号本数削減の構成図
【図１１】本発明の実施の形態に係わるシリアルＩ／Ｆ信号本数削減の構成図
【発明を実施するための形態】
【００２８】
（実施の形態）
次に、本発明の具体的な実施例について、以下に図を用いて詳細に説明する。
【００２９】
図１において、本実施の形態の携帯端末は、第一の基板１１に制御デバイス１３が搭載され、第二の基板１２に同期式シリアルインターフェースで制御される被制御デバイス１４（１）と被制御デバイス（２）１５と被制御デバイス（３）１６と被制御デバイス（４）１７が搭載されている構成になっている。
【００３０】
この構成によって、制御デバイス１３は少なくとも1系統以上の同期式シリアルインターフェース制御回路を有し、被制御デバイス（１）１４に接続され制御する。被制御デバイス（１）１４は制御デバイス１３からの同期式シリアルインターフェースを受けて、被制御デバイス（１）１４用のＣＳ０信号、被制御デバイス（２）１５用のＣＳ１信号、被制御デバイス（３）１６用のＣＳ２信号、被制御デバイス（４）１７用のＣＳ３信号のいずれかのチップセレクト信号を生成して各被制御デバイスを制御し書き込みを可能とすることで、制御デバイス１３より１系統の同期シリアルインターフェースにて、被制御デバイス（１）１４と被制御デバイス（２）１５と被制御デバイス（３）１６と被制御デバイス（４）１７を制御可能とし、第一の基板１１と第二の基板１２の間のシリアルインターフェース信号本数低減を実現できることとなる。
【００３１】
図５において、本実施の形態の携帯端末は、図１の構成に加えて、被制御デバイス５４（１）と被制御デバイス（２）５５と被制御デバイス（３）５６と被制御デバイス（４）５７からのデータ出力信号をＤＩＮ信号として、制御デバイス５３がデータ受信できる構成になっている。
【００３２】
この構成によって、制御デバイス５３は少なくとも1系統以上の同期式シリアルインターフェース制御回路を有し、被制御デバイス（１）５４に接続され制御する。被制御デバイス（１）５４は制御デバイス５３からの同期式シリアルインターフェースを受けて、被制御デバイス（１）５４用のＣＳ０信号、被制御デバイス（２）５５用のＣＳ１信号、被制御デバイス（３）５６用のＣＳ２信号、被制御デバイス（４）５７用のＣＳ３信号のいずれかのチップセレクト信号を生成して各被制御デバイスを制御し書込みを可能、更に被制御デバイス（１）５４からのＤＩＮ０信号、被制御デバイス（２）５５からのＤＩＮ１信号、被制御デバイス（３）５６からのＤＩＮ２信号、被制御デバイス（４）５７からのＤＩＮ３信号のいずれかの選択された被制御デバイスからのデータ信号を選択して、制御デバイス５３へのＤＩＮ信号を生成し読み出しを可能とすることで、制御デバイス５３より１系統の同期シリアルインターフェースにて、被制御デバイス（１）５４と被制御デバイス（２）５５と被制御デバイス（３）５６と被制御デバイス（４）５７を制御可能とし、第一の基板５１と第二の基板５２の間のシリアルインターフェース信号本数低減を実現できることとなる。
【００３３】
また、図６ａにおいて、本発明の実施の形態に係わる同期式シリアルＩ／Ｆ信号本数削減の回路（Ｉ／Ｆはインターフェースを意味する。本明細書において同様である。）は、４つの被制御デバイスを制御する例として、チップセレクト生成回路６１の動作について説明する。チップセレクト生成回路６１は、被制御デバイスを識別するためのＤＯＵＴデータを保持するためのフリップフロップ６２及び６３と、このフリップフロップ６２及び６３のデコード結果より各チップセレクト信号を生成するためのＣＳ０信号用のフリップフロップ６４、ＣＳ１信号用のフリップフロップ６５、ＣＳ２信号用のフリップフロップ６６、ＣＳ３信号用のフリップフロップ６７と、被制御デバイスを識別するためのＤＯＵＴデータ区間でフリップフロップ６２及び６３へのクロック信号停止及び各チップセレクト信号を生成するフリップフロップ６４〜６７のアクティブタイミングをクロック信号より生成するためのカウンタ６８によって構成される。
【００３４】
この構成によって、制御デバイスからの出力信号である、チップセレクト信号ＣＳ、クロック信号ＣＬＫ、データ出力信号ＤＯＵＴがチップセレクト生成回路６１へ入力され、データ出力信号ＤＯＵＴの先頭２ｂｉｔのデバイス選択信号をフリップフロップ６２及び６３にてラッチし、カウンタ６８にて先頭２ｂｉｔ以外のクロック供給を停止する。フリップフロップ６２及び６３の信号をデコードし、先頭２ｂｉｔの次のｂｉｔをダミーｂｉｔとし、このダミーｂｉｔのタイミングでデコードした結果を各チップセレクト生成用のフリップフロップ６４〜６７にてラッチできるようにカウンタ６８よりクロックを出力し、所望のチップセレクト信号を生成する。この回路構成によって制御デバイスより1系統の同期式シリアルインターフェースにて、複数の被制御デバイスへの書き込みが実現できる。この例では、チップセレクト信号ＣＳのセットアップ時間を確保するため、ダミーｂｉｔを１ｂｉｔにしているが、クロック信号ＣＬＫの周波数に応じてセットアップ時間が確保できるように任意のダミーｂｉｔでの回路変更も可能であり、また被制御デバイスの数に応じて各フリップフロップやデコード回路を変更することで、更に複数の被制御デバイスの制御が可能となる。
【００３５】
また、本発明の実施の形態に係わる同期式シリアルＩ／Ｆ信号本数削減の回路は、図６ｂにおいて、制御デバイスからのチップセレクト信号ＣＳ、クロック信号ＣＬＫ、データ出力信号ＤＯＵＴと、前記図６ａの回路より出力される各チップセレクト信号ＣＳ０、ＣＳ１、ＣＳ２、ＣＳ３のタイミングチャートを示す。このタイミングチャートにおいて、本実施の形態の回路は、データ出力信号ＤＯＵＴは被制御デバイスを選択するための先頭２ｂｉｔとダミーの１ｂｉｔとデータ信号１６ｂｉｔで構成され、被制御デバイスを選択するための先頭２ｂｉｔをＣＳ１を選択するための［０、１］で受信後、この２ｂｉｔのデータをデコードし、ダミーｂｉｔ位相のクロック信号ＣＬＫの立ち上りでチップセレクト信号ＣＳ１のみをハイレベルで出力し、以降の送信データ信号１６ｂｉｔをクロック信号ＣＬＫに同期してＣＳ１で選択された被制御デバイスが受信し、制御デバイスからのチップセレクト信号ＣＳがローレベルになることで、被制御デバイスのチップセレクト信号ＣＳ１もローレベルとなり、ＣＳ１で選択された被制御デバイスへの１６ｂｉｔデータの書き込みが可能となり、更に制御デバイスからのシリアルインターフェースクロック周波数のままで、被制御デバイスへの書込みが可能となる。
【００３６】
また、図７ａにおいて、本発明の実施の形態に係わる同期式シリアルＩ／Ｆ信号本数削減の回路は、４つの被制御デバイスを制御する例として、チップセレクト生成／データ入力切替回路７１の動作について説明する。チップセレクト生成／データ入力切替回路７１は、被制御デバイスを識別するためのＤＯＵＴデータを保持するためのフリップフロップ７２及び７３と、このフリップフロップ７２及び７３のデコード結果より各チップセレクト信号を生成するためのＣＳ０信号用のフリップフロップ７４、ＣＳ１信号用のフリップフロップ７５、ＣＳ２信号用のフリップフロップ７６、ＣＳ３信号用のフリップフロップ７７と、被制御デバイスを識別するためのＤＯＵＴデータ区間でフリップフロップ７２及び７３へのクロック信号停止及び各チップセレクト信号を生成するフリップフロップ７４〜７７のアクティブタイミングをクロック信号より生成するためのカウンタ７８と、各被制御デバイスからのデータ入力信号（ＤＩＮ０〜ＤＩＮ３）を各チップセレクト信号（ＣＳ０〜ＣＳ３）にて選択してＤＩＮ信号を生成するセレクタ７９によって構成される。
【００３７】
この構成により、制御デバイスからの出力信号である、チップセレクト信号ＣＳ、クロック信号ＣＬＫ、データ出力信号ＤＯＵＴがチップセレクト生成／データ入力切替回路７１へ入力され、データ出力信号ＤＯＵＴの先頭２ｂｉｔのデバイス選択信号をフリップフロップ７２及び７３にてラッチし、カウンタ７８にて先頭２ｂｉｔ以外のクロック供給を停止する。フリップフロップ７２及び７３の信号をデコードし、先頭２ｂｉｔの次のｂｉｔをダミーｂｉｔとし、このダミーｂｉｔのタイミングでデコードした結果を各チップセレクト生成用のフリップフロップ５７〜７７にてラッチできるようにカウンタ７８よりクロックを出力し、所望のチップセレクト信号を生成する。また、各被制御デバイスからのデータを制御デバイスがリードする場合は、所望のチップセレクト信号をフリップフロップ７４〜７７よりセレクタ７９が各被制御デバイスからのデータ入力信号（ＤＩＮ０〜ＤＩＮ３）を各チップセレクト信号（ＣＳ０〜ＣＳ３）にて選択してＤＩＮ信号を生成し制御デバイスより、選択した被制御デバイスからのシリアルデータ受信が可能となり、この回路構成によって制御デバイスより1系統の同期式シリアルインターフェースにて、複数の被制御デバイスへの書き込みと読み出しが実現できる。この例では、チップセレクト信号ＣＳのセットアップ時間を確保するため、ダミーｂｉｔを１ｂｉｔにしているが、クロック信号ＣＬＫの周波数に応じてセットアップ時間が確保できるように任意のダミーｂｉｔでの回路変更も可能であり、また被制御デバイスの数に応じて各フリップフロップやデコード回路を変更することで、更に複数の被制御デバイスの制御が可能となる。
【００３８】
また、本発明の実施の形態に係わる同期式シリアルＩ／Ｆ信号本数削減の回路は、図７ｂにおいて、制御デバイスからのチップセレクト信号ＣＳ、クロック信号ＣＬＫ、データ出力信号ＤＯＵＴ、データ入力信号ＤＩＮと、前記図７ａの回路より出力される各チップセレクト信号ＣＳ０、ＣＳ１、ＣＳ２、ＣＳ３のタイミングチャートを示す。このタイミングチャートにおいて、本実施の形態の回路は、データ出力信号ＤＯＵＴは被制御デバイスを選択するための先頭２ｂｉｔとダミーの１ｂｉｔとデータ信号１６ｂｉｔで構成され、被制御デバイスを選択するための先頭２ｂｉｔをＣＳ１を選択するための［０、１］で受信後、この２ｂｉｔのデータをデコードし、ダミーｂｉｔ位相のクロック信号ＣＬＫの立ち上りでチップセレクト信号ＣＳ１のみをハイレベルで出力し、以降の送信データ信号８ｂｉｔをクロック信号ＣＬＫに同期してＣＳ１で選択された被制御デバイスが受信し、その後に受信データ信号８ｂｉｔをクロック信号ＣＬＫに同期してＣＳ１で選択された被制御デバイスが送信し、制御デバイスからのチップセレクト信号ＣＳがローレベルになることで、被制御デバイスのチップセレクト信号ＣＳ１もローレベルとなり、ＣＳ１で選択された被制御デバイスからの８ｂｉｔデータの読み出しが可能となり、更に制御デバイスからのシリアルインターフェースクロック周波数のままで、被制御デバイスへの読み出しが可能となる。
【００３９】
また、図８において、本実施の形態の携帯端末は、第一の基板８１に制御デバイス８３が搭載され、第二の基板８２に同期式シリアルインターフェースで制御される被制御デバイス（１）８４と被制御デバイス（２）８５ａと被制御デバイス（３）８５ｂと被制御デバイス（４）８５ｃと、調歩同期シリアルインターフェースで制御される被制御デバイス（５）８６ａと被制御デバイス（６）８６ｂと被制御デバイス（７）８６ｃと被制御デバイス（８）８６ｄが搭載されている構成になっている。
【００４０】
この構成によって、制御デバイス８３は少なくとも1系統以上の同期式シリアルインターフェース制御回路と調歩同期シリアルインターフェース制御回路を有し、被制御デバイス（１）８４に接続され制御する。被制御デバイス（１）８４は制御デバイス８３からの同期式シリアルインターフェースを受けて、被制御デバイス（１）８４用のＣＳ０信号、被制御デバイス（２）８５ａ用のＣＳ１信号、被制御デバイス（３）８５ｂ用のＣＳ２信号のいずれかのチップセレクト信号を生成して各被制御デバイスを制御し、更に被制御デバイス（１）８４からのＤＩＮ０信号、被制御デバイス（２）８５ａからのＤＩＮ１信号、被制御デバイス（３）８５ｂからのＤＩＮ２信号のいずれかの選択された被制御デバイスからのデータ信号を選択して、制御デバイス８３へのＤＩＮ信号を生成することで、制御デバイス８３より１系統の同期シリアルインターフェースにて、被制御デバイス（１）８４と被制御デバイス（２）８５ａと被制御デバイス（３）８５ｂを制御可能とし、第一の基板８１と第二の基板８２の間のシリアルインターフェース信号本数低減を実現できることとなる。また、被制御デバイス（１）８４は制御デバイス８３からの同期式シリアルインターフェースを受けて、制御デバイス８３からの調歩同期シリアル信号であるＴＸＤ信号とＲＸＤ信号を、被制御デバイス（５）８６ａ用のＴＸＤ１とＲＸＤ１信号、被制御デバイス（６）８６ｂ用のＴＸＤ２とＲＸＤ２信号、被制御デバイス（７）８６ｃ用のＴＸＤ３とＲＸＤ３信号、被制御デバイス（８）８６ｃ用のＴＸＤ４とＲＸＤ４信号の、いずれかの送信信号ＴＸＤと受信信号ＲＸＤ信号を選択して、制御デバイス８３から選択した調歩同期シリアルインターフェースの被制御デバイスを制御することで、制御デバイス８３より１系統の同期シリアルインターフェースと調歩同期シリアルインターフェースにて、被制御デバイス（５）８６ａと被制御デバイス（６）８６ｂと被制御デバイス（７）８６ｃと被制御デバイス（８）８６ｄを制御可能とし、第一の基板８１と第二の基板８２の間のシリアルインターフェース信号本数低減を実現できることとなる。
【００４１】
また、図９において、本発明の実施の形態に係わる複合シリアルＩ／Ｆ信号本数削減の回路は、図７ａの構成に加えて、４つの調歩同期シリアルインターフェース被制御デバイスを制御する例として、複合シリアル制御回路９１の動作について説明する。複合シリアル制御回路９１は制御デバイスから同期式シリアルインターフェースにて制御されるＵＡＲＴ切替回路９２と、制御デバイスからの調歩同期シリアルインターフェース信号であるＴＸＤ信号とＲＸＤ信号を、４つの被制御デバイスとの調歩同期シリアルインターフェース信号であるＴＸＤ信号とＲＸＤ信号へ選択して切替えるＵＡＲＴ制御回路９３の構成になっている。
【００４２】
この構成によって、制御デバイスからの出力信号であるチップセレクト信号ＣＳ、クロック信号ＣＬＫ、データ出力信号ＤＯＵＴがＵＡＲＴ切替回路９２へ入力され、ＵＡＲＴ制御９３を制御するためのセレクタ制御信号が生成される。ＵＡＲＴ制御９３は、制御デバイスからの調歩同期シリアルインターフェース出力信号ＴＸＤを、４つの被制御デバイスへのＴＸＤ１信号、ＴＸＤ２信号、ＴＸＤ３信号、ＴＸＤ４信号のいずれかに選択して切り替え、また制御デバイスからの調歩同期シリアルインターフェース入力信号ＲＸＤを、４つの被制御デバイスからのＲＸＤ１信号、ＲＸＤ２信号、ＲＸＤ３信号、ＲＸＤ４信号のいずれかに選択して切り替え可能とし、この回路構成によって制御デバイスより1系統の同期式シリアルインターフェースと調歩同期シリアルインターフェースにて、複数の調歩同期シリアルインターフェース被制御デバイスの制御が実現できる。この例では、４つの被制御デバイスを制御する回路構成であるが、ＵＡＲＴ制御９３のセレクト信号を増加させることで、更に複数の調歩同期シリアルインターフェース被制御デバイスの制御が可能となる。
【００４３】
また、図１０において、本実施の形態の携帯端末は、第一の筐体１０１に第一の基板１０３が搭載され、第二の筐体１０２に第二の基板１０４が搭載されている構成になっている。
【００４４】
この構成によって、本実施の形態の携帯端末は、第一の基板１０３と第二の基板１０４の基板間のシリアルインターフェース接続信号本数を低減する作用により、第一の筐体１０１と第二の筐体１０２の筐体間のシリアルインターフェース接続信号本数を低減することが可能となる。
【００４５】
また、図１１において、本実施の形態の携帯端末は、第一の筐体１１１に第一の基板１１４が搭載され、第二の筐体１１２に第二の基板１１５が搭載されて、第一の筐体１１１と第二の筐体１１２はヒンジ部１１３によって接続されている構成になっている。
【００４６】
この構成によって、本実施の形態の携帯端末は、第一の筐体１１１と第二の筐体１１２がヒンジ部１１３によって接続されている構成であり、第一の基板１１４と第二の基板１１５の基板間のシリアルインターフェース接続信号本数を低減する作用により、ヒンジ部１１３を通る筐体間のシリアルインターフェース接続信号本数を低減することが可能となる。
【００４７】
なお、本実施の形態ではヒンジ部を備える折り畳み形式の携帯端末について説明したが、この形式に限らず、スライド形式や、リボルバー形式等の少なくとも２つの筐体を備え、それら２つの筐体の間をシリアルインターフェースで接続する携帯端末に対して、上述の技術を適用することが可能である。
【産業上の利用可能性】
【００４８】
本発明にかかる筐体間のシリアルインターフェース信号本数を低減する回路を搭載した携帯端末は、異なる筐体間のシリアルインターフェース接続本数が低減でき、筐体間を接続するフレキケーブルなどの物理的な接続手段が小型化や容易な接続などができるので、２つ折りなどの筐体で制御デバイスと被制御デバイスが別筐体である携帯端末等の用途に有用である。
【符号の説明】
【００４９】
１１ 第一の基板
１２ 第二の基板
１３ 制御デバイス
１４ 被制御デバイス（１）
１５ 被制御デバイス（２）
１６ 被制御デバイス（３）
１７ 被制御デバイス（４）
２１ 上筐体
２２ 下筐体
２３ メインＣＰＵ
２４ ＬＣＤコントローラ
２５ シリアル通信（ＴＸ）
２６ シリアル通信（ＲＸ）
２７ ＬＣＤ
２８ Ｉ２Ｃ／ＳＰＩ変換
２９ ＬＣＤドライバ
３１ 制御部
３２ 被制御部
３３ デバイス
３４ デバイス
３５ 被制御デバイス選択部
３６ データ出力デバイス選択部
３７ 選択部
３８ 選択部
４１ 第一の筐体
４２ 第二の筐体
４３ 制御デバイス
４４ 同期式シリアルインターフェース被制御デバイス（１）
４５ 同期式シリアルインターフェース被制御デバイス（２）
４６ 同期式シリアルインターフェース被制御デバイス（３）
５１ 第一の基板
５２ 第二の基板
５３ 制御デバイス
５４ 被制御デバイス（１）
５５ 被制御デバイス（２）
５６ 被制御デバイス（３）
５７ 被制御デバイス（４）
６１ チップセレクト生成回路
６２ 接続デバイス選択データ用フリップフロップ（１）
６３ 接続デバイス選択データ用フリップフロップ（２）
６４ ＣＳ０用フリップフロップ
６５ ＣＳ１用フリップフロップ
６６ ＣＳ２用フリップフロップ
６７ ＣＳ３用フリップフロップ
６８ カウンタ
７１ チップセレクト生成／データ入力切替回路
７２ 接続デバイス選択データ用フリップフロップ（１）
７３ 接続デバイス選択データ用フリップフロップ（２）
７４ ＣＳ０用フリップフロップ
７５ ＣＳ１用フリップフロップ
７６ ＣＳ２用フリップフロップ
７７ ＣＳ３用フリップフロップ
７８ カウンタ
７９ セレクタ
８１ 第一の基板
８２ 第二の基板
８３ 制御デバイス
８４ 被制御デバイス（１）
８５ａ 同期式シリアルインターフェース被制御デバイス（２）
６５ｂ 同期式シリアルインターフェース被制御デバイス（３）
６５ｃ 同期式シリアルインターフェース被制御デバイス（４）
６８ａ 調歩同期シリアルインターフェース被制御デバイス（５）
６８ｂ 調歩同期シリアルインターフェース被制御デバイス（６）
６８ｃ 調歩同期シリアルインターフェース被制御デバイス（７）
６８ｄ 調歩同期シリアルインターフェース被制御デバイス（８）
９１ 複合シリアル制御回路
９２ ＵＡＲＴ切替回路
９３ ＵＡＲＴ制御回路
１０１ 第一の筐体
１０２ 第二の筐体
１０３ 第一の基板
１０４ 第二の基板
１０５ 筐体間接続
１１１ 第一の筐体
１１２ 第二の筐体
１１３ ヒンジ部
１１４ 第一の基板
１１５ 第二の基板
１１６ 筐体間接続
【特許請求の範囲】
【請求項１】
第1及び第２の基板と、
前記第1の基板に配置され、チップセレクト信号、クロック信号、及びデータ出力信号を備える第1の同期式シリアルインターフェースを有する第１デバイスと、
前記第2の基板に配置され、第２の同期式シリアルインターフェースを有する、複数の第２デバイスと、
前記チップセレクト信号、前記クロック信号、及び前記データ出力信号を基に、前記複数の第２デバイスの前記第２の同期式シリアルインターフェースを制御する制御回路と、を有する携帯端末。
【請求項２】
請求項１に記載の携帯端末であって、
前記第1の同期式シリアルインターフェースは、更にデータ入力信号を備え、
前記制御回路は、前記チップセレクト信号、前記クロック信号、データ入力信号、及び前記データ出力信号を基に、前記複数の第２デバイスの前記第２の同期式シリアルインターフェースを制御する携帯端末。
【請求項３】
請求項１又は請求項２に記載の携帯端末であって、
前記第1の同期式シリアルインターフェースは、シリアルデータ信号の先頭に複数の第２デバイスのそれぞれに対応する選択データと、前記選択データの後に前記第２デバイスで利用する送信データを備え、
前記第２の同期式シリアルインターフェースは、チップセレクト信号を備え、
前記制御回路は、前記選択データと選択したデバイスへの前記送信データの間、前記選択データに対応する第２デバイスのチップセレクト信号を有効にし、前記送信データの送信完了に応じて前記第２デバイスのチップセレクト信号を無効にする携帯端末。
【請求項４】
請求項１又は請求項２に記載の携帯端末であって、
前記第1の同期式シリアルインターフェースは、シリアルデータ信号の先頭に複数の第 ２デバイスのそれぞれに対応する選択データと、前記選択データの後に前記第２デバイスで利用する送信データと前記第２デバイスから受信する受信データを備え、
前記第２の同期式シリアルインターフェースは、チップセレクト信号を備え、
前記制御回路は、前記選択データと選択したデバイスへの前記送信データと前記受信データの間、前記選択データに対応する第２デバイスのチップセレクト信号を有効にし、前記送信データの送信完了又は前記受信データの受信完了に応じて前記第２デバイスのチップセレクト信号を無効にする携帯端末。
【請求項５】
請求項１から請求項４のいずれか１項に記載の携帯端末であって、
前記第１デバイスは、データ出力信号とデータ入力信号を備える第1の調歩同期シリアルインターフェースを有し、
前記第２の基板は、第２の調歩同期シリアルインターフェースを有する複数の第３デバイスが配置され、
前記制御回路は、前記第1の同期式シリアルインターフェースの前記チップセレクト信号、前記クロック信号、及び前記データ出力信号を基に、前記複数の第３デバイスの前記第３の調歩同期シリアルインターフェースを制御する携帯端末。
【請求項６】
請求項５に記載の携帯端末であって、
前記制御回路は、前記第３デバイスに対応する前記選択データと前記選択データに対応する前記第３デバイスのデータ出力信号又はデータ入力信号の間、前記選択データに対応する第３デバイスデータ出力信号又はデータ入力信号を、前記第１デバイスの第３デバイスデータ出力信号又はデータ入力信号を接続する携帯端末。
【請求項７】
請求項１から請求項６のいずれか１項に記載の携帯端末であって、
第1及び第２の筐体を備え、
前記第1の基板は前記第１の筐体に配置され、
前記第２の基板は前記第２の筐体に配置された携帯端末。
【請求項８】
請求項７に記載の携帯端末であって、
前記第1の筐体と前記第２の筐体を回動自在に連結するヒンジ部を備える携帯端末。
【請求項１】
第1及び第２の基板と、
前記第1の基板に配置され、チップセレクト信号、クロック信号、及びデータ出力信号を備える第1の同期式シリアルインターフェースを有する第１デバイスと、
前記第2の基板に配置され、第２の同期式シリアルインターフェースを有する、複数の第２デバイスと、
前記チップセレクト信号、前記クロック信号、及び前記データ出力信号を基に、前記複数の第２デバイスの前記第２の同期式シリアルインターフェースを制御する制御回路と、を有する携帯端末。
【請求項２】
請求項１に記載の携帯端末であって、
前記第1の同期式シリアルインターフェースは、更にデータ入力信号を備え、
前記制御回路は、前記チップセレクト信号、前記クロック信号、データ入力信号、及び前記データ出力信号を基に、前記複数の第２デバイスの前記第２の同期式シリアルインターフェースを制御する携帯端末。
【請求項３】
請求項１又は請求項２に記載の携帯端末であって、
前記第1の同期式シリアルインターフェースは、シリアルデータ信号の先頭に複数の第２デバイスのそれぞれに対応する選択データと、前記選択データの後に前記第２デバイスで利用する送信データを備え、
前記第２の同期式シリアルインターフェースは、チップセレクト信号を備え、
前記制御回路は、前記選択データと選択したデバイスへの前記送信データの間、前記選択データに対応する第２デバイスのチップセレクト信号を有効にし、前記送信データの送信完了に応じて前記第２デバイスのチップセレクト信号を無効にする携帯端末。
【請求項４】
請求項１又は請求項２に記載の携帯端末であって、
前記第1の同期式シリアルインターフェースは、シリアルデータ信号の先頭に複数の第 ２デバイスのそれぞれに対応する選択データと、前記選択データの後に前記第２デバイスで利用する送信データと前記第２デバイスから受信する受信データを備え、
前記第２の同期式シリアルインターフェースは、チップセレクト信号を備え、
前記制御回路は、前記選択データと選択したデバイスへの前記送信データと前記受信データの間、前記選択データに対応する第２デバイスのチップセレクト信号を有効にし、前記送信データの送信完了又は前記受信データの受信完了に応じて前記第２デバイスのチップセレクト信号を無効にする携帯端末。
【請求項５】
請求項１から請求項４のいずれか１項に記載の携帯端末であって、
前記第１デバイスは、データ出力信号とデータ入力信号を備える第1の調歩同期シリアルインターフェースを有し、
前記第２の基板は、第２の調歩同期シリアルインターフェースを有する複数の第３デバイスが配置され、
前記制御回路は、前記第1の同期式シリアルインターフェースの前記チップセレクト信号、前記クロック信号、及び前記データ出力信号を基に、前記複数の第３デバイスの前記第３の調歩同期シリアルインターフェースを制御する携帯端末。
【請求項６】
請求項５に記載の携帯端末であって、
前記制御回路は、前記第３デバイスに対応する前記選択データと前記選択データに対応する前記第３デバイスのデータ出力信号又はデータ入力信号の間、前記選択データに対応する第３デバイスデータ出力信号又はデータ入力信号を、前記第１デバイスの第３デバイスデータ出力信号又はデータ入力信号を接続する携帯端末。
【請求項７】
請求項１から請求項６のいずれか１項に記載の携帯端末であって、
第1及び第２の筐体を備え、
前記第1の基板は前記第１の筐体に配置され、
前記第２の基板は前記第２の筐体に配置された携帯端末。
【請求項８】
請求項７に記載の携帯端末であって、
前記第1の筐体と前記第２の筐体を回動自在に連結するヒンジ部を備える携帯端末。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６ａ】
【図６ｂ】
【図７ａ】
【図７ｂ】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６ａ】
【図６ｂ】
【図７ａ】
【図７ｂ】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−１９９５７２（Ｐ２０１１−１９９５７２Ａ）
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願番号】特願２０１０−６３８１１（Ｐ２０１０−６３８１１）
【出願日】平成２２年３月１９日（２０１０．３．１９）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願日】平成２２年３月１９日（２０１０．３．１９）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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