【課題】半導体基板上の同一層に厚さの異なる領域を有する導電性膜を形成する方法として、各領域の厚さを所定厚さに精度良く制御できる方法を提供する。
【解決手段】半導体基板１上に、下側配線２、層間絶縁膜３、および導電性プラグ４を形成した後、この半導体基板１上の全面に、Ｔｉ膜５、ＴｉＮ膜６、アルミニウム合金膜（第１の導電性膜）７、ＴｉＮ膜（エッチングストップ層）８、アルミニウム合金膜（第２の導電性膜）９、およびＴｉＮ膜１０をこの順に形成する。セル領域の上のみを覆うレジストパターンを形成した後、ＴｉＮ膜（エッチングストップ層）８に至るまでエッチングを行うことにより、周辺回路領域上のＴｉＮ膜１０とアルミニウム合金膜（第２の導電性膜）９を除去する。これにより、層間絶縁膜３上の導電性膜の厚さが、周辺回路領域よりもセル領域の方が厚くなる。 （もっと読む）

【課題】厚さの異なる複数本の配線を同じ層に効率良くかつ容易に設けることができる半導体装置の製造方法を提供する。
【解決手段】第１の幅を有する第１の凹部３、および第１の幅の１／ｘ（ｘは１より大きい正の数）の大きさである第２の幅を有するとともに第１の凹部３と同じ深さを有する第２の凹部４を、基板１上の第１の絶縁膜２に形成する。第１の凹部３および第２の凹部４が形成された第１の絶縁膜２の表面を覆って第２の絶縁膜５をその膜厚が第１の幅の１／２ｘの大きさになるまで設ける。第１の凹部３の側部に第２の絶縁膜５を残しつつ第１の凹部３の底部が露出するまで第１の絶縁膜２の表面上に設けられた第２の絶縁膜５を主にその膜厚方向に沿って異方的に除去する。第１の凹部３および第２の凹部４のそれぞれの内部に導電体６を設ける。 （もっと読む）

【課題】 高精度の抵抗部を容易に形成する。
【解決手段】 基板Ｐ上に配線パターン２０、２１が設けられる。配線パターン２０、２１の一部の配線諸元を、他の部分と異ならせて設けられた抵抗素子Ｒを有する。 （もっと読む）

【課題】 本発明は上記の問題に鑑みてなされたものであり、その目的は、情報の書込み時及び消去時における過渡電流を小さくし、消費電流を低減することができる不揮発性記憶素子及びその製造方法を提供する点にある。
【解決手段】 電気抵抗状態の高低を情報として記憶することができる可変抵抗体４と、可変抵抗体４に接する複数の電極２を備えてなる不揮発性記憶素子であって、複数の電極２の内の少なくとも１つの電極２の可変抵抗体４との接触面積が、不揮発性記憶素子の作製に用いる製造プロセスの最小加工寸法の２乗よりも小さいことを特徴とする。 （もっと読む）

接地線抵抗とビット線容量が低いフラッシュメモリ半導体装置を提供する。 半導体装置は、複数の半導体素子を形成した半導体基板構造体上方に形成され、平坦な表面を有する第１絶縁層と、第１絶縁層の全厚さを貫通して形成された複数の柱状導電性プラグと、第１絶縁層の全厚さを貫通して形成され、延在する複数の壁状導電性プラグと、柱状導電性プラグと壁状導電性プラグとを覆って、第１絶縁層上に形成され、平坦な表面を有する第２絶縁層と、第２絶縁層の全厚さを貫通して形成され、柱状導電性プラグの少なくとも１つと接続される第１部分と、第２絶縁層の中間までの深さに形成され、壁状導電性プラグの少なくとも１つと離間しつつ交差する第２部分とをそれぞれ有するデュアルダマシン構造の複数の第１配線と、を有する。
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【課題】 互いに接続されたインク領域においてインク領域間のインクの流れ出しを防止したインク吐出パターンを提供する。
【解決手段】 基板上に形成されるインクを吐出すべき第であって、互いに接続して形成される第１のパターン形成部１０であって、それぞれライン状の太線部１１と細線部１２とを有する第１のパターン形成部１０において、太線部１１と細線部１２との間に、太線部１１との接続部における幅が太線部１１よりも狭いと共に、細線部１２との接続部における幅が細線部１２よりも狭い、液滴流動阻止部１３を設けている。 （もっと読む）

【課題】 パターン形成時に、微細パターンと他のパターンとの各々の高さを同じくすることにより、上記パターン上を含む領域を平坦にするバンク構造体、パターン形成方法、及び電気光学装置、電子機器を提供する。
【解決手段】 機能液により形成するパターンに対応した凹部が設けられた隔壁構造体であって、第１パターンに対応して隔壁３４に設けられた第１凹部５５と、第１パターンに接続され、かつ、第１パターンよりも幅が狭い第２パターンに対応して隔壁３４に設けられた第２凹部５６と、を含み、第２凹部５６の底面の高さが、第１凹部５５の底面の高さよりも高く設けられていることを特徴とする。 （もっと読む）

【課題】 高歩留まりで製造できる構造の半導体装置を提供する。
【解決手段】 半導体装置１は、半導体基板１０上に設けられたローカル配線層１４（第１の配線層）、およびローカル配線層１４上に設けられたグローバル配線層１８（第２の配線層）を備えている。ローカル配線層１４およびグローバル配線層１８には、それぞれローカル配線２４（第１の配線）およびグローバル配線２８（第２の配線）が形成されており、グローバル配線２８の厚みはローカル配線２４の厚みよりも大きい。また、ローカル配線層１４およびグローバル配線層１８には、それぞれダミー配線３４（第１のダミー配線）およびダミー配線３８（第２のダミー配線）が形成されている。ここで、ダミー配線３４の幅は、ダミー配線３８の幅よりも小さい。 （もっと読む）

【課題】 短絡や断線を回避しながら、基板の接続配線の抵抗の均一化を図る。
【解決手段】 基板の各信号配線３と素子側端子８とを接続する接続配線７を、それぞれ所定の線幅を有する複数の接続部である第１の区間７ａ、第２の区間７ｂから構成し、該複数の接続部の膜厚を調整したり、第１の区間７ａに積層配線１９を設けて多層構造とすることにより、各接続配線７で全抵抗が略同じになるように構成する。これにより、接続配線７の最大線幅と最小線幅の差を約２倍程度に抑えることができるため、太い接続配線７における短絡や、細い接続配線７における断線を回避しながら、各接続配線７の抵抗の均一化を図ることができる。 （もっと読む）