【課題】広大な断面積が得られ、抵抗値を著しく低下させることができてＱ値を向上させることができると共に、膜厚の均一性が高い半導体集積回路用インダクタ及びその製造方法を提供する。
【解決手段】ダマシン法により形成された多層配線層の最上層配線層１８上に、スパイラルインダクタ４０が形成されている。このインダクタ４０は、最上層配線２９が形成された絶縁膜１７ａ上に、この最上層配線２９に接触するようにしてバリアメタル層をパターン形成し、その後、全面に保護絶縁膜を形成した後、この保護絶縁膜におけるバリアメタル層上の部分を開口し、その上に更にバリアメタル層を全面に形成し、このバリアメタル層をメッキ電極としてＣｕ膜をメッキにより厚く形成し、このＣｕ膜を湿式エッチングすることにより、形成する。このため、膜厚が厚く、線幅が広いインダクタ４０を形成することができる。 （もっと読む）

【課題】デュアルダマシン（Dual-Damascene）法を用いた多層Ｃｕ配線の形成工程を簡略化する。
【解決手段】層間絶縁膜４５上に形成したフォトレジスト膜５１をマスクにして層間絶縁膜４５をドライエッチングし、層間絶縁膜４５の中途部に形成したストッパ膜４６の表面でエッチングを停止することによって配線溝５２、５３を形成する。ここで、ストッパ膜４６を光反射率の低いＳｉＣＮ膜によって構成し、フォトレジスト膜５１を露光する際の反射防止膜として機能させることにより、フォトレジスト膜５１の下層に反射防止膜を形成する工程が不要となる。 （もっと読む）

【課題】 半導体基板上に引っ張り応力を有する層間絶縁膜や配線用金属膜等の形成された半導体装置において、ウェハの反りを抑制できる半導体装置を提供する。
【解決手段】 半導体素子が形成された半導体基板１０と、半導体基板１０上に堆積された１または複数層の配線用金属膜１６ａ、１６ｂ、１８を備えてなる半導体装置であって、１または複数層の配線用金属膜の内、１つの配線用金属膜の堆積によって生じるウェハ反り量の絶対値が最大となる第１配線用金属膜１８の下層側及び上層側の少なくとも何れか一方側に、ウェハ反り量を緩和する応力緩和膜１７を備え、応力緩和膜１７が圧縮応力を有し、第１配線用金属膜１８が引っ張り応力を有し、応力緩和膜１７の堆積によって生じるウェハ反り量の絶対値が、第１配線用金属膜１８の堆積によって生じるウェハ反り量の絶対値より小さい。 （もっと読む）

【課題】信号端子を有する入出力セルを備えた半導体集積回路において、前記入出力セルの信号端子が接続用配線ヴィアを介して内部回路に接続される場合に、そのヴィアの原子の移動に起因するオープン不良を有効に防止する。
【解決手段】入力／出力セル２の信号端子３Ａは、複数層（例えば４層）の導電層で形成される。その複数層の導電層の隣接する導電層同士は、ヴィアで接続される。前記複数層の導電層のうち、最大径のヴィア６−３で接続される導電層（例えば第４層の導電層）３−４では、その導電層３−４の幅が前記最大径のヴィア６−３を１個だけ配置できる幅に設定される。従って、接続用配線４から入力／出力セル２の入力端子３Ａに原子が移動することが抑制され、前記接続用配線４に形成されるヴィア（図示なし）のオープン不良が有効に防止される。 （もっと読む）

【課題手段】 本発明は、容量素子の下部電極５０３の上層バリア膜１１３及びこれと同層に形成されている金属配線層５０２の上層バリア膜１１３の膜厚を、他の金属配線層５０１，５０２，５０５の上層バリア膜１０３，１０８，１２２の膜厚よりも厚くする。
また、本発明は、容量素子の下部電極５０３の上層バリア膜１１３の膜厚を、１１０ｎｍ以上，更に好ましくは１６０ｎｍ以上とする。
【効果】 上層バリア膜のクラックによる容量絶縁膜の絶縁耐圧低下も生じさせることなく、容量絶縁膜の成膜温度を高温化することができ、容量絶縁膜の絶縁耐圧が向上した高性能で高容量なＭＩＭキャパシタを有する半導体装置が実現できる。 （もっと読む）

【課題】フルシリサイドゲート電極を有するＭＩＳＦＥＴにおいて、ゲート配線抵抗が小さい半導体装置を提供する。
【解決手段】半導体基板１０における素子分離領域１１によって囲まれた第１の活性領域１３Ａ上に形成されたｐ型ＭＩＳトランジスタを備えた半導体装置は、第１の活性領域１３Ａ上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜を介して第１の活性領域１３Ａを跨ぐように形成され、第１の活性領域１３Ａ上の第１のフルシリサイドゲート電極２４Ａと素子分離領域１１上の第１のフルシリサイドゲート配線２４Ｅとからなる第１のフルシリサイドゲートパターン２４ａとを備える。第１のフルシリサイドゲート電極２４Ａの厚さは、第１のフルシリサイドゲート配線２４Ｅの厚さよりも薄い。 （もっと読む）

【課題】ライン抵抗のばらつきを抑制する配線構造を提供する。
【解決手段】半導体デバイスが提供される。この半導体デバイスは、カーボン・ドープのシリコン酸化膜の領域により分離される密に詰まったラインの領域と孤立ラインを含む領域とを含む。半導体デバイスの表面がエッチされるにつれ、エッチ・レートは、エッチされる材料に応じて変化する。それに応じて、孤立ラインの断面積は、その領域における遅いエッチング・プロセスを補償するために調節される必要がある。密に詰まったラインは、高さ、ａ、そして幅、ｂ、を有し、そのためａ＊ｂの断面積を有する。しかしながら、孤立ラインは、高さ、Ｄ＊ａ、そして幅、Ｅ＊ｂ、を有する、ここでＤ＊Ｅ＝１である。１つの又は複数のエッチング・プロセスが使用されることができ、それに応じてライン幅が調節される。 （もっと読む）

【課題】２回以上のリソグラフィとエッチングを行って単一の配線層を形成する際に、パターンの重複部におけるレジスト残渣の発生を抑制し、安定した電気的特性を得る。
【解決手段】半導体装置は、第１パターン領域における絶縁膜１２の表面に形成され、側壁にテーパを有する第１の深さＤ１の第１の配線溝と、第２パターン領域における絶縁膜１２の表面に形成され、第１の配線溝よりも深い第２の深さＤ２の第２の配線溝と、上記第１，第２パターン領域の境界領域における絶縁膜の表面に形成され、第２の配線溝内に第２の配線溝よりも深い第３の深さＤ３で第１の配線溝のパターンが重複し、第２の配線溝の底面にテーパを持った側壁の段差部を有する第３の配線溝と、第１乃至第３の配線溝に埋め込まれる単一の配線層Ｍ１とを備える。 （もっと読む）

【課題】少なくとも一方がＦＵＳＩ構造である２つの導電体を備えた半導体装置において導電体同士の接続箇所での金属拡散に起因する中間相領域の発生を抑制する。
【解決手段】Ｎ型ＦＥＴのゲート電極となる第１の導電体１１６とＰ型ＦＥＴのゲート電極となる第２の導電体１１７とが互いに同電位となるように電気的に接続されている。第１の導電体１１６及び第２の導電体１１７のうちの少なくとも一方はＦＵＳＩ構造を有している。第１の導電体１１６と第２の導電体１１７との境界の少なくとも一部分に、庇１１８を有する段差が形成されている。 （もっと読む）

【課題】ＬＳＩプロセスによる制約のない最上位配線層を提供することで長距離配線における信号遅延を低減可能な半導体集積回路装置の製造方法を提供する。
【解決手段】
半導体集積回路基板を提供する過程は、半導体集積回路用ベース基板１１上に、半導体集積回路及び該半導体集積回路用の最上位配線層を含まない配線層１２を形成する過程と、半導体集積回路用ベース基板の配線層上に、該配線層に接続される接続パッド１３を形成する過程とからなる。配線基板を提供する過程は、配線基板用ベース基板１上に、半導体集積回路用の最上位配線層となる厚膜配線層３をメッキ形成する過程と、厚膜配線層上に、該厚膜配線層に接続される接合バンプ６を形成する過程とからなる。そして、半導体集積回路基板の接続パッドが形成される面と配線基板の接合バンプが形成される面とを対向させ接続パッド及び接合バンプを位置合わせして接合する。 （もっと読む）

【課題】インダクタ素子を有する半導体装置において、インダクタにより占有される面積を縮小し、かつ、該インダクタ配線における電流エレクトロマイグレーション耐性を向上させ、かつ好ましくない寄生容量の増加を抑制する。
【解決手段】膜厚の厚い金属配線１により上層インダクタ部を形成する。膜厚が薄い下層の金属配線２と金属配線３とを並列接続して下層インダクタ部を形成する。上層インダクタ部と下層インダクタ部とを層間プラグ４により直列接続する。最下層の金属配線３の配線幅を狭くする。 （もっと読む）

【課題】 配線容量Ｃ及び配線遅延ＲＣの低減の可能なＬＳＩの配線構造の設計方法を提供する。
【解決手段】２層目以下の下層配線層の配線幅Ｗと該配線膜厚Ｔとの比Ｗ／Ｔが、３層目以上の上層配線層の配線のＷ／Ｔよりも大きい。 （もっと読む）

【課題】 配線容量Ｃ及び配線遅延ＲＣの低減の可能なＬＳＩの配線構造を提供する。
【解決手段】配線長が１ｍｍ以上の配線構造において、配線の幅方向の配線間絶縁層の誘電率を、前記配線の厚み方向の配線間絶縁層の誘電率より相対的に高くする。 （もっと読む）

【課題】 配線容量Ｃ及び配線遅延ＲＣの低減の可能なＬＳＩの配線構造の設計方法を提供する。
【解決手段】プロセスばらつき量を推定しδ_Ｐとし、配線容量変動ΔＣ／Ｃと配線遅延の変動Δ（ＲＣ）／（ＲＣ）とをともにδ_Ｐ／２とし、フリンジ容量Ｃ_Ｆと平行平板容量Ｃ_Ｐからフリンジ容量比Ｆ＝Ｃ_Ｆ／Ｃ_Ｐを評価して、以下の式
Ｆ ＝ 1 − δ_Ｐ
を満たすように、配線構造が決定される。 （もっと読む）

【課題】 配線容量Ｃ及び配線遅延ＲＣの低減の可能なＬＳＩの配線構造を提供する。
【解決手段】配線長が１ｍｍ未満の配線構造において、配線の厚み方向の配線間絶縁層の誘電率を、配線の幅方向の配線間絶縁層の誘電率より相対的に高くする。 （もっと読む）

【課題】配線形成工程で実行される平坦化処理の際の配線形成層の平坦性の確保と、配線とダミー配線との間の容量の低減化による回路シミュレーションの高精度化を図ることができるようにした半導体装置を提供する。
【解決手段】Ｎ＋１層目の信号配線形成層１３には、Ｎ＋１層目の信号配線１７〜２０と上面において面一、かつ、信号配線１７〜２０よりも厚みが薄いダミー配線４４を形成する。Ｎ層目の信号配線層１１についても同様である。 （もっと読む）

【課題】半導体プロセスの微細化と集積化に伴い、配線抵抗と電力密度の増加にともなう集積回路内部での電源電圧降下による性能の低下という問題がある。最先端の半導体プロセスでは、上位ほどシート抵抗の低い多層配線構造がとられるが、電源電圧の降下抑制と配線性の両立が困難になってきている。
【解決手段】本発明では、シート抵抗が最も低い最上位の配線層を有する多層配線構造の半導体集積回路において、電源電圧の降下抑制と配線性を両立した半導体集積回路を提供する。シート抵抗の差異を利用して、チップ形状及びマクロセル形状の短辺と最上位層の配線方向とを合わせることで、配線資源を確保しながら、よりシート抵抗の低い最上位層を電源配線として使用し易くし、電源電圧降下による性能劣化の少ない半導体集積回路を実現する。 （もっと読む）

【課題】異なる高さのコンタクト線を有する高密度ＭＯＳＦＥＴ回路を製造するための構造、方法などを提示すること。
【解決手段】このＭＯＳＦＥＴ回路は、コンタクト線（５００、１３００）と、コンタクト線（５００、１３００）の近くに位置するゲート（３１０、１２１０）とを含む。コンタクト線（５００、１３００）は、ゲート（３１０、１２１０）の高さよりも低い高さを含む。このＭＯＳＦＥＴ回路はさらに、ゲート（３１０、１２１０）の近くに位置するゲート・スペーサ（７１０、７１５、１６１０、１６１５）を含み、コンタクト線（５００、１３００）とゲート（３１０、１２１０）との間のコンタクト線（５００、１３００）の近くに位置するコンタクト線スペーサを含まない。 （もっと読む）

【課題】 金属ゲート電極形成時のゲート絶縁膜や半導体基板へのダメージを低減する。
【解決手段】 金属ゲート電極１２，２２を形成する際、第１，第２のＭＯＳＦＥＴ１０，２０を形成する領域に、一方には所定エッチング条件でエッチングレートの低い第１の金属層３１を薄く形成し、他方にはその所定エッチング条件でエッチングレートの高い第２の金属層３２を厚く形成して、第１，第２の金属層３１，３２を同時にエッチングする。それにより、それらのエッチングレート差が厚さの違いで相殺され、第１，第２の金属層３１，３２のエッチングを同時あるいはほぼ同時に終了させることが可能になる。それにより、ゲート絶縁膜１１，２１やＳｉ基板２へのエッチングダメージを最小限に抑えることが可能になる。 （もっと読む）

【課題】ウエットエッチングでもウェハの中央部と外周部で配線幅にばらつきが生じ難く微細化が可能となる低コストの半導体装置の製造方法およびその製造装置を提供すること。
【解決手段】半導体ウェハ１の中央部のシード層６の膜厚を外周部のシード層６の膜厚に比べ薄くすることで、ウェットエッチング時に外周部のシード層６と中央部のシード層６がほぼ同時に除去され、エッチング時間を短縮できる。エッチング時間が短縮することで、Ｃｕ配線９の幅の狭まり量を小さくでき、また、半導体ウェハの外周部と中央部とのＣｕ配線９の幅のばらつきを小さくできて、Ｃｕ配線９の微細化を図ることができる。 （もっと読む）