【課題】安定した動作の積層型不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】電気的に書き換え可能なメモリセルが複数形成されるメモリセル領域と、メモリセルを制御する周辺回路を構成するトランジスタが形成される周辺回路領域とを備え、メモリセル領域には、半導体基板１１上に対し垂直方向に、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０が積層されて形成される。メモリホール３４内には、ブロック絶縁層（第１絶縁層）３５、電荷蓄積層（特性変化層）３６、トンネル絶縁層３７、及びメモリ柱状半導体層３８が形成される。周辺回路領域には、ｐ−型領域１０１Ａにプレーナ型トランジスタのソース／ドレイン領域１０１Ｂが形成され、メモリセル領域の複数の導電層の各々と同一平面上に形成され、且つ導電層と電気的に分断される複数のダミー配線層１００が形成される。 （もっと読む）

【課題】半導体装置の配線間容量を低減する。
【解決手段】半導体装置７０には、積層形成される配線膜６及び１０から構成される配線層が設けられる。キャップ膜３上に形成される層間絶縁膜４の第１の開口部には、配線膜６が埋設される。配線膜６の底部及び側面部にはバリアメタル膜５が設けられる。層間絶縁膜４及び配線膜６上に形成されるキャップ膜７及び層間絶縁膜８の第２の開口部には、配線膜１０が埋設される。配線膜１０の底部及び側面部にはバリアメタル膜９が設けられる。層間絶縁膜８及び配線膜１０上に形成される。配線膜１０は配線膜６上に設けられ、配線膜１０の端部は配線層６の端部よりも内側に設けられる。 （もっと読む）

【課題】チップサイズを縮小することにより、ＬＣＤドライバの製造コストを低減させることのできる技術を提供する。
【解決手段】第１金属膜からなるバンプ６が形成されない領域のパッシベーション膜９上に、第２金属膜からなる容量素子７Ｃ、抵抗素子７Ｒまたはインダクタンス素子７Ｌ等の受動素子を形成する。第１金属膜は金膜、第２金属膜は金膜、ニッケル膜または銅膜であり、あるいは第１金属膜は下層をニッケル膜または銅膜とし上層を金膜とする積層膜、第２金属膜はニッケル膜または銅膜である。さらに、第１金属膜の厚さは第２金属膜の厚さと同じか、あるいは第２金属膜の厚さよりも厚く形成する。 （もっと読む）

【課題】金属ナノ微粒子を用いた、電極、配線形成方法では、金属ナノ微粒子溶液を塗布、印刷後抵抗値を落とすために200℃程度の熱処理が必要である。プラスチックなどのフレキシブル基板では、耐熱性が150℃程度であるため、この熱処理により基板の変形が出てしまう。
【解決手段】本発明は、ハロゲンを有するガスに金属ナノ微粒子を所望の形状に印刷した後に暴露する事によって、なんら過熱焼成することなく、金属電極、配線を形成できる。 （もっと読む）

【課題】構造を複雑化させることなく安定した特性が得られ、さらには抵抗素子を含む回路の高集積化を実現できる半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、基板本体（基板）１０Ａと、基板本体１０Ａ上に形成された半導体素子（インバータＩＮＶ１，ＩＮＶ２）と、半導体素子に接続された配線１２１，１２２と、配線１２１，１２２に形成された抵抗素子Ｒ１，Ｒ２とを備えており、配線１２１，１２２が、積層された複数の導電層１３１，１３２を有しており、異なる抵抗値を有する複数の抵抗素子Ｒ１，Ｒ２が、複数の導電層のうち少なくとも一部の導電層を用いて配線１２１，１２２に形成されていることを特徴とする。 （もっと読む）

【課題】外部接続用のパッドが形成される表層より一層下の配線層の配線密度を下げることなく、パッド下の層間絶縁膜のクラックを防止できる半導体装置を提供する。
【解決手段】表層より一層下の層に形成された配線のうち、パッド１の領域下を通過する配線３ａの厚さを、パッド１の領域下から外れて配置される配線３ｂの厚さよりも薄くする。 （もっと読む）

【課題】歩留りが高く、且つ、配線間容量を十分に低減できる構造を備えた半導体装置を提供する。
【解決手段】半導体装置の製造方法は、基板上に絶縁膜を形成する工程と、絶縁膜の内部に複数の配線溝を形成する工程と、複数の配線溝の内部に複数の配線を形成する工程と、絶縁膜及び複数の配線の上に、複数の配線間の領域のうち選択的に領域を露出する開口部を有するレジストマスクを形成する工程と、レジストマスクを用いたエッチングにより、複数の配線間の領域のうち選択的に露出した領域の絶縁膜を除去してエアギャップ溝を形成する工程と、レジストマスクを除去した後に、複数の配線上を覆うように層間絶縁膜を堆積することによってエアギャップを形成する工程とを含む。 （もっと読む）

【課題】 半導体回路装置の面積を増大させることなく、電源電圧安定化のための十分な容量を確保することができる半導体回路装置を実現する。
【解決手段】 トランジスタセル１の一方の端部は、グランド線６、絶縁層９、電源線７の順に半導体基板８の一の面に積層されてなるため、グランド線６および電源線７の配線方向の長さに対応した容量Ｃ１を形成することができるので、電源安定化に必要な十分な容量を確保することができる。また、グランド線６の上方に電源線７が積層されているため、容量を形成するための領域をトランジスタセル１間に確保する必要がない。さらに、グランド線６および電源線７を配置するために必要な面積を、グランド線６および電源線７を並列して配置する構造よりも小さくすることができる。 （もっと読む）

【課題】 一回のエッチングで、深さの異なる複数のパターンを形成することができる、反射防止膜を用いてパターンを形成する工程を含む半導体装置の製造方法を提供すること。
【解決手段】 パターン形成方法は、被加工膜上にエッチング調整層からなるパターンを形成する工程と、前記調整層パターンを少なくとも覆うように反射防止膜を形成し、レジスト塗布、露光現像によりレジストパターンを形成する工程とを有し、前記被加工膜のエッチング条件下で、前記エッチング調整層がエッチングされることにより、前記エッチング調整層の有無で、異なる深さのパターンが形成されることを特徴とする。 （もっと読む）

【課題】 ２層配線を有するアレイ基板において、第１配線層上に形成される層間絶縁膜に加わる歪み（ストレス）を解消するとともに段差の形成を抑制し、層間絶縁膜におけるクラックの発生や第２配線層のエッチング残りを抑制する。
【解決手段】 表示部と、その周囲に配される額縁部とを有するアレイ基板である。少なくとも第１配線層と、第１配線層上に層間絶縁膜を介して形成される第２配線層とを有する。第１配線層の側壁の傾斜角度θ１は第２配線層の側壁の傾斜角度θ２よりも小さい。第１配線層の側壁の傾斜角度θ１は６５°以下であり、第２配線層の側壁の傾斜角度θ２は７０°以上である。また、第１配線層の膜厚ｄ１は第２配線層の膜厚ｄ２よりも小さい。 （もっと読む）

【課題】ソースドレイン領域のサイズが増大することがない局所配線構造を備えた半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１の上に形成されたゲート電極２２及び半導体基板１１におけるゲート電極２２の両側方にそれぞれ形成された第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂを有するトランジスタ１２と、半導体基板１１の上における第１のソースドレイン領域２９Ａを挟んでゲート電極２２と反対側に形成されたゲート配線４２と、ゲート配線４２と第１のソースドレイン領域２９Ａとを接続する局所配線構造６０とを備えている。局所配線構造６０は、第１のソースドレイン領域２９Ａ及びゲート配線４２の上面に跨って形成されたＳｉＧｅ層６１によって構成されている。 （もっと読む）

【課題】ＦＥＯＬレベルから正負とも低電圧の範囲で拡散工程中のチャージアップから被保護素子を保護し、且つ、拡散工程完了後は被保護素子の駆動に必要な正負両極性の高電圧を被保護素子に印加することが可能な半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１に形成され、被保護素子電極２２を有する被保護素子２１と、半導体基板１１と電気的に接続された基板接続電極４２を有する基板接続部４１と、被保護素子電極２２と基板接続電極４２との間に形成されたヒューズ素子電極３２を有するヒューズ素子部３１とを備えている。ヒューズ素子電極３２は、所定の電流を流すことにより切断可能に形成され、ヒューズ素子電極３２が切断されていない状態において、被保護素子電極２２、基板接続電極４２及びヒューズ素子電極３２は、一体に形成された導電膜１５からなる。 （もっと読む）

【課題】平坦化工程またはエッチング工程でのパターン依存性に起因した工程不良を改善する効果に優れたダミーパターンを含む半導体素子及びその製造方法を提供する。
【解決手段】基板に形成されたデバイスパターンと、前記デバイスパターンの一側に互いに異なる大きさの垂直断面積を有して複数個形成されたダミーパターンとを含んで半導体素子を構成する。 （もっと読む）

【課題】 内部回路素子のＥＳＤ破壊を防止するために、できる限り多くの割合の静電気パルスをオフトランジスタに引き込みつつ内部回路素子には伝播させない、あるいは早く大きな静電気パルスを遅く小さな信号に変化させてから伝えるようにすることができる半導体装置を得る。
【解決手段】 外部接続端子と内部回路領域との間にＥＳＤ保護素子を有する半導体装置において、外部接続端子からＥＳＤ保護素子に至る間の配線の抵抗値が、ＥＳＤ保護素子から内部素子に至る間の配線の抵抗値よりも小さくなるように、外部接続端子からＥＳＤ保護素子に至る間の配線を複数層のメタル配線により形成し、ＥＳＤ保護素子から前記内部素子に至る間の配線は、外部接続端子からＥＳＤ保護素子に至る間の配線に用いられた複数層の配線数と等しいあるいはより少ない層数のメタル配線により形成した。 （もっと読む）

【課題】多層基材を調製するための方法を提供する。
【解決手段】本方法は、バリア領域と銅領域を含む第１層を提供する工程と、該第１層上に銅を含む第２層を堆積する堆積工程とを含み、該堆積工程が、前記バリア領域上に約２０Å〜約２，０００Åの第１の厚さと、前記第１層の前記銅領域上に約０Å〜約１，０００Åの第２の厚さとを含む第２層を提供し、該第１の厚さが該第２の厚さよりも大きい、第１層と第２層を含む多層基材を提供する。 （もっと読む）

【課題】ゲート配線部及びソース配線部の配線厚みはスイッチング素子部の性能劣化が生じない範囲内でしか厚くすることができない。よって、配線部の電気抵抗値を十分に小さくすることができないため、液晶表示装置の消費電力が大きいという課題がある。
【解決手段】スイッチング素子部３０に形成されたゲート電極部４１の電極厚みｄ３に比べ、Ａｌ膜１４で厚膜化されたゲート配線部４０の配線厚みｄ４が厚い。また、ソース電極部４３及びドレイン電極部４４の電極厚みｄ５に比べ、Ａｌ膜１７で厚膜化されたソース配線部４２の配線厚みｄ６が厚い。配線厚みｄ４，ｄ６が厚いことにより、ゲート配線部４０及びソース配線部４２の断面面積が大きくなる。このことから、ゲート配線部４０及びソース配線部４２の電気抵抗値を小さくすることができる。よって、液晶表示装置１００の低消費電力化ができる。 （もっと読む）

【課題】プログラムされた情報のセキリュティが高く、半導体チップ毎に異なる情報をプログラムすることを簡単に可能とすること。
【解決手段】本発明は、半導体ウエハ内に配列された複数の半導体チップとなるべき領域１２内にそれぞれ設けられたＯＴＰ−ＲＯＭセル配列２１に対応するプログラムドット配列を有するプログラムヘッド８０を、複数の半導体チップとなるべき領域１２のうち１つの領域内のＯＴＰ−ＲＯＭセル配列２１に合わせる工程と、プログラムヘッド８０を用いＯＴＰ−ＲＯＭセル配列２１を、複数の半導体チップとなるべき領域１２ごとに異なるパターンでプログラムする工程と、を有することを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】追加金属層を使用してＦＥＴのオン抵抗を下げるための高電力用電界効果トランジスタ（ＦＥＴ）を提供する。
【解決手段】或る実施形態では、高電力用ＦＥＴの上に載っている比較的薄いが幅の広いバス条片が形成され、ソース及びドレインの幅の狭い金属条片に電流を導電している。不動態化層は、ＦＥＴの表面を覆って形成され、不動態化層は、エッチングされてバス条片の上面全体の殆どを露出させる。銅のシード層が、ウェーハの表面を覆って形成され、更にマスクが形成されて、バス条片上のシード層のみが露出される。次に、バス条片上のシード層に、銅又は金電気メッキが施されて、非常に厚い金属層が堆積され、これが下層の金属の層と効果的に融合して、オン抵抗を低下させる。メッキ金属は、その厚さと幅の広いライン／空間のために、不動態化を施す必要は無い。露出したバス条片を覆って厚い金属を堆積するのに、他の技法を使用することもできる。 （もっと読む）

【課題】 十分な接合強度が得られるように超音波振動の出力レベルを設定して超音波接
合を実施した場合であっても、半導体チップに形成された多層配線部の導体部分の断線を
防止することができ、また、製造工程における部品の管理コストの削減や製造部品の歩留
まりを改善することができる高周波回路装置を提供すること。
【解決手段】 高周波回路が形成されたＭＭＩＣチップ２と、ＭＭＩＣチップ２の一方の
面に有機材料を用いて形成された多層配線部１３と、多層配線部１３の最表層面のバンプ
形成部４に形成されたバンプ６とを備え、超音波振動を与えて基板２０と接合する場合に
、バンプ６とバンプ形成部４との接合部分の変形を抑える補強手段（補強用導体層５ｄ）
が、多層配線部１３に形成されている。 （もっと読む）

【課題】有機絶縁膜にコンタクトホールを形成して導電層と電極層とを接続させる半導体装置において、有機絶縁膜に起因する品質または性能の低下が生じにくい半導体装置を得る。
【解決手段】導電層２，５と、導電層２，５の上に設けられる有機絶縁膜２０と、有機絶縁膜２０の上に設けられる第１の電極層２１と、導電層２，５上の有機絶縁膜２０及び第１の電極層２１を貫通して形成されるコンタクトホール２３，２４と、第１の電極層２１の上に設けられ、かつコンタクトホール２３，２４を通り、導電層２，５と接続するように設けられる第２の電極層２２とを備えることを特徴としている。 （もっと読む）