不揮発性半導体記憶装置及びその製造方法
【課題】安定した動作の積層型不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】電気的に書き換え可能なメモリセルが複数形成されるメモリセル領域と、メモリセルを制御する周辺回路を構成するトランジスタが形成される周辺回路領域とを備え、メモリセル領域には、半導体基板11上に対し垂直方向に、ソース側選択トランジスタ層20、メモリトランジスタ層30、及びドレイン側選択トランジスタ層40が積層されて形成される。メモリホール34内には、ブロック絶縁層(第1絶縁層)35、電荷蓄積層(特性変化層)36、トンネル絶縁層37、及びメモリ柱状半導体層38が形成される。周辺回路領域には、p−型領域101Aにプレーナ型トランジスタのソース/ドレイン領域101Bが形成され、メモリセル領域の複数の導電層の各々と同一平面上に形成され、且つ導電層と電気的に分断される複数のダミー配線層100が形成される。
【解決手段】電気的に書き換え可能なメモリセルが複数形成されるメモリセル領域と、メモリセルを制御する周辺回路を構成するトランジスタが形成される周辺回路領域とを備え、メモリセル領域には、半導体基板11上に対し垂直方向に、ソース側選択トランジスタ層20、メモリトランジスタ層30、及びドレイン側選択トランジスタ層40が積層されて形成される。メモリホール34内には、ブロック絶縁層(第1絶縁層)35、電荷蓄積層(特性変化層)36、トンネル絶縁層37、及びメモリ柱状半導体層38が形成される。周辺回路領域には、p−型領域101Aにプレーナ型トランジスタのソース/ドレイン領域101Bが形成され、メモリセル領域の複数の導電層の各々と同一平面上に形成され、且つ導電層と電気的に分断される複数のダミー配線層100が形成される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、不揮発性半導体記憶装置及びその製造方法に係り、特に積層型NANDフラッシュメモリに関するものである。
【背景技術】
【0002】
従来、シリコン基板上の2次元平面内に素子を集積して、LSIが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする(微細化する)しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。
【0003】
そこで、近年、メモリの集積度を高めるために様々な施策が検討されている。例えば、その施策として、多値技術を採用する構成、メモリセルを3次元的に積層する構成(特許文献1参照)、MEMS(Micro Electro Mechanical Systems)を用いる構成が挙げられる。
【0004】
しかし、そのメモリセルを3次元的に積層させて形成される構成では、メモリセル部を形成するトランジスタと、同じ基板上に形成され周辺回路部を構成するトランジスタとの間に段差を発生させてしまっていた。そのため、露光時の焦点深度に差異が発生し、化学機械研磨(Chmical Mechanical Polishing)時にメモリセル部の上端部が削られたり、周辺回路部の上面に膜残りを発生させてしまい不安定な動作をする製品を製造してしまう問題があった。
【0005】
従って、従来の技術では、安定した動作の積層型不揮発性半導体記憶装置を提供する事が困難であった。
【特許文献1】特開2007−317874号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明は、安定した動作の積層型不揮発性半導体記憶装置、及びその製造方法を提供する。
【課題を解決するための手段】
【0007】
この発明の一態様による不揮発性半導体記憶装置は、電気的に書き換え可能なメモリセルが複数形成されるメモリセル領域と、前記メモリセルを制御する周辺回路を構成するトランジスタが形成される周辺回路領域とを備え、前記メモリセル領域には、半導体基板に対し垂直方向に延びるように形成される柱状半導体層と、前記半導体基板に対して平行な方向に延び且つ垂直方向に積層される複数の導電層と、前記柱状半導体層と前記導電層との間に形成され前記導電層へ印加される電圧により特性が変化する特性変化層とが形成され、前記周辺回路領域には、複数の前記導電層の各々と同一平面上に形成され、且つ前記導電層と電気的に分断される複数のダミー配線層が形成されることを特徴とする。
【0008】
また、この発明の一態様による不揮発性半導体装置の製造方法は、電気的に書き換え可能な複数のメモリセルが直列に接続される複数のメモリストリングスと、前記メモリセルを制御する周辺回路と、を有する不揮発性半導体記憶装置の製造方法であって、層間絶縁層と導電層とを交互に積層する工程と、前記層間絶縁層及び前記導電層を前記メモリセルが形成される領域と前記周辺回路が形成される領域で分断し前記導電層をメモリセル導電層とダミー配線層とに分けると共に、前記層間絶縁層をメモリセル層間絶縁層とダミー層間絶縁層とに分ける工程と、前記メモリセル層間絶縁層と前記メモリセル導電層とを貫通させて第1ホールを形成する工程と、前記ダミー層間絶縁層と前記ダミー配線層とを貫通させて第2ホールを形成する工程と、前記第1ホール内に第1絶縁層を介して上端から下方に延びる柱状半導体層を形成する工程と、前記第2ホール内に第2絶縁層を介して上端から下方に延びるコンタクトを形成する工程とを備えることを特徴とする。
【発明の効果】
【0009】
本発明によれば、安定した動作の積層型不揮発性半導体記憶装置、及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【0010】
次に、本発明の実施の形態に係る不揮発性半導体記憶装置(以下積層型NANDフラッシュメモリ)を図面に基づいて説明する。
【0011】
[本実施の形態の構成]
図1は、本発明に係る積層型NANDフラッシュメモリ10を示した概略図である。本実施の形態に係る積層型NANDフラッシュメモリ10は、メモリセル領域50と周辺回路領域70との2つの領域から構成される。
【0012】
メモリセル領域50は、ゲートに電荷蓄積層を有するメモリトランジスタMTを複数有する。
【0013】
周辺回路領域70は、図1では具体的に図示しないが、ワード線駆動回路、ソース側選択ゲート線(SGS)駆動回路、ドレイン側選択ゲート線(SGD)駆動回路、センスアンプ等を有する。
【0014】
ワード線駆動回路は、ワード線WLに印加する電圧を制御する。ソース側選択ゲート線(SGS)駆動回路は、ソース側選択ゲート線SGSに印加する電圧を制御する。ドレイン側選択ゲート線(SGD)駆動回路は、ドレイン側選択ゲート線SGDに印加する電圧を制御する。センスアンプは、メモリトランジスタMTから読み出した電圧を増幅する。図1に示すように、メモリセル領域50を構成するメモリトランジスタMTは、半導体層と絶縁層を交互に複数積層することによって形成される。
【0015】
図2は、本実施の形態に係る積層型NANDフラッシュメモリ10のメモリセル領域50の一部斜視図である。
【0016】
メモリセル領域50は、メモリトランジスタMT1mn〜MT4mn、ソース側選択トランジスタSSTmn及びドレイン側選択トランジスタSDTmnからなるメモリストリングスMSをm×n個(m、nは自然数)有する。図2は、m=3、n=4の一例を示している。なお、図2において、隣り合う半導体層の間に形成される絶縁層は説明の都合上省略して説明する。
【0017】
各メモリストリングスMSのメモリトランジスタMT1mnのゲートの全ては、ワード線WL1に接続される。それと同じように、各メモリストリングスMSのメモリトランジスタMT2mn、MT3mn、MT4mnのゲートの全ては、それぞれ対応したワード線WL2、WL3、WL4に接続される。
【0018】
本実施の形態に係る積層型NANDフラッシュメモリ10は、図1及び図2に示すように、ワード線WL1〜WL4は、それぞれ半導体基板11に対し平行に延びるように形成され、且つ、それらが積層方向(垂直方向)に積層するように形成される。
【0019】
また、図1に示すように、ワード線WL1〜WL4のロウ方向の端部は、階段状に形成される。ここで、ロウ方向とは、半導体基板11に対し平行で、且つワード線WLが延びる方向である。カラム方向とは、半導体基板11に対し平行で、且つビット線BLが延びる方向である。垂直方向とは、半導体基板11、ワード線WL、及びビット線BLに対し垂直な方向である。
【0020】
各メモリストリングスMSは、半導体基板11のp−型領域(pウェル領域)11Aに形成されるn+型拡散領域(後述する11B)の上に柱状半導体CLmn(図2に示す場合、m=1〜3、n=1〜4)を有する。各柱状半導体CLmnは、半導体基板11に対し垂直方向に形成され、半導体基板11及びワード線(WL1〜WL4)の面上においてマトリクス状になるように配置される。つまり、メモリストリングスMSも、柱状半導体CLmnに垂直な面内にマトリクス状に配置される。なお、この柱状半導体CLmnは、円柱状でも、角柱状でもよい。また、柱状半導体CLmnとは、段々形状を有する柱状の半導体を含む。
【0021】
図2に示すように、ワード線WL4に対し垂直上面には、ドレイン側選択トランジスタSDTmnを構成する矩形板状のドレイン側選択ゲート線SGD(図2に示す場合、SGD1〜SGD4)が絶縁膜(図示せず)を介して形成される。なお、各ドレイン側選択ゲート線SGDは、互いに絶縁分離され、ワード線WL1〜WL4とは異なり、ロウ方向に延びカラム方向に繰り返し設けられたライン状に形成される。また、ドレイン側選択ゲート線SGDのカラム方向の中心を貫通して、柱状半導体CLmnが形成される。
【0022】
図2に示すように、ワード線WL1に対し垂直下面には、ソース側選択トランジスタSSTmnを構成するソース側選択ゲート線SGSが絶縁膜(図示せず)を介して形成される。ソース側選択ゲート線SGSは、ワード線WL1〜WL4と同様に水平方向において2次元的に広がりを有するように形成されている。なお、ソース側選択ゲート線SGSは、図2に示すような構造の他、ロウ方向に延び且つカラム方向に繰り返し設けられた短冊状であってもよい。
【0023】
次に、図2及び図3を参照して、第1の実施の形態に係る積層型NANDフラッシュメモリ10を構成するメモリストリングスMSの回路構成及びその動作を説明する。図3は、メモリストリングスMSの回路図である。
【0024】
図2及び図3に示すように、メモリストリングスMSは、4つのメモリトランジスタMT1mn〜MT4mn、ソース側選択トランジスタSSTmn、及びドレイン側選択トランジスタSDTmnを有する。これら4つのメモリトランジスタMT1mn〜MT4mn、ソース側選択トランジスタSSTmn、及びドレイン側選択トランジスタSDTmnは、それぞれ直列に接続される(図3参照)。
【0025】
メモリストリングスMSでは、半導体基板11上のp−型領域(pウェル領域)11Aに形成されたn+型拡散領域11B上に柱状半導体CLmnが形成される。なお、n+型拡散領域11Bはソース線SLとして機能し、ソース側選択トランジスタSSTmnのソースと接続される。
【0026】
また、ドレイン側選択トランジスタSDTmnのドレインにはビット線BLが接続される。
【0027】
各メモリトランジスタMTmnは、柱状半導体CLmn、その柱状半導体CLmnを取り囲むように形成された電荷蓄積層、その電荷蓄積層を取り囲むように形成されたワード線WLを有する。ワード線WLは、メモリトランジスタMTmnの制御ゲート電極として機能する。
【0028】
本実施の形態に係る積層型NANDフラッシュメモリ10において、ビット線BL1〜BL3に印加される電圧はビット線駆動回路(図示せず)によって制御される。また、ドレイン側選択ゲート線SGDに印加される電圧はドレイン側選択ゲート線駆動回路(図示せず)によって制御される。また、ワード線WL1〜WL4に印加される電圧はワード線駆動回路(図示せず)によって制御される。ソース側選択ゲート線SGSに印加される電圧はソース側選択ゲート線駆動回路(図示せず)によって制御される。ソース線SLに印加される電圧はソース線駆動回路(図示せず)によって制御される。それらによってメモリトランジスタMTmnの電荷蓄積層の電荷は制御され、データの読み出し、書き込み、及び消去の動作が行われる。
【0029】
次に、図4A、図4Bを参照して、本実施の形態に係る積層型NANDフラッシュメモリ10の具体的構成を説明する。図4Aは、積層型NANDフラッシュメモリ10内のメモリセル領域50の一部と周辺回路領域70の一部の断面図(図1のA−A断面図)である。
【0030】
まず、メモリセル領域50について説明する。
【0031】
図4Aに示すように、メモリセル領域50は、半導体基板11上に対し垂直方向に、ソース側選択トランジスタ層20、メモリトランジスタ層30、及びドレイン側選択トランジスタ層40が積層されて形成される。半導体基板11に最も近接して形成されるソース側選択トランジスタ層20(最下導電層)は、ソース側選択トランジスタSSTrmnとして機能する。メモリトランジスタ層30は、メモリトランジスタMTrmnとして機能する。ドレイン側選択トランジスタ層40は、ドレイン側選択トランジスタSDTrmnとして機能する。
【0032】
半導体基板11にはp−型領域(pウェル領域)11Aが形成される。また、p−型領域11Aにはn+領域11Bが形成される。
【0033】
ソース側選択トランジスタ層20は、半導体基板11上に形成されたn+領域11B上に順次積層された、ソース側第1絶縁層21、ソース側導電層22、及びソース側分離絶縁層23を有する。
【0034】
ソース側第1絶縁層21、ソース側導電層22、及びソース側分離絶縁層23は、半導体基板11と平行な水平方向において2次元的に広がりを有するようにメモリセル領域50に形成される。また、ソース側第1絶縁層21、ソース側導電層22、及びソース側分離絶縁層23は、メモリセル領域50内の所定領域(消去単位)毎に分断される。
【0035】
ソース側第1絶縁層21は酸化シリコンにて形成される。ソース側導電層22は、ポリシリコンにて形成される。ソース側分離絶縁層23は窒化シリコンにて形成される。
【0036】
また、ソース側分離絶縁層23、ソース側導電層22、及びソース側第1絶縁層21を貫通するようにソース側ホール24(第1ホール)が形成される。ソース側ホール24に面する側壁には、順次、ソース側ゲート絶縁層25、ソース側柱状半導体層26が形成される。
【0037】
ソース側ゲート絶縁層25は、酸化シリコンにて形成される。ソース側柱状半導体層26は、n−型ポリシリコンにて形成される。
【0038】
ソース側選択トランジスタ層20において、ソース側導電層22は、ソース側選択ゲート線SGSとして機能する。また、ソース側導電層22は、ソース側選択トランジスタSSTmnの制御ゲートとして機能する。
【0039】
ソース側分離絶縁層23上には、酸化アルミニウムにて形成される分離層27が積層される。分離層27は、半導体基板11と平行な水平方向において2次元的に広がりを有するようにメモリセル領域50に形成され、ソース側第1絶縁層21、ソース側導電層22、及びソース側分離絶縁層23と同じようにメモリセル領域50内の所定領域(消去単位)毎に分断される。
【0040】
メモリトランジスタ層30は、ソース側分離絶縁層23上に積層された、第1〜第4ワード線間絶縁層31a〜31d、第1〜第4ワード線間絶縁層31a〜31dの上下間に形成される第1〜第4ワード線導電層32a〜32d、及び第4ワード線間絶縁層31d上に積層されたメモリ分離絶縁層33を有する。
【0041】
第1〜第4ワード線間絶縁層31a〜31d、第1〜第4ワード線導電層32a〜32d、及びメモリ分離絶縁層33は、ロウ方向及びカラム方向において2次元的に広がりを有するように形成され、ロウ方向の端部で階段状に形成される。
【0042】
第1〜第4ワード線間絶縁層31a〜31dは、酸化シリコンにて形成される。第1〜第4ワード線導電層32a〜32dは、ポリシリコンにて形成される。メモリ分離絶縁層33は、窒化シリコンにて形成される。
【0043】
また、メモリトランジスタ層30において、メモリ分離絶縁層33、第1〜第4ワード線間絶縁層31a〜31d、及び第1〜第4ワード線導電層32a〜32dを貫通するようにメモリホール34(第1ホール)が形成される。なお、メモリホール34は、ソース側ホール24と整合する位置に形成される。
【0044】
メモリホール34内には、ブロック絶縁層(第1絶縁層)35、電荷蓄積層(特性変化層)36、トンネル絶縁層37、及びメモリ柱状半導体層38が形成される。メモリ柱状半導体層38は、半導体基板11に対して垂直方向に延びるように形成される。
【0045】
ブロック絶縁層35、電荷蓄積層36、及びトンネル絶縁層37は、第1〜第4ワード線導電層32a〜32d、第1〜第4ワード線間絶縁層31a〜31d、及びメモリ分離絶縁層33の側壁に、順次形成される。
【0046】
ブロック絶縁層35、及びトンネル絶縁層37は、酸化シリコンにて形成される。電荷蓄積層36は、窒化シリコンにて形成される。電荷蓄積層36は、電荷を蓄積可能に構成され、第1〜第4ワード線導電層32a〜32dに印加される電位によって電荷蓄積状態(特性)が変化する。ここで、本実施の形態に係る一つのメモリストリングスMSのメモリトランジスタMT1〜MT4における「書き込み動作」及び「読み出し動作」について、図2を参照しながら説明する。なお、メモリトランジスタMT3を例に説明する。
【0047】
メモリトランジスタMT3にデータ“0”を書き込む場合、即ち、メモリトランジスタMT3の電荷蓄積層36に電子を注入してメモリトランジスタの閾値を上げる場合は、ビット線BLに電圧0V、ソース線SLに電圧Vdd(例えば3.0V)、選択ゲート線SGDに電圧Vdd(例えば3.0V)、選択ゲート線SGSに電圧Voff(例えば0V)、Pウェル領域11Aに電圧Vpw(例えば0V)を印加する。
【0048】
また、書き込みたいメモリトランジスタ(MT3)のワード線WL3に電圧Vprog(例えば18V)、それ以外のワード線WLに電圧Vpass(例えば10V)を印加することで、メモリトランジスタ(MT3)のみ電荷蓄積層36に印加される電界強度が強くなり電荷蓄積層に電子が注入される。即ち、メモリトランジスタMT3の閾値が上がる。
【0049】
メモリトランジスタMT3にデータ“1”を書き込む場合、即ち、メモリトランジスタMT3の閾値を消去状態から上げない(電荷蓄積層に電子を注入しない)場合は、ビット線BLに電圧Vdd(例えば3.0V)を印加する。それにより、選択トランジスタSDTのゲート電位とそのソース電位とが同電位となり、選択トランジスタSDTがオフ状態になる。よって、メモリトランジスタMT3のチャネル形成領域(ボディ部)とワード線WL3との間の電位差が低減するため、メモリトランジスタMT3の電荷蓄積層36には電子の注入は起こらない。
【0050】
メモリトランジスタMT3からのデータの読み出す場合、ビット線BLに電圧Vbl(例えば0.7V)、ソース線SLに電圧0V、選択ゲート線SGD及びSGSに電圧Vdd(例えば3.0V)、Pウェル領域11Aに電圧Vpw(例えば0V)を印加する。そして、読み出したいメモリトランジスタ(MT3)に接続されているワード線WL3に電圧0V、それ以外のワード線WLに電圧Vread(例えば、4.5V)を印加する。メモリトランジスタ(MT3)の閾値が0Vより大きいか小さいかによってビット線BLに流れる電流が変わり、ビット線BLに流れたその電流をセンスしてメモリトランジスタ(MT3)のデータ情報を読み出す。
【0051】
再び図4Aに戻って構成を説明する。
【0052】
メモリ柱状半導体38は、n−型のポリシリコンにて構成される。
【0053】
メモリトランジスタ層30において、第1〜第4ワード線導電層32a〜32dは、ワード線WL1〜WL4として機能する。また、第1〜第4ワード線導電層32a〜32dは、メモリトランジスタMTrmnの制御ゲートとして機能する。
【0054】
また、酸化シリコンで形成されるトンネル絶縁層37は、メモリ柱状半導体層38から電荷蓄積層36に電荷を蓄積する際や、電荷蓄積層36に蓄積された電荷がメモリ柱状半導体層38へ拡散する際に電位障壁として機能する。同様に、ブロック絶縁層35も電荷蓄積層36に蓄積された電荷が第1〜第4ワード線導電層32a〜32dへ拡散することを防ぐ電位障壁として機能する。
【0055】
ドレイン側選択トランジスタ層40は、メモリ分離絶縁層33上に順次積層された、ドレイン側絶縁層41、ドレイン側導電層42を有する。
【0056】
ドレイン側絶縁層41及びドレイン側導電層42は、メモリ柱状半導体層38の上部に整合する位置に形成され、且つロウ方向に延びるように矩形板状に形成される。そして、それらはカラム方向に繰り返して形成される。
【0057】
ドレイン側絶縁層41は、酸化シリコンにて形成される。ドレイン側導電層42は、ポリシリコンにて形成される。
【0058】
また、ドレイン側選択トランジスタ層40において、ドレイン側導電層42、及びドレイン側絶縁層41を貫通するようにドレイン側ホール43(第1ホール)が形成される。ドレイン側ホール43は、メモリホール34と整合する位置に形成される。ドレイン側導電層42及びドレイン側絶縁層41のドレイン側ホール43に面側には、順次、ドレイン側ゲート絶縁層44、及びドレイン側柱状半導体層45が形成される。
【0059】
ドレイン側ゲート絶縁層44は、酸化シリコンにて形成される。ドレイン側柱状半導体層45は、p−型のポリシリコンにて形成される。また、ドレイン側柱状半導体層45の垂直上面には、n+型ポリシリコンにて形成される柱状導体層48が積層され、柱状半導体層48はビット線BLと接続される。
【0060】
ドレイン側選択トランジスタ層40において、ドレイン側導電層42は、ドレイン側選択ゲート線SGDとして機能する。また、ドレイン側導電層42は、ドレイン側選択トランジスタSDTmnの制御ゲートとして機能する。
【0061】
次に、周辺回路領域70について説明する。
【0062】
周辺回路領域70には、具体的に図示しないが、メモリセルMCを制御するワード線駆動回路、ドレイン側選択ゲート線駆動回路、ソース側選択ゲート線駆動回路、読み出し回路、書き込み回路、入出力バッファ等が形成される。また、それら周辺回路は複数のプレーナ型トランジスタが組み合わされて形成される。
【0063】
図4Aの右側の図は、周辺回路領域70に形成される一つのプレーナ型のトランジスタの断面図である。
【0064】
周辺回路領域70内の半導体基板11にはp−型領域(pウェル領域)101Aが形成され、そのp−型領域101Aにはプレーナ型トランジスタのソース/ドレイン領域となるn+領域101Bが複数形成される。各プレーナ型トランジスタは、素子分離絶縁膜102により他から電気的に分離されている。
【0065】
半導体基板11上のn+領域101Bの間には、絶縁層121及びトランジスタ導電層122が順次積層される。絶縁層121及びトランジスタ導電層122は、半導体基板11と平行な水平方向において2次元的に広がりを有するように周辺回路領域70に形成され、各トランジスタ毎に分断される。
【0066】
トランジスタ導電層122は、ポリシリコンにて形成され、周辺回路を構成するプレーナ型トランジスタのゲート電極として機能する。絶縁膜121は、酸化シリコンにて形成され、プレーナ型トランジスタのゲート絶縁膜として機能する。
【0067】
トランジスタ導電層122の上面には、メモリセル領域50と同じように、第1分離絶縁層123、分離層127、第1〜第4絶縁層131a〜131d、第1〜第4導電層132a〜132d、第2分離絶縁層133、第5絶縁層141、及び第5導電層142が順次積層される。
【0068】
なお、第1分離絶縁層123は、メモリセル領域50内に形成されるソース側分離絶縁層23と対応する高さに積層される。分離層127は、分離層27と対応する高さに積層される。第1〜第4絶縁層131a〜131dは、第1〜第4ワード線間絶縁層31a〜31dと対応する高さに積層される。第1〜第4導電層132a〜132dは、第1〜第4ワード線導電層32a〜32dと対応する高さに積層される。第2分離絶縁層133は、メモリ分離層33と対応する高さに積層される。第5絶縁層141は、ドレイン側絶縁層41と対応する高さに積層される。第5導電層142は、ドレイン側導電層42と対応する高さに積層される。
【0069】
また、第1分離絶縁層123、分離層127、第1〜第4絶縁層131a〜131d、第1〜第4導電層132a〜132d、第2分離絶縁層133、第5絶縁層141、及び第5導電層142は、半導体基板101と平行な水平方向において2次元的に広がりを有するように形成される。そして、これら全ては他の導電層及び絶縁層から分断されて形成される。よって、周辺回路領域70に形成されるプレーナ型トランジスタの垂直上面に積層される第1分離絶縁層123、分離層127、第1〜第4絶縁層131a〜131d、第1〜第4導電層132a〜132d、第2分離絶縁層133、第5絶縁層141、及び第5導電層142は、電気的に分離されて形成され回路上で機能しないためダミー配線層100と称する。
【0070】
なお、第1分離絶縁層123、分離層127、第1〜第4絶縁層131a〜131d、第1〜第4導電層132a〜132d、第2分離絶縁層133、第5絶縁層141、及び第5導電層142は、メモリセル領域50に形成される導電層及び絶縁層と同じ材料、同じ厚さで形成され、且つ最上段に形成されるドレイン側導電層42の上面と第5導電層142の上面とが同一平面になるように形成されるのが好ましい。
【0071】
ただし、本実施の形態では、メモリセル領域50に形成されるドレイン側導電層42の上面と周辺回路領域70に形成される第5導電層142の上面との間に多少の段差を生じるものであってもよい。要するに、周辺回路領域70を形成するプレーナ型トランジスタの上面にダミー配線層100が形成され、メモリセル領域50に形成されるドレイン側導電層42の上面と周辺回路領域70に形成される第5導電層142の上面との段差が悪影響を与えない程度に小さくされていればよい。
【0072】
また、第5導電層142、第5絶縁層141、第2分離絶縁層133、第1〜第4導電層132a〜132d、第1〜第4絶縁層131a〜131d、分離層127、及び第1分離絶縁層123を貫通するようにホール150A〜150C(第2ホール)が形成される。ホール150A及び150Cはn+領域101Bに達し、ホール150Bは導電層122に達する。また、ダミー配線層100のホール150A〜150C面はシリサイド化される。
【0073】
n+領域101B及びトランジスタ導電層122上には、垂直方向に柱状の導電性コンタクト151A〜151Cがホール150A〜150C内を通るように形成される。
【0074】
コンタクト151A及び151C(第2コンタクト)は、図4Bに示すように、プレーナ型トランジスタのドレイン/ソースとして機能するn+領域101Bとビット線BL/ソース線SLとを接続させる。また、コンタクト151B(第1コンタクト)は、ゲート電極として機能するトランジスタ導電層122とゲート線GLとを接続させる。
【0075】
なお、ホール150A〜150Cの断面積はコンタクト151A〜151Cの断面積の5〜15倍で形成されるのが望ましい。また、ホール150Aとコンタクト151Aとの間には、絶縁層160a(第2絶縁層)が形成される。同じように、ホール150Bとコンタクト151Bとの間、及びホール150Cとコンタクト151Cとの間には、絶縁層160b、160c(第2絶縁層)が形成される。
【0076】
図4に示すように、本実施の形態に係る積層型NANDフラッシュメモリ10は、周辺回路領域70上にダミー配線層100が形成されているため、メモリセル領域50と周辺回路領域70との間で段差がなく形成される。
【0077】
しかし、図5(a)に示すような、周辺回路領域上にダミー配線層が形成されない積層型NANDフラッシュメモリは、メモリセル領域50と周辺回路領域70との間で大きな段差を発生させてしまう。それにより、露光時の焦点深度に差異が発生し、化学機械研磨(Chmical Mechanical Polishing:以下CMP)をする際に、図5(b)に示すようにメモリセル部の上端部が削られたり、周辺回路部の上面に膜残りを発生させてしまっていた。
【0078】
それに対し、本実施の形態に係る積層型NANDフラッシュメモリ10は、周辺経路領域70上にダミー配線層100を形成するため、メモリセル領域50と周辺回路領域70とが平坦に形成される。よって、CMP時にメモリセル部の上端部まで研磨したり、周辺回路部の上面に膜残りを発生させる等の問題を回避することができる。
【0079】
[本実施の形態の製造方法]
次に、図4Aに示す本実施の形態に係る積層型NANDフラッシュメモリ10の製造方法について図6A〜図6Eを用いて説明する。なお、図6A〜図6Eでは、図面の単純化のため、柱状半導体CLmn、ソース側第1絶縁層21、ソース側分離絶縁層23、第1〜第4ワード線間絶縁層31a〜31d等の図示は省略し、導電層(第1〜第4ワード線導電層32a〜32d等)のみを図示している。
【0080】
半導体基板11の表面に、所望の領域を開口するフォトレジストパターン(図示せず)を形成し、イオンを注入してp−型領域(pウェル領域)11A及び101Aを形成する(図6A)。
【0081】
次に、所望の領域を開口するフォトレジストパターン(図示せず)を形成し、イオンを注入してn+領域11B及び101Bを形成する(図6A)。なお、メモリセル領域50内に形成されるn+領域11Bは、ソース線SLとして機能する。次に、半導体基板11上に絶縁膜(図示せず)を形成し、リン等の導電型不純物を添加したポリシリコン層200と絶縁層(図示せず)を順次積層する(図6A)。
【0082】
そして、エッチングにより、ポリシリコン層200を、メモリセル領域50内のソース側選択トランジスタ20のゲート線SGSとして機能するソース側導電層22と、周辺回路領域70内のプレーナ型トランジスタのゲート電極として機能するトランジスタ導電層122とに分断する(図6B)。同じように、絶縁層(図示せず)を、ソース側分離絶縁層23(図6Bでは図示せず)と第1分離絶縁層123(図6Bでは図示せず)とに分断する。
【0083】
次に、ソース側分離絶縁層23(図6Bでは図示せず)及び第1分離絶縁層123(図6Bでは図示せず)の上面に酸化アルミニウムにて形成される分離層201を形成する(図6B)。
【0084】
次に、分離層201の上面に、絶縁層(図示せず)と、リン等の導電性不純物を添加した導電層202a〜202dとを交互に積層する。更に、最上層の導電層202dの上面に、2層の絶縁層(図示せず)と導電層203を順次積層する(図6C)。
【0085】
次に、エッチングにより、分離層201、導電層202a〜202d、203、及び複数の絶縁層(図示せず)をメモリセル領域50上の層(メモリセル導電層又はメモリセル層間絶縁層)と周辺回路領域70上の層(ダミー配線層又はダミー層間絶縁層)とに分断する。
【0086】
これにより、導電層202a〜202dは、メモリセル領域50に形成される第1〜第4ワード線導電層32a〜32d(メモリセル導電層)と周辺回路領域70に形成される第1〜第4導電層132a〜132d(ダミー配線層)とに分断される。同じように、分離層201は、メモリセル領域50に形成される分離層27と周辺回路領域70に形成される分離層127とに分断される。導電層203は、メモリセル領域50に形成されるドレイン側導電層42(メモリセル導電層)と周辺回路領域70に形成される第5導電層142(ダミー配線層)とに分断される。
【0087】
複数形成される絶縁層(図示せず)は、第1〜第4ワード選間絶縁層31a〜31d(メモリセル層間絶縁層;図示せず)と第1〜第4絶縁層131a〜131d(ダミー層間絶縁層;図示せず)、メモリ分離絶縁層33(メモリセル層間絶縁層;図示せず)と第2分離絶縁層133(ダミー層間絶縁層;図示せず)、ドレイン側絶縁層41(メモリセル層間絶縁層;図示せず)と第5絶縁層141(ダミー層間絶縁層;図示せず)とに分断される(図6D)。
【0088】
また、エッチングの際は、メモリセル領域50内のメモリストリングスMSの柱状半導体CLmn、及び周辺回路領域70内のコンタクト151を形成するための、ホール24(第1ホール;図示せず)、34(第1ホール;図示せず)、43(第1ホール;図示せず)、及び150A〜150C(第2ホール)も同時に形成する(図6D)。
【0089】
次に、ホール24(図示せず)、34(図示せず)、43(図示せず)に酸化シリコン層25(第1絶縁層;図示せず)、35(第1絶縁層;図示せず)、44(第1絶縁層;図示せず)、窒化シリコン層36(図示せず)、及び酸化シリコン層37(図示せず)を順次積層し、いわゆるONO膜(図示せず)を形成する。また、周辺回路領域70のポリシリコン層132a〜132d及び酸化シリコン層(図示せず)に形成されたホール150A〜150C表面にチタン等の金属を形成し、加熱処理を行いシリサイド化する。そして、シリサイド化した表面には絶縁層160a〜160c(第2絶縁層;図示せず)を形成する。なお、メモリセル領域50に形成された窒化シリコン層36は、メモリトランジスタMTの電荷蓄積層となる。
【0090】
次に、アモルファスシリコンを堆積し、CMP処理して柱状半導体CLmn(図示せず)を形成する。なお、アモルファスシリコンを堆積する代わりに、多結晶シリコン膜をエピタキシャル成長させて、多結晶シリコンの柱状半導体CLmn(図示せず)を形成してもよい。次に、導電性不純物を添加したポリシリコンを堆積しコンタクト151A〜151Cを形成する(図6E)。
【0091】
以上に説明したように本実施の形態によれば、メモリセルMC及び選択トランジスタSTを半導体基板11に対し垂直方向に積層させているため、NAND型フラッシュメモリ10の面積を低減することができる。
【0092】
更に、周辺回路領域70にダミー配線層100を積層させ、周辺回路領域70とメモリセル領域50との段差を軽減させているため、積層型NANDフラッシュメモリ10の動作性を向上することが可能となる。
【0093】
なお、本発明に係る積層型NANDフラッシュメモリ10を構成するメモリストセルは、図4Aに示した構造に限らず、メモリストリングスMS構造(積層構造)の全てのメモリセルを含むものとする。図7に他の構造例を示す。
【0094】
図7(a)に示す積層型NANDフラッシュメモリは、半導体基板151のp−型領域(pウェル領域)152に複数のn+型拡散領域153を有し、そのn+型拡散領域153上に柱状半導体CLは形成される。なお、図7(a)には、複数形成されるn+型拡散領域153の中でn+型拡散領域153A〜Cが形成される一部分を示す。
【0095】
図7(a)に示すように、n+型拡散領域153A及びC上に柱状半導体CLA及びCLBは形成される。n+型拡散領域153B上には導電性のコンタクト154が形成され、コンタクト154はソース線(図示せず)と接続される。
【0096】
半導体基板151上において、n+型拡散領域153Aと153Bと接する位置から絶縁層155a〜155f及び導電層156a〜156fは交互に積層されて形成される。また、絶縁層155a〜155fを導電層156a〜156fは、柱状半導体CLAと接するように形成される。
【0097】
同じように、半導体基板151上において、n+型拡散領域153Bと153Cと接する位置から絶縁層157a〜157f及び導電層158a〜158fは交互に積層されて形成される。また、絶縁層157a〜157fを導電層158a〜158fは、柱状半導体CLBと接するように形成される。
【0098】
柱状半導体CLA及びCLBの上面には、ビット線(図示せず)が接続される。
【0099】
導電層156a及び158aは、ソース側選択トランジスタのゲートとして機能する。導電層156b〜156e及び158b〜158eは、メモリトランジスタのゲートとして機能する。導電層156f及び158fは、ドレイン側選択トランジスタのゲートとして機能する。導電層156a及び158aは、柱状半導体CLA及びCLBだけでなく、n+型拡散領域153Aと153Bとの間に形成されるチャネル及びn+型拡散領域153Bと153Cの間に形成されるチャネルを制御する。
【0100】
図7(a)に示すメモリセルの電流経路は、ビット線(図示せず)、柱状半導体CL、半導体基板151、コンタクト154、ソース線(図示せず)の順となる。このような構造のメモリセルでも、本実施の形態の効果を得ることができる。
【0101】
次に、図7(b)に示すメモリセルの構造を説明する。
【0102】
図7(b)に示す積層型NANDフラッシュメモリのメモリセルは、半導体基板171のp−型領域(pウェル領域)172上にn+型拡散領域173を有し、そのn+型拡散領域173上に柱状半導体CLがU字型で形成される。換言すると、柱状半導体CLは、半導体基板171上に柱状半導体CLA及びCLBが底面を繋ぐように形成される。
【0103】
U字型で形成される柱状半導体CLの外側に接するように、絶縁層174a〜174eと導電層175a〜175e及び絶縁層176a〜176eと導電層177a〜177eは交互に積層されて形成される。
【0104】
柱状半導体CLAの上面にはビット線(図示せず)が接続される。柱状半導体CLBの上面にはソース線(図示せず)が接続される。
【0105】
導電層175a〜175d及び177a〜177dは、メモリトランジスタのゲートとして機能する。導電層175eは、ドレイン側選択トランジスタのゲートとして機能する。導電層177eは、ソース側選択トランジスタのゲートとして機能する。
【0106】
よって、図7(b)に示すメモリセルの電流経路は、ビット線(図示せず)、柱状半導体CLA、CLB、ソース線(図示せず)の順となり、U字を描くような経路となる。このような構造のメモリセルでも、本実施の形態の効果を得ることができる。
【0107】
以上、不揮発性半導体メモリとして積層型NANDフラッシュメモリの一実施形態を説明したきたが、本発明は、上記実施の形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、コンタクト151A〜151Cは、図4Bに示すような互い違いではなく、ショートしない範囲であれば一直線に配置することもできる。
【図面の簡単な説明】
【0108】
【図1】この発明の一実施の形態による積層型NANDフラッシュメモリを示した概略図である。
【図2】同積層型NANDフラッシュメモリの一部斜視図である。
【図3】同積層型NANDフラッシュメモリの一部回路図である。
【図4A】図1のA−A断面図である。
【図4B】図4Aの一部上面図である。
【図5】周辺回路領域にダミー配線層が形成されない積層型フラッシュメモリの一部断面図である。
【図6A】同積層型NANDフラッシュメモリの製造方法を示す図である。
【図6B】同積層型NANDフラッシュメモリの製造方法を示す図である。
【図6C】同積層型NANDフラッシュメモリの製造方法を示す図である。
【図6D】同積層型NANDフラッシュメモリの製造方法を示す図である。
【図6E】同積層型NANDフラッシュメモリの製造方法を示す図である。
【図7】メモリストリングスの他の構成を示す図である。
【符号の説明】
【0109】
10…積層型NANDフラッシュメモリ、11、101、151、171…半導体基板、11A、101A、152、172…p−型領域、11B、101B、152A〜153C、173…n+型拡散領域、20…ソース側選択トランジスタ層、21…ソース側第1絶縁層、22…ソース側導電層、23…ソース側分離絶縁層、24…ソース側ホール、25…ソース側ゲート絶縁層、26…ソース側柱状半導体層、27…分離層、30…メモリトランジスタ層、31a〜31d…第1〜第4ワード線間絶縁層、32a〜32d…第1〜第4ワード線導電層、33…メモリ分離絶縁層、34…メモリホール、35…ブロック絶縁層、36…電荷蓄積層、37…トンネル絶縁層(第2絶縁層)、38…メモリ柱状半導体層、40…ドレイン側選択トランジスタ層、41…ドレイン側絶縁層、42…ドレイン側導電層、43…ドレイン側ホール、44…ドレイン側ゲート絶縁層、45…ドレイン側柱状半導体層、48…n+型ポリシリコンで形成される柱状導体層、50…メモリセル領域、70…周辺回路領域、100、123、127、131a〜131d、132a〜132d、133、141、142…ダミー配線層、121、155a〜155f、157a〜157f、160a〜160c、174a〜174e、176a〜176e…絶縁層、122、156a〜156f、158a〜158f、175a〜175e、176a〜176e、177a〜177e…導電層、150A〜150C…ホール、151A〜151C…コンタクト。
【技術分野】
【0001】
本発明は、不揮発性半導体記憶装置及びその製造方法に係り、特に積層型NANDフラッシュメモリに関するものである。
【背景技術】
【0002】
従来、シリコン基板上の2次元平面内に素子を集積して、LSIが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする(微細化する)しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。
【0003】
そこで、近年、メモリの集積度を高めるために様々な施策が検討されている。例えば、その施策として、多値技術を採用する構成、メモリセルを3次元的に積層する構成(特許文献1参照)、MEMS(Micro Electro Mechanical Systems)を用いる構成が挙げられる。
【0004】
しかし、そのメモリセルを3次元的に積層させて形成される構成では、メモリセル部を形成するトランジスタと、同じ基板上に形成され周辺回路部を構成するトランジスタとの間に段差を発生させてしまっていた。そのため、露光時の焦点深度に差異が発生し、化学機械研磨(Chmical Mechanical Polishing)時にメモリセル部の上端部が削られたり、周辺回路部の上面に膜残りを発生させてしまい不安定な動作をする製品を製造してしまう問題があった。
【0005】
従って、従来の技術では、安定した動作の積層型不揮発性半導体記憶装置を提供する事が困難であった。
【特許文献1】特開2007−317874号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明は、安定した動作の積層型不揮発性半導体記憶装置、及びその製造方法を提供する。
【課題を解決するための手段】
【0007】
この発明の一態様による不揮発性半導体記憶装置は、電気的に書き換え可能なメモリセルが複数形成されるメモリセル領域と、前記メモリセルを制御する周辺回路を構成するトランジスタが形成される周辺回路領域とを備え、前記メモリセル領域には、半導体基板に対し垂直方向に延びるように形成される柱状半導体層と、前記半導体基板に対して平行な方向に延び且つ垂直方向に積層される複数の導電層と、前記柱状半導体層と前記導電層との間に形成され前記導電層へ印加される電圧により特性が変化する特性変化層とが形成され、前記周辺回路領域には、複数の前記導電層の各々と同一平面上に形成され、且つ前記導電層と電気的に分断される複数のダミー配線層が形成されることを特徴とする。
【0008】
また、この発明の一態様による不揮発性半導体装置の製造方法は、電気的に書き換え可能な複数のメモリセルが直列に接続される複数のメモリストリングスと、前記メモリセルを制御する周辺回路と、を有する不揮発性半導体記憶装置の製造方法であって、層間絶縁層と導電層とを交互に積層する工程と、前記層間絶縁層及び前記導電層を前記メモリセルが形成される領域と前記周辺回路が形成される領域で分断し前記導電層をメモリセル導電層とダミー配線層とに分けると共に、前記層間絶縁層をメモリセル層間絶縁層とダミー層間絶縁層とに分ける工程と、前記メモリセル層間絶縁層と前記メモリセル導電層とを貫通させて第1ホールを形成する工程と、前記ダミー層間絶縁層と前記ダミー配線層とを貫通させて第2ホールを形成する工程と、前記第1ホール内に第1絶縁層を介して上端から下方に延びる柱状半導体層を形成する工程と、前記第2ホール内に第2絶縁層を介して上端から下方に延びるコンタクトを形成する工程とを備えることを特徴とする。
【発明の効果】
【0009】
本発明によれば、安定した動作の積層型不揮発性半導体記憶装置、及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【0010】
次に、本発明の実施の形態に係る不揮発性半導体記憶装置(以下積層型NANDフラッシュメモリ)を図面に基づいて説明する。
【0011】
[本実施の形態の構成]
図1は、本発明に係る積層型NANDフラッシュメモリ10を示した概略図である。本実施の形態に係る積層型NANDフラッシュメモリ10は、メモリセル領域50と周辺回路領域70との2つの領域から構成される。
【0012】
メモリセル領域50は、ゲートに電荷蓄積層を有するメモリトランジスタMTを複数有する。
【0013】
周辺回路領域70は、図1では具体的に図示しないが、ワード線駆動回路、ソース側選択ゲート線(SGS)駆動回路、ドレイン側選択ゲート線(SGD)駆動回路、センスアンプ等を有する。
【0014】
ワード線駆動回路は、ワード線WLに印加する電圧を制御する。ソース側選択ゲート線(SGS)駆動回路は、ソース側選択ゲート線SGSに印加する電圧を制御する。ドレイン側選択ゲート線(SGD)駆動回路は、ドレイン側選択ゲート線SGDに印加する電圧を制御する。センスアンプは、メモリトランジスタMTから読み出した電圧を増幅する。図1に示すように、メモリセル領域50を構成するメモリトランジスタMTは、半導体層と絶縁層を交互に複数積層することによって形成される。
【0015】
図2は、本実施の形態に係る積層型NANDフラッシュメモリ10のメモリセル領域50の一部斜視図である。
【0016】
メモリセル領域50は、メモリトランジスタMT1mn〜MT4mn、ソース側選択トランジスタSSTmn及びドレイン側選択トランジスタSDTmnからなるメモリストリングスMSをm×n個(m、nは自然数)有する。図2は、m=3、n=4の一例を示している。なお、図2において、隣り合う半導体層の間に形成される絶縁層は説明の都合上省略して説明する。
【0017】
各メモリストリングスMSのメモリトランジスタMT1mnのゲートの全ては、ワード線WL1に接続される。それと同じように、各メモリストリングスMSのメモリトランジスタMT2mn、MT3mn、MT4mnのゲートの全ては、それぞれ対応したワード線WL2、WL3、WL4に接続される。
【0018】
本実施の形態に係る積層型NANDフラッシュメモリ10は、図1及び図2に示すように、ワード線WL1〜WL4は、それぞれ半導体基板11に対し平行に延びるように形成され、且つ、それらが積層方向(垂直方向)に積層するように形成される。
【0019】
また、図1に示すように、ワード線WL1〜WL4のロウ方向の端部は、階段状に形成される。ここで、ロウ方向とは、半導体基板11に対し平行で、且つワード線WLが延びる方向である。カラム方向とは、半導体基板11に対し平行で、且つビット線BLが延びる方向である。垂直方向とは、半導体基板11、ワード線WL、及びビット線BLに対し垂直な方向である。
【0020】
各メモリストリングスMSは、半導体基板11のp−型領域(pウェル領域)11Aに形成されるn+型拡散領域(後述する11B)の上に柱状半導体CLmn(図2に示す場合、m=1〜3、n=1〜4)を有する。各柱状半導体CLmnは、半導体基板11に対し垂直方向に形成され、半導体基板11及びワード線(WL1〜WL4)の面上においてマトリクス状になるように配置される。つまり、メモリストリングスMSも、柱状半導体CLmnに垂直な面内にマトリクス状に配置される。なお、この柱状半導体CLmnは、円柱状でも、角柱状でもよい。また、柱状半導体CLmnとは、段々形状を有する柱状の半導体を含む。
【0021】
図2に示すように、ワード線WL4に対し垂直上面には、ドレイン側選択トランジスタSDTmnを構成する矩形板状のドレイン側選択ゲート線SGD(図2に示す場合、SGD1〜SGD4)が絶縁膜(図示せず)を介して形成される。なお、各ドレイン側選択ゲート線SGDは、互いに絶縁分離され、ワード線WL1〜WL4とは異なり、ロウ方向に延びカラム方向に繰り返し設けられたライン状に形成される。また、ドレイン側選択ゲート線SGDのカラム方向の中心を貫通して、柱状半導体CLmnが形成される。
【0022】
図2に示すように、ワード線WL1に対し垂直下面には、ソース側選択トランジスタSSTmnを構成するソース側選択ゲート線SGSが絶縁膜(図示せず)を介して形成される。ソース側選択ゲート線SGSは、ワード線WL1〜WL4と同様に水平方向において2次元的に広がりを有するように形成されている。なお、ソース側選択ゲート線SGSは、図2に示すような構造の他、ロウ方向に延び且つカラム方向に繰り返し設けられた短冊状であってもよい。
【0023】
次に、図2及び図3を参照して、第1の実施の形態に係る積層型NANDフラッシュメモリ10を構成するメモリストリングスMSの回路構成及びその動作を説明する。図3は、メモリストリングスMSの回路図である。
【0024】
図2及び図3に示すように、メモリストリングスMSは、4つのメモリトランジスタMT1mn〜MT4mn、ソース側選択トランジスタSSTmn、及びドレイン側選択トランジスタSDTmnを有する。これら4つのメモリトランジスタMT1mn〜MT4mn、ソース側選択トランジスタSSTmn、及びドレイン側選択トランジスタSDTmnは、それぞれ直列に接続される(図3参照)。
【0025】
メモリストリングスMSでは、半導体基板11上のp−型領域(pウェル領域)11Aに形成されたn+型拡散領域11B上に柱状半導体CLmnが形成される。なお、n+型拡散領域11Bはソース線SLとして機能し、ソース側選択トランジスタSSTmnのソースと接続される。
【0026】
また、ドレイン側選択トランジスタSDTmnのドレインにはビット線BLが接続される。
【0027】
各メモリトランジスタMTmnは、柱状半導体CLmn、その柱状半導体CLmnを取り囲むように形成された電荷蓄積層、その電荷蓄積層を取り囲むように形成されたワード線WLを有する。ワード線WLは、メモリトランジスタMTmnの制御ゲート電極として機能する。
【0028】
本実施の形態に係る積層型NANDフラッシュメモリ10において、ビット線BL1〜BL3に印加される電圧はビット線駆動回路(図示せず)によって制御される。また、ドレイン側選択ゲート線SGDに印加される電圧はドレイン側選択ゲート線駆動回路(図示せず)によって制御される。また、ワード線WL1〜WL4に印加される電圧はワード線駆動回路(図示せず)によって制御される。ソース側選択ゲート線SGSに印加される電圧はソース側選択ゲート線駆動回路(図示せず)によって制御される。ソース線SLに印加される電圧はソース線駆動回路(図示せず)によって制御される。それらによってメモリトランジスタMTmnの電荷蓄積層の電荷は制御され、データの読み出し、書き込み、及び消去の動作が行われる。
【0029】
次に、図4A、図4Bを参照して、本実施の形態に係る積層型NANDフラッシュメモリ10の具体的構成を説明する。図4Aは、積層型NANDフラッシュメモリ10内のメモリセル領域50の一部と周辺回路領域70の一部の断面図(図1のA−A断面図)である。
【0030】
まず、メモリセル領域50について説明する。
【0031】
図4Aに示すように、メモリセル領域50は、半導体基板11上に対し垂直方向に、ソース側選択トランジスタ層20、メモリトランジスタ層30、及びドレイン側選択トランジスタ層40が積層されて形成される。半導体基板11に最も近接して形成されるソース側選択トランジスタ層20(最下導電層)は、ソース側選択トランジスタSSTrmnとして機能する。メモリトランジスタ層30は、メモリトランジスタMTrmnとして機能する。ドレイン側選択トランジスタ層40は、ドレイン側選択トランジスタSDTrmnとして機能する。
【0032】
半導体基板11にはp−型領域(pウェル領域)11Aが形成される。また、p−型領域11Aにはn+領域11Bが形成される。
【0033】
ソース側選択トランジスタ層20は、半導体基板11上に形成されたn+領域11B上に順次積層された、ソース側第1絶縁層21、ソース側導電層22、及びソース側分離絶縁層23を有する。
【0034】
ソース側第1絶縁層21、ソース側導電層22、及びソース側分離絶縁層23は、半導体基板11と平行な水平方向において2次元的に広がりを有するようにメモリセル領域50に形成される。また、ソース側第1絶縁層21、ソース側導電層22、及びソース側分離絶縁層23は、メモリセル領域50内の所定領域(消去単位)毎に分断される。
【0035】
ソース側第1絶縁層21は酸化シリコンにて形成される。ソース側導電層22は、ポリシリコンにて形成される。ソース側分離絶縁層23は窒化シリコンにて形成される。
【0036】
また、ソース側分離絶縁層23、ソース側導電層22、及びソース側第1絶縁層21を貫通するようにソース側ホール24(第1ホール)が形成される。ソース側ホール24に面する側壁には、順次、ソース側ゲート絶縁層25、ソース側柱状半導体層26が形成される。
【0037】
ソース側ゲート絶縁層25は、酸化シリコンにて形成される。ソース側柱状半導体層26は、n−型ポリシリコンにて形成される。
【0038】
ソース側選択トランジスタ層20において、ソース側導電層22は、ソース側選択ゲート線SGSとして機能する。また、ソース側導電層22は、ソース側選択トランジスタSSTmnの制御ゲートとして機能する。
【0039】
ソース側分離絶縁層23上には、酸化アルミニウムにて形成される分離層27が積層される。分離層27は、半導体基板11と平行な水平方向において2次元的に広がりを有するようにメモリセル領域50に形成され、ソース側第1絶縁層21、ソース側導電層22、及びソース側分離絶縁層23と同じようにメモリセル領域50内の所定領域(消去単位)毎に分断される。
【0040】
メモリトランジスタ層30は、ソース側分離絶縁層23上に積層された、第1〜第4ワード線間絶縁層31a〜31d、第1〜第4ワード線間絶縁層31a〜31dの上下間に形成される第1〜第4ワード線導電層32a〜32d、及び第4ワード線間絶縁層31d上に積層されたメモリ分離絶縁層33を有する。
【0041】
第1〜第4ワード線間絶縁層31a〜31d、第1〜第4ワード線導電層32a〜32d、及びメモリ分離絶縁層33は、ロウ方向及びカラム方向において2次元的に広がりを有するように形成され、ロウ方向の端部で階段状に形成される。
【0042】
第1〜第4ワード線間絶縁層31a〜31dは、酸化シリコンにて形成される。第1〜第4ワード線導電層32a〜32dは、ポリシリコンにて形成される。メモリ分離絶縁層33は、窒化シリコンにて形成される。
【0043】
また、メモリトランジスタ層30において、メモリ分離絶縁層33、第1〜第4ワード線間絶縁層31a〜31d、及び第1〜第4ワード線導電層32a〜32dを貫通するようにメモリホール34(第1ホール)が形成される。なお、メモリホール34は、ソース側ホール24と整合する位置に形成される。
【0044】
メモリホール34内には、ブロック絶縁層(第1絶縁層)35、電荷蓄積層(特性変化層)36、トンネル絶縁層37、及びメモリ柱状半導体層38が形成される。メモリ柱状半導体層38は、半導体基板11に対して垂直方向に延びるように形成される。
【0045】
ブロック絶縁層35、電荷蓄積層36、及びトンネル絶縁層37は、第1〜第4ワード線導電層32a〜32d、第1〜第4ワード線間絶縁層31a〜31d、及びメモリ分離絶縁層33の側壁に、順次形成される。
【0046】
ブロック絶縁層35、及びトンネル絶縁層37は、酸化シリコンにて形成される。電荷蓄積層36は、窒化シリコンにて形成される。電荷蓄積層36は、電荷を蓄積可能に構成され、第1〜第4ワード線導電層32a〜32dに印加される電位によって電荷蓄積状態(特性)が変化する。ここで、本実施の形態に係る一つのメモリストリングスMSのメモリトランジスタMT1〜MT4における「書き込み動作」及び「読み出し動作」について、図2を参照しながら説明する。なお、メモリトランジスタMT3を例に説明する。
【0047】
メモリトランジスタMT3にデータ“0”を書き込む場合、即ち、メモリトランジスタMT3の電荷蓄積層36に電子を注入してメモリトランジスタの閾値を上げる場合は、ビット線BLに電圧0V、ソース線SLに電圧Vdd(例えば3.0V)、選択ゲート線SGDに電圧Vdd(例えば3.0V)、選択ゲート線SGSに電圧Voff(例えば0V)、Pウェル領域11Aに電圧Vpw(例えば0V)を印加する。
【0048】
また、書き込みたいメモリトランジスタ(MT3)のワード線WL3に電圧Vprog(例えば18V)、それ以外のワード線WLに電圧Vpass(例えば10V)を印加することで、メモリトランジスタ(MT3)のみ電荷蓄積層36に印加される電界強度が強くなり電荷蓄積層に電子が注入される。即ち、メモリトランジスタMT3の閾値が上がる。
【0049】
メモリトランジスタMT3にデータ“1”を書き込む場合、即ち、メモリトランジスタMT3の閾値を消去状態から上げない(電荷蓄積層に電子を注入しない)場合は、ビット線BLに電圧Vdd(例えば3.0V)を印加する。それにより、選択トランジスタSDTのゲート電位とそのソース電位とが同電位となり、選択トランジスタSDTがオフ状態になる。よって、メモリトランジスタMT3のチャネル形成領域(ボディ部)とワード線WL3との間の電位差が低減するため、メモリトランジスタMT3の電荷蓄積層36には電子の注入は起こらない。
【0050】
メモリトランジスタMT3からのデータの読み出す場合、ビット線BLに電圧Vbl(例えば0.7V)、ソース線SLに電圧0V、選択ゲート線SGD及びSGSに電圧Vdd(例えば3.0V)、Pウェル領域11Aに電圧Vpw(例えば0V)を印加する。そして、読み出したいメモリトランジスタ(MT3)に接続されているワード線WL3に電圧0V、それ以外のワード線WLに電圧Vread(例えば、4.5V)を印加する。メモリトランジスタ(MT3)の閾値が0Vより大きいか小さいかによってビット線BLに流れる電流が変わり、ビット線BLに流れたその電流をセンスしてメモリトランジスタ(MT3)のデータ情報を読み出す。
【0051】
再び図4Aに戻って構成を説明する。
【0052】
メモリ柱状半導体38は、n−型のポリシリコンにて構成される。
【0053】
メモリトランジスタ層30において、第1〜第4ワード線導電層32a〜32dは、ワード線WL1〜WL4として機能する。また、第1〜第4ワード線導電層32a〜32dは、メモリトランジスタMTrmnの制御ゲートとして機能する。
【0054】
また、酸化シリコンで形成されるトンネル絶縁層37は、メモリ柱状半導体層38から電荷蓄積層36に電荷を蓄積する際や、電荷蓄積層36に蓄積された電荷がメモリ柱状半導体層38へ拡散する際に電位障壁として機能する。同様に、ブロック絶縁層35も電荷蓄積層36に蓄積された電荷が第1〜第4ワード線導電層32a〜32dへ拡散することを防ぐ電位障壁として機能する。
【0055】
ドレイン側選択トランジスタ層40は、メモリ分離絶縁層33上に順次積層された、ドレイン側絶縁層41、ドレイン側導電層42を有する。
【0056】
ドレイン側絶縁層41及びドレイン側導電層42は、メモリ柱状半導体層38の上部に整合する位置に形成され、且つロウ方向に延びるように矩形板状に形成される。そして、それらはカラム方向に繰り返して形成される。
【0057】
ドレイン側絶縁層41は、酸化シリコンにて形成される。ドレイン側導電層42は、ポリシリコンにて形成される。
【0058】
また、ドレイン側選択トランジスタ層40において、ドレイン側導電層42、及びドレイン側絶縁層41を貫通するようにドレイン側ホール43(第1ホール)が形成される。ドレイン側ホール43は、メモリホール34と整合する位置に形成される。ドレイン側導電層42及びドレイン側絶縁層41のドレイン側ホール43に面側には、順次、ドレイン側ゲート絶縁層44、及びドレイン側柱状半導体層45が形成される。
【0059】
ドレイン側ゲート絶縁層44は、酸化シリコンにて形成される。ドレイン側柱状半導体層45は、p−型のポリシリコンにて形成される。また、ドレイン側柱状半導体層45の垂直上面には、n+型ポリシリコンにて形成される柱状導体層48が積層され、柱状半導体層48はビット線BLと接続される。
【0060】
ドレイン側選択トランジスタ層40において、ドレイン側導電層42は、ドレイン側選択ゲート線SGDとして機能する。また、ドレイン側導電層42は、ドレイン側選択トランジスタSDTmnの制御ゲートとして機能する。
【0061】
次に、周辺回路領域70について説明する。
【0062】
周辺回路領域70には、具体的に図示しないが、メモリセルMCを制御するワード線駆動回路、ドレイン側選択ゲート線駆動回路、ソース側選択ゲート線駆動回路、読み出し回路、書き込み回路、入出力バッファ等が形成される。また、それら周辺回路は複数のプレーナ型トランジスタが組み合わされて形成される。
【0063】
図4Aの右側の図は、周辺回路領域70に形成される一つのプレーナ型のトランジスタの断面図である。
【0064】
周辺回路領域70内の半導体基板11にはp−型領域(pウェル領域)101Aが形成され、そのp−型領域101Aにはプレーナ型トランジスタのソース/ドレイン領域となるn+領域101Bが複数形成される。各プレーナ型トランジスタは、素子分離絶縁膜102により他から電気的に分離されている。
【0065】
半導体基板11上のn+領域101Bの間には、絶縁層121及びトランジスタ導電層122が順次積層される。絶縁層121及びトランジスタ導電層122は、半導体基板11と平行な水平方向において2次元的に広がりを有するように周辺回路領域70に形成され、各トランジスタ毎に分断される。
【0066】
トランジスタ導電層122は、ポリシリコンにて形成され、周辺回路を構成するプレーナ型トランジスタのゲート電極として機能する。絶縁膜121は、酸化シリコンにて形成され、プレーナ型トランジスタのゲート絶縁膜として機能する。
【0067】
トランジスタ導電層122の上面には、メモリセル領域50と同じように、第1分離絶縁層123、分離層127、第1〜第4絶縁層131a〜131d、第1〜第4導電層132a〜132d、第2分離絶縁層133、第5絶縁層141、及び第5導電層142が順次積層される。
【0068】
なお、第1分離絶縁層123は、メモリセル領域50内に形成されるソース側分離絶縁層23と対応する高さに積層される。分離層127は、分離層27と対応する高さに積層される。第1〜第4絶縁層131a〜131dは、第1〜第4ワード線間絶縁層31a〜31dと対応する高さに積層される。第1〜第4導電層132a〜132dは、第1〜第4ワード線導電層32a〜32dと対応する高さに積層される。第2分離絶縁層133は、メモリ分離層33と対応する高さに積層される。第5絶縁層141は、ドレイン側絶縁層41と対応する高さに積層される。第5導電層142は、ドレイン側導電層42と対応する高さに積層される。
【0069】
また、第1分離絶縁層123、分離層127、第1〜第4絶縁層131a〜131d、第1〜第4導電層132a〜132d、第2分離絶縁層133、第5絶縁層141、及び第5導電層142は、半導体基板101と平行な水平方向において2次元的に広がりを有するように形成される。そして、これら全ては他の導電層及び絶縁層から分断されて形成される。よって、周辺回路領域70に形成されるプレーナ型トランジスタの垂直上面に積層される第1分離絶縁層123、分離層127、第1〜第4絶縁層131a〜131d、第1〜第4導電層132a〜132d、第2分離絶縁層133、第5絶縁層141、及び第5導電層142は、電気的に分離されて形成され回路上で機能しないためダミー配線層100と称する。
【0070】
なお、第1分離絶縁層123、分離層127、第1〜第4絶縁層131a〜131d、第1〜第4導電層132a〜132d、第2分離絶縁層133、第5絶縁層141、及び第5導電層142は、メモリセル領域50に形成される導電層及び絶縁層と同じ材料、同じ厚さで形成され、且つ最上段に形成されるドレイン側導電層42の上面と第5導電層142の上面とが同一平面になるように形成されるのが好ましい。
【0071】
ただし、本実施の形態では、メモリセル領域50に形成されるドレイン側導電層42の上面と周辺回路領域70に形成される第5導電層142の上面との間に多少の段差を生じるものであってもよい。要するに、周辺回路領域70を形成するプレーナ型トランジスタの上面にダミー配線層100が形成され、メモリセル領域50に形成されるドレイン側導電層42の上面と周辺回路領域70に形成される第5導電層142の上面との段差が悪影響を与えない程度に小さくされていればよい。
【0072】
また、第5導電層142、第5絶縁層141、第2分離絶縁層133、第1〜第4導電層132a〜132d、第1〜第4絶縁層131a〜131d、分離層127、及び第1分離絶縁層123を貫通するようにホール150A〜150C(第2ホール)が形成される。ホール150A及び150Cはn+領域101Bに達し、ホール150Bは導電層122に達する。また、ダミー配線層100のホール150A〜150C面はシリサイド化される。
【0073】
n+領域101B及びトランジスタ導電層122上には、垂直方向に柱状の導電性コンタクト151A〜151Cがホール150A〜150C内を通るように形成される。
【0074】
コンタクト151A及び151C(第2コンタクト)は、図4Bに示すように、プレーナ型トランジスタのドレイン/ソースとして機能するn+領域101Bとビット線BL/ソース線SLとを接続させる。また、コンタクト151B(第1コンタクト)は、ゲート電極として機能するトランジスタ導電層122とゲート線GLとを接続させる。
【0075】
なお、ホール150A〜150Cの断面積はコンタクト151A〜151Cの断面積の5〜15倍で形成されるのが望ましい。また、ホール150Aとコンタクト151Aとの間には、絶縁層160a(第2絶縁層)が形成される。同じように、ホール150Bとコンタクト151Bとの間、及びホール150Cとコンタクト151Cとの間には、絶縁層160b、160c(第2絶縁層)が形成される。
【0076】
図4に示すように、本実施の形態に係る積層型NANDフラッシュメモリ10は、周辺回路領域70上にダミー配線層100が形成されているため、メモリセル領域50と周辺回路領域70との間で段差がなく形成される。
【0077】
しかし、図5(a)に示すような、周辺回路領域上にダミー配線層が形成されない積層型NANDフラッシュメモリは、メモリセル領域50と周辺回路領域70との間で大きな段差を発生させてしまう。それにより、露光時の焦点深度に差異が発生し、化学機械研磨(Chmical Mechanical Polishing:以下CMP)をする際に、図5(b)に示すようにメモリセル部の上端部が削られたり、周辺回路部の上面に膜残りを発生させてしまっていた。
【0078】
それに対し、本実施の形態に係る積層型NANDフラッシュメモリ10は、周辺経路領域70上にダミー配線層100を形成するため、メモリセル領域50と周辺回路領域70とが平坦に形成される。よって、CMP時にメモリセル部の上端部まで研磨したり、周辺回路部の上面に膜残りを発生させる等の問題を回避することができる。
【0079】
[本実施の形態の製造方法]
次に、図4Aに示す本実施の形態に係る積層型NANDフラッシュメモリ10の製造方法について図6A〜図6Eを用いて説明する。なお、図6A〜図6Eでは、図面の単純化のため、柱状半導体CLmn、ソース側第1絶縁層21、ソース側分離絶縁層23、第1〜第4ワード線間絶縁層31a〜31d等の図示は省略し、導電層(第1〜第4ワード線導電層32a〜32d等)のみを図示している。
【0080】
半導体基板11の表面に、所望の領域を開口するフォトレジストパターン(図示せず)を形成し、イオンを注入してp−型領域(pウェル領域)11A及び101Aを形成する(図6A)。
【0081】
次に、所望の領域を開口するフォトレジストパターン(図示せず)を形成し、イオンを注入してn+領域11B及び101Bを形成する(図6A)。なお、メモリセル領域50内に形成されるn+領域11Bは、ソース線SLとして機能する。次に、半導体基板11上に絶縁膜(図示せず)を形成し、リン等の導電型不純物を添加したポリシリコン層200と絶縁層(図示せず)を順次積層する(図6A)。
【0082】
そして、エッチングにより、ポリシリコン層200を、メモリセル領域50内のソース側選択トランジスタ20のゲート線SGSとして機能するソース側導電層22と、周辺回路領域70内のプレーナ型トランジスタのゲート電極として機能するトランジスタ導電層122とに分断する(図6B)。同じように、絶縁層(図示せず)を、ソース側分離絶縁層23(図6Bでは図示せず)と第1分離絶縁層123(図6Bでは図示せず)とに分断する。
【0083】
次に、ソース側分離絶縁層23(図6Bでは図示せず)及び第1分離絶縁層123(図6Bでは図示せず)の上面に酸化アルミニウムにて形成される分離層201を形成する(図6B)。
【0084】
次に、分離層201の上面に、絶縁層(図示せず)と、リン等の導電性不純物を添加した導電層202a〜202dとを交互に積層する。更に、最上層の導電層202dの上面に、2層の絶縁層(図示せず)と導電層203を順次積層する(図6C)。
【0085】
次に、エッチングにより、分離層201、導電層202a〜202d、203、及び複数の絶縁層(図示せず)をメモリセル領域50上の層(メモリセル導電層又はメモリセル層間絶縁層)と周辺回路領域70上の層(ダミー配線層又はダミー層間絶縁層)とに分断する。
【0086】
これにより、導電層202a〜202dは、メモリセル領域50に形成される第1〜第4ワード線導電層32a〜32d(メモリセル導電層)と周辺回路領域70に形成される第1〜第4導電層132a〜132d(ダミー配線層)とに分断される。同じように、分離層201は、メモリセル領域50に形成される分離層27と周辺回路領域70に形成される分離層127とに分断される。導電層203は、メモリセル領域50に形成されるドレイン側導電層42(メモリセル導電層)と周辺回路領域70に形成される第5導電層142(ダミー配線層)とに分断される。
【0087】
複数形成される絶縁層(図示せず)は、第1〜第4ワード選間絶縁層31a〜31d(メモリセル層間絶縁層;図示せず)と第1〜第4絶縁層131a〜131d(ダミー層間絶縁層;図示せず)、メモリ分離絶縁層33(メモリセル層間絶縁層;図示せず)と第2分離絶縁層133(ダミー層間絶縁層;図示せず)、ドレイン側絶縁層41(メモリセル層間絶縁層;図示せず)と第5絶縁層141(ダミー層間絶縁層;図示せず)とに分断される(図6D)。
【0088】
また、エッチングの際は、メモリセル領域50内のメモリストリングスMSの柱状半導体CLmn、及び周辺回路領域70内のコンタクト151を形成するための、ホール24(第1ホール;図示せず)、34(第1ホール;図示せず)、43(第1ホール;図示せず)、及び150A〜150C(第2ホール)も同時に形成する(図6D)。
【0089】
次に、ホール24(図示せず)、34(図示せず)、43(図示せず)に酸化シリコン層25(第1絶縁層;図示せず)、35(第1絶縁層;図示せず)、44(第1絶縁層;図示せず)、窒化シリコン層36(図示せず)、及び酸化シリコン層37(図示せず)を順次積層し、いわゆるONO膜(図示せず)を形成する。また、周辺回路領域70のポリシリコン層132a〜132d及び酸化シリコン層(図示せず)に形成されたホール150A〜150C表面にチタン等の金属を形成し、加熱処理を行いシリサイド化する。そして、シリサイド化した表面には絶縁層160a〜160c(第2絶縁層;図示せず)を形成する。なお、メモリセル領域50に形成された窒化シリコン層36は、メモリトランジスタMTの電荷蓄積層となる。
【0090】
次に、アモルファスシリコンを堆積し、CMP処理して柱状半導体CLmn(図示せず)を形成する。なお、アモルファスシリコンを堆積する代わりに、多結晶シリコン膜をエピタキシャル成長させて、多結晶シリコンの柱状半導体CLmn(図示せず)を形成してもよい。次に、導電性不純物を添加したポリシリコンを堆積しコンタクト151A〜151Cを形成する(図6E)。
【0091】
以上に説明したように本実施の形態によれば、メモリセルMC及び選択トランジスタSTを半導体基板11に対し垂直方向に積層させているため、NAND型フラッシュメモリ10の面積を低減することができる。
【0092】
更に、周辺回路領域70にダミー配線層100を積層させ、周辺回路領域70とメモリセル領域50との段差を軽減させているため、積層型NANDフラッシュメモリ10の動作性を向上することが可能となる。
【0093】
なお、本発明に係る積層型NANDフラッシュメモリ10を構成するメモリストセルは、図4Aに示した構造に限らず、メモリストリングスMS構造(積層構造)の全てのメモリセルを含むものとする。図7に他の構造例を示す。
【0094】
図7(a)に示す積層型NANDフラッシュメモリは、半導体基板151のp−型領域(pウェル領域)152に複数のn+型拡散領域153を有し、そのn+型拡散領域153上に柱状半導体CLは形成される。なお、図7(a)には、複数形成されるn+型拡散領域153の中でn+型拡散領域153A〜Cが形成される一部分を示す。
【0095】
図7(a)に示すように、n+型拡散領域153A及びC上に柱状半導体CLA及びCLBは形成される。n+型拡散領域153B上には導電性のコンタクト154が形成され、コンタクト154はソース線(図示せず)と接続される。
【0096】
半導体基板151上において、n+型拡散領域153Aと153Bと接する位置から絶縁層155a〜155f及び導電層156a〜156fは交互に積層されて形成される。また、絶縁層155a〜155fを導電層156a〜156fは、柱状半導体CLAと接するように形成される。
【0097】
同じように、半導体基板151上において、n+型拡散領域153Bと153Cと接する位置から絶縁層157a〜157f及び導電層158a〜158fは交互に積層されて形成される。また、絶縁層157a〜157fを導電層158a〜158fは、柱状半導体CLBと接するように形成される。
【0098】
柱状半導体CLA及びCLBの上面には、ビット線(図示せず)が接続される。
【0099】
導電層156a及び158aは、ソース側選択トランジスタのゲートとして機能する。導電層156b〜156e及び158b〜158eは、メモリトランジスタのゲートとして機能する。導電層156f及び158fは、ドレイン側選択トランジスタのゲートとして機能する。導電層156a及び158aは、柱状半導体CLA及びCLBだけでなく、n+型拡散領域153Aと153Bとの間に形成されるチャネル及びn+型拡散領域153Bと153Cの間に形成されるチャネルを制御する。
【0100】
図7(a)に示すメモリセルの電流経路は、ビット線(図示せず)、柱状半導体CL、半導体基板151、コンタクト154、ソース線(図示せず)の順となる。このような構造のメモリセルでも、本実施の形態の効果を得ることができる。
【0101】
次に、図7(b)に示すメモリセルの構造を説明する。
【0102】
図7(b)に示す積層型NANDフラッシュメモリのメモリセルは、半導体基板171のp−型領域(pウェル領域)172上にn+型拡散領域173を有し、そのn+型拡散領域173上に柱状半導体CLがU字型で形成される。換言すると、柱状半導体CLは、半導体基板171上に柱状半導体CLA及びCLBが底面を繋ぐように形成される。
【0103】
U字型で形成される柱状半導体CLの外側に接するように、絶縁層174a〜174eと導電層175a〜175e及び絶縁層176a〜176eと導電層177a〜177eは交互に積層されて形成される。
【0104】
柱状半導体CLAの上面にはビット線(図示せず)が接続される。柱状半導体CLBの上面にはソース線(図示せず)が接続される。
【0105】
導電層175a〜175d及び177a〜177dは、メモリトランジスタのゲートとして機能する。導電層175eは、ドレイン側選択トランジスタのゲートとして機能する。導電層177eは、ソース側選択トランジスタのゲートとして機能する。
【0106】
よって、図7(b)に示すメモリセルの電流経路は、ビット線(図示せず)、柱状半導体CLA、CLB、ソース線(図示せず)の順となり、U字を描くような経路となる。このような構造のメモリセルでも、本実施の形態の効果を得ることができる。
【0107】
以上、不揮発性半導体メモリとして積層型NANDフラッシュメモリの一実施形態を説明したきたが、本発明は、上記実施の形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、コンタクト151A〜151Cは、図4Bに示すような互い違いではなく、ショートしない範囲であれば一直線に配置することもできる。
【図面の簡単な説明】
【0108】
【図1】この発明の一実施の形態による積層型NANDフラッシュメモリを示した概略図である。
【図2】同積層型NANDフラッシュメモリの一部斜視図である。
【図3】同積層型NANDフラッシュメモリの一部回路図である。
【図4A】図1のA−A断面図である。
【図4B】図4Aの一部上面図である。
【図5】周辺回路領域にダミー配線層が形成されない積層型フラッシュメモリの一部断面図である。
【図6A】同積層型NANDフラッシュメモリの製造方法を示す図である。
【図6B】同積層型NANDフラッシュメモリの製造方法を示す図である。
【図6C】同積層型NANDフラッシュメモリの製造方法を示す図である。
【図6D】同積層型NANDフラッシュメモリの製造方法を示す図である。
【図6E】同積層型NANDフラッシュメモリの製造方法を示す図である。
【図7】メモリストリングスの他の構成を示す図である。
【符号の説明】
【0109】
10…積層型NANDフラッシュメモリ、11、101、151、171…半導体基板、11A、101A、152、172…p−型領域、11B、101B、152A〜153C、173…n+型拡散領域、20…ソース側選択トランジスタ層、21…ソース側第1絶縁層、22…ソース側導電層、23…ソース側分離絶縁層、24…ソース側ホール、25…ソース側ゲート絶縁層、26…ソース側柱状半導体層、27…分離層、30…メモリトランジスタ層、31a〜31d…第1〜第4ワード線間絶縁層、32a〜32d…第1〜第4ワード線導電層、33…メモリ分離絶縁層、34…メモリホール、35…ブロック絶縁層、36…電荷蓄積層、37…トンネル絶縁層(第2絶縁層)、38…メモリ柱状半導体層、40…ドレイン側選択トランジスタ層、41…ドレイン側絶縁層、42…ドレイン側導電層、43…ドレイン側ホール、44…ドレイン側ゲート絶縁層、45…ドレイン側柱状半導体層、48…n+型ポリシリコンで形成される柱状導体層、50…メモリセル領域、70…周辺回路領域、100、123、127、131a〜131d、132a〜132d、133、141、142…ダミー配線層、121、155a〜155f、157a〜157f、160a〜160c、174a〜174e、176a〜176e…絶縁層、122、156a〜156f、158a〜158f、175a〜175e、176a〜176e、177a〜177e…導電層、150A〜150C…ホール、151A〜151C…コンタクト。
【特許請求の範囲】
【請求項1】
電気的に書き換え可能なメモリセルが複数形成されるメモリセル領域と、
前記メモリセルを制御する周辺回路を構成するトランジスタが形成される周辺回路領域と
を備え、
前記メモリセル領域には、
半導体基板に対し垂直方向に延びるように形成される柱状半導体層と、
前記半導体基板に対して平行な方向に延び且つ垂直方向に積層される複数の導電層と、
前記柱状半導体層と前記導電層との間に形成され前記導電層へ印加される電圧により特性が変化する特性変化層と
が形成され、
前記周辺回路領域には、
複数の前記導電層の各々と同一平面上に形成され、且つ前記導電層と電気的に分断される複数のダミー配線層が形成される
ことを特徴とする不揮発性半導体記憶装置。
【請求項2】
前記トランジスタは、
前記半導体基板内に不純物拡散領域を有するプレーナ型トランジスタであり、複数形成される前記ダミー配線層の最下層と前記半導体基板との間にはトランジスタ導電層が形成され、
前記トランジスタ導電層は前記ダミー配線層を貫通して積層方向に延びるように形成される第1コンタクトと接続され、
前記不純物拡散領域は前記ダミー配線層を貫通して積層方向に延びるように形成される第2コンタクトと接続される
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項3】
前記第1及び前記第2のコンタクトの側面はシリサイド化される
ことを特徴とする請求項2記載の不揮発性半導体記憶装置。
【請求項4】
複数の前記導電層の中で前記半導体基板に最も近接して形成される最下導電層の上面側、及び複数の前記ダミー配線層の最下層と前記半導体基板との間に形成されるトランジスタ導電層の上面側には酸化アルミニウムが形成される
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項5】
電気的に書き換え可能な複数のメモリセルが直列に接続される複数のメモリストリングスと、前記メモリセルを制御する周辺回路と、を有する不揮発性半導体記憶装置の製造方法であって、
層間絶縁層と導電層とを交互に積層する工程と、
前記層間絶縁層及び前記導電層を前記メモリセルが形成される領域と前記周辺回路が形成される領域で分断し前記導電層をメモリセル導電層とダミー配線層とに分けると共に、前記層間絶縁層をメモリセル層間絶縁層とダミー層間絶縁層とに分ける工程と、
前記メモリセル層間絶縁層と前記メモリセル導電層とを貫通させて第1ホールを形成する工程と、
前記ダミー層間絶縁層と前記ダミー配線層とを貫通させて第2ホールを形成する工程と、
前記第1ホール内に第1絶縁層を介して上端から下方に延びる柱状半導体層を形成する工程と、
前記第2ホール内に第2絶縁層を介して上端から下方に延びるコンタクトを形成する工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項1】
電気的に書き換え可能なメモリセルが複数形成されるメモリセル領域と、
前記メモリセルを制御する周辺回路を構成するトランジスタが形成される周辺回路領域と
を備え、
前記メモリセル領域には、
半導体基板に対し垂直方向に延びるように形成される柱状半導体層と、
前記半導体基板に対して平行な方向に延び且つ垂直方向に積層される複数の導電層と、
前記柱状半導体層と前記導電層との間に形成され前記導電層へ印加される電圧により特性が変化する特性変化層と
が形成され、
前記周辺回路領域には、
複数の前記導電層の各々と同一平面上に形成され、且つ前記導電層と電気的に分断される複数のダミー配線層が形成される
ことを特徴とする不揮発性半導体記憶装置。
【請求項2】
前記トランジスタは、
前記半導体基板内に不純物拡散領域を有するプレーナ型トランジスタであり、複数形成される前記ダミー配線層の最下層と前記半導体基板との間にはトランジスタ導電層が形成され、
前記トランジスタ導電層は前記ダミー配線層を貫通して積層方向に延びるように形成される第1コンタクトと接続され、
前記不純物拡散領域は前記ダミー配線層を貫通して積層方向に延びるように形成される第2コンタクトと接続される
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項3】
前記第1及び前記第2のコンタクトの側面はシリサイド化される
ことを特徴とする請求項2記載の不揮発性半導体記憶装置。
【請求項4】
複数の前記導電層の中で前記半導体基板に最も近接して形成される最下導電層の上面側、及び複数の前記ダミー配線層の最下層と前記半導体基板との間に形成されるトランジスタ導電層の上面側には酸化アルミニウムが形成される
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項5】
電気的に書き換え可能な複数のメモリセルが直列に接続される複数のメモリストリングスと、前記メモリセルを制御する周辺回路と、を有する不揮発性半導体記憶装置の製造方法であって、
層間絶縁層と導電層とを交互に積層する工程と、
前記層間絶縁層及び前記導電層を前記メモリセルが形成される領域と前記周辺回路が形成される領域で分断し前記導電層をメモリセル導電層とダミー配線層とに分けると共に、前記層間絶縁層をメモリセル層間絶縁層とダミー層間絶縁層とに分ける工程と、
前記メモリセル層間絶縁層と前記メモリセル導電層とを貫通させて第1ホールを形成する工程と、
前記ダミー層間絶縁層と前記ダミー配線層とを貫通させて第2ホールを形成する工程と、
前記第1ホール内に第1絶縁層を介して上端から下方に延びる柱状半導体層を形成する工程と、
前記第2ホール内に第2絶縁層を介して上端から下方に延びるコンタクトを形成する工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図7】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図7】
【公開番号】特開2009−224574(P2009−224574A)
【公開日】平成21年10月1日(2009.10.1)
【国際特許分類】
【出願番号】特願2008−67747(P2008−67747)
【出願日】平成20年3月17日(2008.3.17)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成21年10月1日(2009.10.1)
【国際特許分類】
【出願日】平成20年3月17日(2008.3.17)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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