【課題】半導体素子の製造方法を提供する。
【解決手段】活性領域が定義された半導体基板２１０上にゲート電極パターンを形成した後、その上に層間絶縁膜を形成してから、層間絶縁膜のうち活性領域上に置かれた部分をエリアタイプでエッチングしてゲート電極パターン両側に自己整列方式でコンタクトホールを形成し、次いで、このコンタクトホールを通じてイオン注入を実施してソース／ドレイン領域２４０を形成する半導体素子の製造方法。これにより、熱的負担によりソース／ドレイン領域プロファイルが影響される問題がなく、イオン注入マスク用のフォトレジストパターン形成工程の回数を減らして工程の単純化を図れ、プラグ効果によるトランジスタの特性変動を減少させうる。 （もっと読む）

【課題】 高性能かつ占有面積の小さいスパイラルインダクタを合理的に形成することができる半導体装置の製造方法を提供する。
【解決手段】 複数の配線層を備える半導体装置の製造方法であって、一主面に複数の半導体素子が形成された半導体基板を準備する準備ステップと、半導体基板上に少なくとも３つの配線層に渡ってスパイラルインダクタを形成する第１形成ステップと、半導体基板上の配線層にスパイラルインダクタ以外の回路配線を形成する第２形成ステップとを含み、第１形成ステップと第２形成ステップとは同時に行われることを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】閾値のばらつきが低減された絶縁ゲート電界効果型トランジスタをより簡易な工程で製造できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、絶縁ゲート電界効果型トランジスタ２０の第１の不純物領域２６ａを貫通し、前記支持基板６に到達する第１コンタクト層３６と、該絶縁ゲート電界効果型トランジスタ２０の第２不純物領域２９ｂに到達する第２コンタクト層３８と、を形成すること、を含み、前記第１コンタクト層３６および前記第２コンタクト層３８の形成は、前記層間絶縁層３０の上方に、第１開口５２と該第１開口５２と比して小さい第２開口５４とを有するマスク層５０を形成すること、前記マスク層５０をマスクとして第１のエッチングと、該第１のエッチングとは条件が異なる第２のエッチングとを行うこと、を含む。 （もっと読む）

【課題】局部エッチストッパーを有する半導体メモリ素子及びその製造方法を提供する。
【解決手段】セル領域及びコア/周辺領域に区分され、素子分離膜２１０が形成されてアクティブ領域２０５が限定されている半導体基板２００を提供し、半導体基板の所定領域にゲート電極構造体を形成し、その両側のアクティブ領域にソース、ドレーン領域を形成し、半導体基板の結果物上部に層間絶縁膜２３５を形成した後、セル領域のソース、ドレーン領域が露出されるように層間絶縁膜の所定部分をエッチングし、露出されたソース、ドレーン領域とコンタクトされるように自己整列コンタクトパッド２４０ａ，２４０ｂを形成し、層間絶縁膜を所定厚さを除去し、その後、セル領域の層間絶縁膜が除去された空間にエッチストッパー２４５ａを形成し、コア/周辺領域のゲート電極構造体の側壁にトップスペーサー２４５ｂを形成する段階を含む半導体メモリ素子の製造方法である。 （もっと読む）

【課題】半導体量産プロセスにおいて、遷移金属によるウエハの汚染を防止する。
【解決手段】本発明の半導体集積回路装置の量産方法は、ウエハプロセスを流れる第１の工程群に属する各ウエハに対して、ルテニウム含有膜の堆積処理を行う工程と、前記ルテニウム含有膜が堆積された前記各ウエハに対して、そのデバイス面の外縁部または裏面の前記ルテニウム含有膜を除去する工程と、前記ルテニウム含有膜が除去された前記各ウエハに対して、前記ウエハプロセスを流れる大量のウエハのうち、前記第１の工程群と比較して、下層工程群に属するウエハ群と共用関係にあるリソグラフィ工程、検査工程または熱処理工程を実行する工程とを有している。 （もっと読む）

【課題】多様なエッチング溶液に対して優れた耐性を有するエッチング阻止層を含む半導体装置の製造方法及びその半導体装置と、多様なエッチング溶液に対して優れた耐性を有することで、湿式エッチング工程の間、下部構造物を効果的に保護することができるエッチング阻止層の形成方法とを提供する。
【解決手段】第１構造物上に金属酸化物１１５を蒸着し、その蒸着された金属酸化物１１５をアニーリングし、第１構造物上にエッチング阻止層１１５を形成する。エッチング阻止層１１５上には第２構造物１２０を形成し、エッチング阻止層１１５を用いて第２構造物をエッチングする。金属酸化物はハウニウム及びアルミニウムのうち少なくとも一つを含むことが好ましい。 （もっと読む）

【課題】絶縁膜−絶縁膜間等の界面における膜剥がれやクラック等による不良が生じない低誘電率膜を用いた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０１上の第１の絶縁膜１０２に第１の配線１０６を形成し、第１の絶縁膜１０２上に第２の絶縁膜１０７、第３の絶縁膜１０８、第４の絶縁膜１０９及び第５の絶縁膜１１０を順次堆積する。その後、第１の配線１０６上の第５の絶縁膜１１０から第２の絶縁膜１０７までを突き抜ける第１のスルーホール１１２と第１のスルーホール１１２につながる第２の配線溝１１４に第２の配線１１７を形成し、第５の絶縁膜１１０から第１の絶縁膜１０２までを突き抜ける第２のスルーホール１２０に第１の支柱１２３を形成する。 （もっと読む）

【課題】強誘電体キャパシタ形成後の工程で強誘電体薄膜が受けるダメージを抑制する。
【解決手段】ＭＯＳＦＥＴが形成されている半導体基板１０を用意し、半導体基板上に、第１層間絶縁膜２０を堆積させる。第１層間絶縁膜上に強誘電体キャパシタ４９を形成する。次に、半導体基板と、第１層間絶縁膜と、強誘電体キャパシタとを備える第１構造体上に、強誘電体キャパシタを埋め込むように、第２層間絶縁膜６０を形成する。第２層間絶縁膜にＭＯＳＦＥＴ及び強誘電体キャパシタと、強誘電体メモリの外部回路とを電気的に接続するための開口部５２を形成することにより、第２構造体１０２を形成し、第２層間絶縁膜上にメタル配線７０を形成することにより第３構造体１０４を形成する。次に、第３構造体に対して、３５０℃以上４５０℃以下の雰囲気内で熱処理を行う。 （もっと読む）

【課題】 写真製版処理で解像可能な寸法より小さな寸法の積層物を半導体基板上に形成できる半導体装置の製造方法を提供する。
【解決手段】 この半導体装置の製造方法は、半導体基板３上に写真製版処理により所定の横幅Ｗ２の積層物１１ａを形成する工程と、積層物１１ａ上に第１のマスク層１３を形成し、この第１のマスク層１３に、エッチングにより、積層物１１ａの前記横幅方向に直交する方向に渡って、前記積層物１１ａの前記横幅方向のその開口幅Ｗ４が第１のマスク層１３の上面から下面に向かってテーパ状に狭まった開口部１３ｄを形成する工程と、第１のマスク層１３をマスクとして積層物１１ａを開口部１３ｄの下面開口に沿って部分的にエッチング除去することにより、積層物１１ａを開口部１３ｄの下面開口に沿って分割積層物１１に分割する工程とを含む。 （もっと読む）