【課題】少なくとも１個の縦型伝導ＤＭＯＳと他の半導体デバイスを有する集積回路を提供する。
【解決手段】複数の半導体デバイスの少なくとも１つは、ゲート１６と、その一方サイドに位置するソース電極２６と、その対向サイドに位置するドレイン電極１８を含む縦型伝導ＤＭＯＳ３２である集積回路。 （もっと読む）

【課題】基板に対して急速な加熱、冷却を行っても、基板上のＳＯＩ領域あるいはＳＯＮ領域とシリコン領域との熱吸収効率の違いから生じる温度差の影響を低減でき、基板に結晶欠陥が発生するのを防止できる半導体装置を提供する。
【解決手段】半導体基板上には、シリコン領域２３Ｂが形成され、このシリコン領域２３Ｂを囲むように、半導体基板上に絶縁膜及び空洞のいずれか一方を介在してＳＯＩ領域２２が形成されている。さらに、半導体基板上には、ＳＯＩ領域２２を囲むように、シリコン領域２３Ａが形成されている。 （もっと読む）

【課題】工程を簡略化することができ、層間絶縁膜を容易に平坦化できる半導体装置の製造方法を提供する。
【解決手段】ＳＯＩ基板５が準備される。第１半導体層１０ａとＢＯＸ層３０ａとがエッチングされて、トレンチ５１ａ，５２ａ，５３ａが形成される。トレンチ５１ａ，５２ａ，５３ａは、素子分離のためのトレンチである。トレンチ５１ａ，５２ａ，５３ａにより露出された第２半導体層２０の露出部分Ａ１，Ａ２，Ａ３にイオンが注入される。イオン注入工程の後に、トレンチ５１ａ，５２ａ，５３ａに素子分離用酸化膜群が埋め込まれる。 （もっと読む）

【課題】埋め込み絶縁層上に形成された半導体層の結晶欠陥を低減しつつ、ＳＯＩ構造とバルク構造とを同一基板上に形成する。
【解決手段】Ｐウェル２およびＮウェル１２上を避けるようにしてＳＯＩ形成領域Ｒ１、Ｒ１１を半導体基板１に配置するとともに、Ｐウェル２およびＮウェル１２にはバルク領域Ｒ２、Ｒ１２をそれぞれ配置し、ＳＯＩ形成領域Ｒ１、Ｒ１１には、Ｎチャンネル電界効果型ＳＯＩトランジスタおよびＰチャンネル電界効果型ＳＯＩトランジスタをそれぞれ形成し、バルク領域Ｒ２、Ｒ１２には、Ｎチャンネル電界効果型バルクトランジスタおよびＰチャンネル電界効果型バルクトランジスタをそれぞれ形成する。 （もっと読む）

【課題】素子分離トレンチにより取り囲まれたＳＯＩ層からなる素子分離領域に、トレンチゲートを有するＭＯＳトランジスタの各セルが、分散して配置されてなる半導体装置であって、結晶欠陥でのリーク等による特性劣化が抑制され、高い信頼性を有する半導体装置およびその製造方法を提供する。
【解決手段】素子分離トレンチ４により取り囲まれたＳＯＩ層１からなる素子分離領域１ｓが、素子分離トレンチ４に隣接する外殻領域１ａと、外殻領域１ａの内側の内部領域１ｂに区分され、トレンチゲート３ｂを有するＭＯＳトランジスタの各セルが、内部領域１ｂに分散して配置され、素子分離トレン４より浅いダミーゲートトレンチ３ａが、外殻領域１ａに分散して配置されてなる半導体装置１０とする。 （もっと読む）

【課題】高集積化及び高信頼性を実現した半導体集積回路装置を提供する。
【解決手段】第１電圧電源で動作するＣＭＯＳ回路により形成された信号で、上記第１電圧電源よりも高い第２電圧電源に対応した出力信号を形成する出力回路を制御する半導体集積回路装置である。上記ＣＭＯＳ回路のうち、そのラッチアップ状態によって上記出力ＭＯＳＦＥＴを同時にオン状態にさせる可能性を持つ回路部分のＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴは、絶縁性分離手段により互いに電気的に分離された半導体領域に振り分けて形成する。上記第１回路部分を除く第２回路部分は、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとが絶縁性分離手段により電気的に分離された同じ半導体領域内に形成する。 （もっと読む）

【課題】キンクの発生や、動作耐圧の低下を防止するとともに、動作特性にばらつきを生じない半導体装置を提供する。
【解決手段】ＰＭＯＳトランジスタＰ１では、ソース・ドレイン領域がゲート幅方向に沿って４分割され、４つの独立したソース領域１２の配列と、４つの独立したドレイン領域１３の配列とを有している。４つのソース領域１２の間には、対向する側面全体に接するように部分トレンチ分離絶縁膜ＰＴが設けられており、当該部分トレンチ分離絶縁膜ＰＴはゲート電極Ｇ１の下方に形成されるチャネル領域をチャネル長方向に横切って分割するように配設されている。ソース領域１２のゲート電極Ｇ１とは反対側の側面に接するようにＮ型不純物を比較的高濃度に含んだボディ固定領域１４が設けられ、ボディ固定領域１４からウエル領域１５を通じてボディ領域１１の電位を固定する構成となっている。 （もっと読む）

【課題】 製造コストを抑制しつつ、絶縁体上に半導体層を形成するとともに、絶縁体上に形成された半導体層の品質の劣化を抑制しつつ、メサ分離された半導体層の上端部の丸め処理を行う。
【解決手段】 半導体基板１と第２半導体層４との間の空洞部１０に埋め込み絶縁層１１を形成した後、半導体基板１および第２半導体層４の上端部を熱酸化することにより、溝９ｂに沿って第２半導体層４の上端部を丸めるとともに、溝９ａ、９ｃに沿って半導体基板１の上端部を丸め、溝９ｂに端部がかかるようにして第２半導体層４上にゲート電極１５を形成するとともに、溝９ａまたは溝９ｃに端部がかかるようにして半導体基板１上にゲート電極２５を形成する。 （もっと読む）

【課題】電圧ノイズ等による誤動作が防止されると共に、ＬＤＭＯＳの耐圧低下が抑制された半導体装置を提供する。
【解決手段】埋め込み酸化膜３ａを有するＳＯＩ基板のＳＯＩ層１ｂに、第１絶縁分離トレンチＺ１により取り囲まれて絶縁分離されたＮｃｈＬＤＭＯＳ２０ａが形成され、第１絶縁分離トレンチＺ１を取り囲んで、第２絶縁分離トレンチＺ２が形成され、第１絶縁分離トレンチＺ１と第２絶縁分離トレンチＺ２との間で、フィールド領域２０Ｆが形成されてなる半導体装置２０であって、埋め込み酸化膜上３ａにＳＯＩ層１ｂと同じ導電型で不純物濃度が高い高濃度不純物層１ｃが形成されてなり、フィールド領域２０Ｆが、ＮｃｈＬＤＭＯＳ２０ａのソース電位と同電位に設定されてなる半導体装置２０とする。 （もっと読む）

【課題】 選択エピタキシャル成長を用いることなく、半導体基板上の一部の領域にＳＯＩ構造を安価に形成する。
【解決手段】 エピタキシャル成長を行うことにより、半導体基板１上のＳＯＩ構造形成領域Ｒ２に第１単結晶半導体層３ａおよび第２単結晶半導体層４ａを順次形成するとともに、半導体基板１上のバルク構造形成領域Ｒ１および素子分離酸化膜２上に第１アモルファス半導体層３ｂおよび第２アモルファス半導体層４ｂを順次形成した後、レジストパターンＲ１をマスクとして第２単結晶半導体層４ａ、第２アモルファス半導体層４ｂ、第１単結晶半導体層３ａおよび第１アモルファス半導体層３ｂをエッチングすることにより、ＳＯＩ構造形成領域Ｒ２の半導体基板１の一部を露出させる開口部７を形成するとともに、バルク構造形成領域Ｒ１および素子分離酸化膜２上の第１アモルファス半導体層３ｂおよび第２アモルファス半導体層４ｂを除去する。 （もっと読む）

【課題】 トランジスタ毎の閾値制御が可能な半導体装置を提供する。
【解決手段】 半導体基板と、前記半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１のゲート電極の側面に形成された第１のゲート側壁絶縁膜と、前記半導体基板に前記第１のゲート電極を挟んで形成された第１の不純物領域と、を備えた第１のトランジスタと、前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記第２のゲート電極の側面に形成され前記第１のゲート側壁絶縁膜よりも前記半導体基板からの高さが低い第２のゲート側壁絶縁膜と、前記半導体基板に前記第２のゲート電極を挟んで形成された第２の不純物領域と、を備えた第２のトランジスタと、を有し、前記第１のゲート電極及び前記第２のゲート電極は金属シリサイド層を含み、少なくとも前記第２のゲート絶縁膜の一部に金属シリサイド層が接していることを特徴とする半導体装置。 （もっと読む）

【課題】ＳＯＩデバイスにおいて、ＳＯＩ層が薄膜化されてもＰＮ接合ダイオードやバイポーラトランジスタにおけるＰＮ接合面積を大きくすることができる半導体装置を得ること。
【解決手段】Ｐ型半導体基板１上に埋込み酸化膜層２と半導体膜３Ｐが順に積層されたＳＯＩ基板上に、ＭＯＳトランジスタ１０ＮとＰＮ接合ダイオード３０が形成される半導体装置であって、ＰＮ接合ダイオード３０は、埋込み酸化膜層２と半導体膜３Ｐを除去して得られる半導体基板１上の領域に成長したエピタキシャル層中に、Ｐ型高濃度拡散層３２ＰとＮ型高濃度拡散層３３Ｎを形成してなる。 （もっと読む）

【課題】 工程数の増大を抑制しつつ、ＳＯＩ構造とバルク構造とを同一基板上に形成するとともに、素子分離を安定して行う。
【解決手段】 支持体層３６、パッド酸化膜３５、第２半導体層３４および第１半導体層３３をパターニングすることにより、ＳＯＩ形成領域Ｒ２１とバルク領域Ｒ２２を分離する溝３７を形成し、溝３７を介してエッチングガスまたはエッチング液を第１半導体層３３に接触させることにより、ＳＯＩ形成領域Ｒ２１の半導体基板３１と第２半導体層３４との間に空洞部４０を形成し、導体基板３１および第２半導体層３４の熱酸化を行うことにより、半導体基板３１と第２半導体層３４との間の空洞部４０に埋め込み絶縁層４１を形成する。 （もっと読む）

【課題】 デジタル回路およびアナログ回路または高耐圧ＭＯＳトランジスタのそれぞれに適切な膜厚のＳＯＩ層およびＢＯＸ層を備えた半導体基板、半導体装置およびそのような半導体装置の製造方法を提供する。
【解決手段】 半導体ウェハ１００は、半導体バルク１０と、半導体バルク上に設けられた第１の埋込み絶縁層２０と、第１の埋込み絶縁層上に設けられた第１の半導体層３０と、第１の半導体層上に設けられた第２の埋込み絶縁層４０と、第２の埋め込み絶縁層上に設けられた第２の半導体層５０とを備えている。半導体装置は、第１の半導体層のうち第１の領域に形成された第１のトランジスタと、第２の半導体層に形成された第２のトランジスタとを備えている。 （もっと読む）

【課題】バルク半導体を用いて簡単な構造で微細化と高性能化を可能としたトランジスタを持つＮＡＮＤゲート回路及びダイナミック回路を提供する。
【解決手段】ソース及びドレイン拡散層は、低抵抗領域とこれより低不純物濃度で浅い拡張領域とから構成される。ソース及びドレイン拡散層の間のチャネル領域には、第１導電型の第１の不純物ドープ層と、この第１の不純物ドープ層の下に形成された第２導電型の第２の不純物ドープ層と、この第２の不純物ドープ層の下に形成された第１導電型の第３の不純物ドープ層とが形成され、第１の不純物ドープ層は、その接合深さがソース及びドレイン拡散層の拡張領域のそれと同じかより浅く設定され、第２の不純物ドープ層は、第１及び第３の不純物ドープ層との間に生じるビルトインポテンシャルにより完全空乏化するように不純物濃度と厚さが設定される。 （もっと読む）

【課題】基板浮遊効果の低減を図ったＳＯＩ構造の半導体装置を得る。
【解決手段】ＳＯＩ層３の各トランジスタ形成領域は下層部にウェル領域が形成される部分酸化膜３１によって分離される。ＮＭＯＳトランジスタ間を分離する部分酸化膜３１の下層にｐ型のウェル領域１１が形成され、ＰＭＯＳトランジスタ間を分離する部分酸化膜３１の下層にｎ型のウェル領域１２が形成され、ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタ間を分離する部分酸化膜３１の下層にｐ型のウェル領域１１及びｎ型のウェル領域１２が隣接して形成される。ボディー領域は隣接するウェル領域１１に接している。層間絶縁膜４上に形成された配線層は、層間絶縁膜４中に設けられたボディーコンタクトを介してボディー領域と電気的に接続される。 （もっと読む）

【課題】 パワー及び性能が強化された構造体を提供するために、ＨＯＴ基板及び適応ウェル・バイアシングの両方が実装された、集積半導体デバイスを提供すること。
【解決手段】 本発明は、同じ結晶配向又は異なる結晶配向を有するＳＯＩ領域及びバルク−Ｓｉ領域を含む基板と、バルク−Ｓｉ領域からＳＯＩ領域を分離する分離領域と、ＳＯＩ領域に配置された少なくとも１つの第１デバイス及びバルク−Ｓｉ領域内に配置された少なくとも１つの第２デバイスとを含む、半導体構造体を提供する。ＳＯＩ領域は、絶縁層の上にシリコン層を有する。バルク−Ｓｉ領域はさらに、第２デバイスの下にあるウェル領域と、浮遊体効果を安定化させる、ウェル領域へのコンタクトとを含む。ウェル・コンタクトはまた、バルク−Ｓｉ領域内のＦＥＴの閾値電圧を制御して、ＳＯＩ領域のＦＥＴ及びバルク−Ｓｉ領域のＦＥＴの組み合わせから構築された回路のパワー及び性能を最適化するためにも用いられる。 （もっと読む）

【課題】上層の薄膜トランジスタ（ＴＦＴ）と下層のトランジスタの配線の接続を、歩留まり良く形成された多層構造の半導体集積回路を提供する。
【解決手段】第１及び第２のトランジスタ上に第１及び第２のＴＦＴを有し、第１のトランジスタのゲイト配線と第２のトランジスタのドレインは前記第１のＴＦＴのゲイト配線を介して電気的に接続され、第２のトランジスタのゲイト配線と第１のトランジスタのドレインは第２のＴＦＴのゲイト配線を介して電気的に接続され、第１のＴＦＴのドレインと第２のＴＦＴのゲイト配線は第１の配線を介して電気的に接続され、第２のＴＦＴのドレインと第１のＴＦＴのゲイト配線は第２の配線を介して電気的に接続される。 （もっと読む）

【課題】開発期間を短縮でき、製造コストを低減でき、しかも、回路特性を安定化させることができ、さらに、製造工程を簡略化でき、集積回路の損傷を防ぐことができる３次元半導体集積回路装置の製造方法および３次元半導体集積回路装置を提供する。
【解決手段】第１の半導体基板とこの第１の半導体基板に形成された第１の半導体集積回路とを有する第１の半導体集積回路基板１０上に、絶縁膜１５を介して非晶質シリコン層を形成する。非晶質シリコン層の複数の部分を選択的に再結晶化して、複数の再結晶化領域３４を含む多結晶シリコン層３１を形成する。複数の再結晶化領域３４と所定の位置関係を持つように、多結晶シリコン層３１に第２の半導体集積回路を形成して、多結晶シリコン層３１と第２の半導体集積回路とを有する第２の半導体集積回路基板３０を作製する。 （もっと読む）

【課題】膜厚測定を簡易化出来る半導体装置及びその製造方法を提供すること。
【解決手段】半導体基板10の第１領域に、設けられた第１の半導体層13と、半導体基板10の第２領域上に、絶縁膜11を介在して設けられた第２の半導体層12と、半導体基板10の第３領域上に、絶縁膜11及び第２の半導体層12を介在して設けられた第３の半導体層13とを備え、第３領域内の第３の半導体層13の上面の高さは第２領域内の第２の半導体層12の上面の高さよりも高いことを特徴としている。 （もっと読む）