【課題】動作モードに応じて速度、電力消費をコントロール可能とし、さらにリテンション特性を改善する。
【解決手段】半導体集積回路（１）は、シリコン基板（２）上に混載されたメモリ（４）と論理回路（５）を有する。メモリは、ＵＴＢ（３）上に形成されたＳＯＩ構造を有する部分空乏型のｎＭＯＳ（６）を含む。部分空乏型のｎＭＯＳは、ＵＴＢの下に、ゲート端子とは独立に電圧が印加可能にされたバックゲート領域（１４）を有する。論理回路は、ＵＴＢ上に形成されたＳＯＩ構造を有する完全空乏型のｎＭＯＳ（７）とｐＭＯＳ（８）を含む。完全空乏型のｎＭＯＳとｐＭＯＳは、ＵＴＢの下に、ゲート端子とは独立に電圧が印加可能にされたバックゲート領域（１４，２２）を有する。 （もっと読む）

【課題】部分分離領域によって素子分離された素子形成領域におけるボディ領域の電位を安定性の良く固定できるＳＯＩ構造の半導体装置を得る。
【解決手段】部分酸化膜３１によって素子分離された素子形成領域に、ソース領域５１、ドレイン領域６１及びＨゲート電極７１からなるＭＯＳトランジスタを形成する。Ｈゲート電極７１は左右（図中は上下）の“Ｉ”によって、ソース領域５１及びドレイン領域６１にゲート幅Ｗ方向に隣接して形成されるボディー領域１３とドレイン領域６１及びソース領域５１とを電気的に分離し、中央の“−”が本来のＭＯＳトランジスタのゲート電極として機能する。 （もっと読む）

【課題】 本発明は、歪みＳＯＩトランジスタのチャネルにシリコンゲルマニウム層が接することに起因する短チャネル特性の悪化を回避する。更には、歪みＳＯＩトランジスタのダブルゲート化や通常のシリコンないしはＳＯＩトランジスタとの同一ウェハ上への混載を実現する。
【解決手段】 本願発明は、例えば、歪み緩和シリコンゲルマニウム層上に歪みシリコン層を成長させ、しかるのちに部分的にシリコンゲルマニウム層を除去することによって、歪みシリコン層によってチャネル層を構成する。 （もっと読む）

【課題】印加されたサージによって破壊されることをより抑制することのできる半導体装置を提供する。
【解決手段】半導体装置１は、薄膜ＳＯＩ基板１０の薄膜ＳＯＩ層４０に、入力保護用のダイオード５を有する。そして、このダイオード５を構成する高濃度Ｐ型領域４１に電気的に接続された電極５０ａと、同じくダイオード５を構成する高濃度Ｎ型領域４２に電気的に接続された電極５０ｂとのいずれか一方を介して印加されたサージが、これら両電極５０ａ及び５０ｂのうちの他方の電極に向けて薄膜ＳＯＩ層４０の内部を流れることに起因して該薄膜ＳＯＩ層４０で発生する熱を、熱吸収部材６０の相変化を通じて吸収する。 （もっと読む）

【課題】 正孔移動度を向上させるためのデバイス、方法を提供する。
【解決手段】 第１のシリコン層の上の酸化物層と、酸化物層の上の第２のシリコン層とを含み、酸化物層が第１のシリコン層と第２のシリコン層との間にある半導体デバイスが提供される。第１のシリコン層２１０及び第２のシリコン層２３０は、同一の結晶配向を含む。デバイスは、第１のシリコン層の上の傾斜ゲルマニウム層２５０をさらに含み、傾斜ゲルマニウム層は、スペーサ２４０及び第１のシリコン層に接し、酸化物層２２０には接しない。傾斜ゲルマニウム層の下部は、傾斜ゲルマニウム層の上部より高濃度のゲルマニウムを含み、傾斜ゲルマニウム層の上面にはゲルマニウムが存在しない。 （もっと読む）

【課題】高耐圧トランジスタと、低耐圧トランジスタとを同一基板に備える半導体装置であって、特に高耐圧トランジスタ領域の面積の削減を図り、半導体装置の全体の小型化を実現することができる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、支持基板１０ａと、前記支持基板１０ａ上に形成された絶縁層１０ｂと、前記絶縁層１０ｂ上に形成された第１半導体層と、前記第１半導体層内に形成された第１高耐圧トランジスタ１００Ｐと、前記絶縁層１０ｂ上に形成された第２半導体層１０ｃと、前記第２半導体層内に形成された第２高耐圧トランジスタ１００Ｎと、前記第１半導体層と前記第２半導体層との間に設けられた第１素子分離領域１１０ａであって、第１素子分離領域１１０ａは、デュアルトレンチ構造を有するトレンチ絶縁層２０ａからなる。 （もっと読む）

【課題】本発明は、高速・低消費電力で、且つ高集積化できる構成を有する半導体装置を提供することを目的とする。
【解決手段】本発明は、シリコン基板上にＢＯＸ層９及びＳＯＩ層１０が積層されたＳＯＩ基板に形成される半導体装置である。そして、本発明は、ＳＯＩ層１０に形成されたボディ領域８にゲート電極３が巻きついたＦＩＮ型のトランジスタと、素子分離に部分分離と完全分離を併用して分離され、ＳＯＩ層１０に形成されたプレーナ型のトランジスタとを備える。 （もっと読む）

【課題】品質を損なうことなく半導体デバイスを基板に搭載でき、且つ、製造効率の良好な表示装置の製造方法を提供する。
【解決手段】表示装置１０の製造方法は、半導体デバイス２１を位置決め治具４０の所定位置に剥離性粘着材３２によって仮固定するステップと、半導体デバイス２１を仮固定した位置決め治具４０と半導体デバイス搭載用基板５０とを、半導体デバイス２１が半導体デバイス搭載用基板５０の所定位置に対向するように位置合わせするステップと、位置合わせした位置決め治具４０及び半導体デバイス搭載用基板５０のいずれか一方を他方によって押圧することにより、半導体デバイス２１を半導体デバイス搭載用基板５０の所定位置に接着するステップと、半導体デバイス搭載用基板５０の所定位置に接着した半導体デバイス２１を、位置決め治具４０から取り外すステップと、を備える。 （もっと読む）

【課題】従来の低消費電力のＳＯＩデバイスと、高耐圧のトランジスタとを同一のＳＯＩ基板上に形成した半導体装置およびその製造方法を提供する。
【解決手段】シリコン基板層と、シリコン基板層の上に形成された絶縁層と、絶縁層上に形成された半導体層と、を含むＳＯＩ基板を用意し、ＳＯＩ基板のシリコン基板層内に自身の動作活性領域を有する少なくとも１つの第１のトランジスタと、ＳＯＩ基板の半導体層内に自身の動作活性領域を有する少なくとも１つの第２のトランジスタを形成する。 （もっと読む）

【課題】信頼性が向上された薄膜トランジスタアレイ基板の製造方法を提供する。
【解決手段】基板１０１上全面にバッファー膜１１０を形成し、第１及び第２薄膜トランジスタの半導体層、及びストレージキャパシタ下部電極パターン形成し、第１イオンを注入し、第１及び第２薄膜トランジスタの半導体層をチャネルドーピングすると共にストレージキャパシタ下部電極１３４を形成し、ゲート絶縁膜１１２を全面形成し、第１及び第２薄膜トランジスタのゲート電極１１３、１２３、及びストレージキャパシタ上部電極１３３を形成し、第２イオンを注入し、第２薄膜トランジスタのソース領域１２４ａ及びドレイン領域１２４ｃを形成し、第３イオンを注入し、第１薄膜トランジスタのソース領域１１４ａ及びドレイン領域１１４ｃを形成し、第２薄膜トランジスタのゲート電極１２３をマスクとして第４イオンを注入し、第２薄膜トランジスタのＬＤＤ領域１２４ｄを形成する。 （もっと読む）

【課題】ＳＯＩ領域とバルク領域との間でのクロストークノイズを低減しつつ、結晶欠陥
の発生を防止できるようにした半導体装置及びその製造方法を提供する。
【解決手段】ＳＯＩ領域とバルク領域とを半導体基板１に有する半導体装置であって、Ｓ
ＯＩ領域に形成されたＬＶ−ＭＯＳＦＥＴ１００と、バルク領域に形成されたＨＶ−ＭＯ
ＳＦＥＴ２００との間が素子分離層３００によって隔てられており、素子分離層３００の
ＳＯＩ領域側はトレンチ構造を有し、素子分離層３００のバルク領域側がＬＯＣＯＳ構造
を有する。このような構成であれば、ＬＶ−ＭＯＳＦＥＴ１００とＨＶ−ＭＯＳＦＥＴ２
００との間の素子分離をトレンチ構造のみで行う場合と比べて、クロストークノイズを低
減しつつ、素子分離層３００のトレンチ構造を浅くすることができる。 （もっと読む）

【課題】特性のばらつきおよび分離リークを適切に防ぐことができる半導体装置およびその製造方法を提供する。
【解決手段】Ｉ／Ｏトランジスタは、コアトランジスタに比較して、高い電源電圧で駆動されるので、動作に伴い生じたキャリアがボディ領域に溜まることにより、特性のばらつきが生じやすい。従って、Ｉ／ＯトランジスタのＰＴＩ下ウェル領域における不純物濃度を高くすることにより、ＰＴＩ下ウェル抵抗を低減し特性のばらつきを防ぐ。一方、Ｉ／Ｏトランジスタは、コアトランジスタに比較して、分離リーク特性に対する要求が厳しいので、ＰＴＩ下ウェル領域における不純物濃度を低くすることにより、分離リークを防ぐ。 （もっと読む）

【課題】回路ブロック間でのノイズによる干渉を抑制しつつ、バルク構造とＳＯＩ構造とを同一基板上に混載できるようにする。
【解決手段】絶縁層１０３上に半導体層５が積層されてなるＳＯＩ領域と、下地が基板のみからなるバルク領域とを同一の半導体基板１０１に備え、バルク領域に形成されたバルクトランジスタ１０と、ＳＯＩ領域に形成されたＳＯＩトランジスタ２０との間の半導体基板１０１に電位固定用の不純物拡散層９１を備える。このような構成であれば、バルクトランジスタ１０と、ＳＯＩトランジスタ２０との間で生じる電気力線を不純物拡散層９１で遮断することができ、バルクトランジスタ１０とＳＯＩトランジスタ２０との間でのクロストークノイズを抑制することができる。 （もっと読む）

【課題】キンクの発生や、動作耐圧の低下を防止するとともに、動作特性にばらつきを生じないＳＯＩ基板上に形成される半導体装置を提供する。
【解決手段】ゲート電極５は、そのゲート幅方向の両端部が活性領域から平面視的に突出するように配設されている。そして、当該両端部の下部に対応するＳＯＩ基板ＳＢの表面内には部分トレンチ分離絶縁膜８が配設され、ゲート電極５のゲート幅方向両端部外方のＳＯＩ基板ＳＢの表面内には、それぞれ部分トレンチ分離絶縁膜８に隣接してボディコンタクト領域２１が配設されている。ボディコンタクト領域２１とボディ領域とは、部分トレンチ分離絶縁膜８下のＳＯＩ層（ウエル領域）を介して電気的に繋がる。また、ソース領域３１の表面内には、ゲート電極５のゲート幅方向のほぼ中央部近傍に、Ｐ型の不純物が比較的高濃度に導入されたソースタイ領域４が配設されている。 （もっと読む）

【課題】ＳＯＩ基板上に配設され、入出力回路部の電源電圧がコア回路部の電源電圧よりも高い半導体集積回路装置において、入出力回路部を構成するＭＯＳトランジスタの基板浮遊効果に起因する特性低下を防止した半導体集積回路装置を提供する。
【解決手段】トランジスタＰ１１のフィンガー長ａ１は、トランジスタＰ１のフィンガー長Ａ１よりも長く、トランジスタＮ１１のフィンガー長ｂ１は、トランジスタＮ１のフィンガー長Ｂ１よりも長い。トランジスタＮ１１のフィンガー長ｂ１は、トランジスタＰ１のフィンガー長Ａ１よりも短く、ａ１＞Ａ１＞ｂ１＞Ｂ１となっている。Ｉ／Ｏ部１０１とロジック回路部１０２との関係においては、同じ導電型のＭＯＳトランジスタでは、ロジック回路部１０２を構成するＭＯＳトランジスタのフィンガー長の方が、Ｉ／Ｏ部１０１を構成するＭＯＳトランジスタのフィンガー長よりも長くなるように設定されている。 （もっと読む）

【課題】コストの上昇や、信頼性の低下を招かずにＳＯＩ構造を形成することと同様の効果を有する半導体基板及び半導体装置を提供する。
【解決手段】半導体からなる半導体基板であって、内部に空洞を有し、かつ前記空洞の内部に前記半導体からなる柱が存在し、前記空洞上の半導体基板の厚さをｔ、前記柱から最も近い前記半導体からなる領域と前記柱との間の距離をｗ、前記半導体のヤング率をＥ（Ｎ／μｍ² ）、前記空洞上の前記半導体基板にかかる荷重をＰ（Ｎ／μｍ² ）とした場合に、ｗ≦ｔ（Ｅ／０．０５６８Ｐ）^１／４の条件を満たすことを特徴とする。 （もっと読む）

【課題】ＳＯＩ基板のトレンチ内の両端に形成された側面酸化膜に対して均等に電圧が加わる構成の集積回路装置を提供すること。
【解決手段】本発明の半導体集積回路装置は、素子形成領域下に第１の絶縁膜を有する基板と、前記第１の絶縁膜に達するように前記素子領域に形成されるシリコンのトレンチと、前記トレンチの側壁に形成される第２の絶縁膜と、前記トレンチに埋め込んだ多結晶シリコン上に形成される第３の絶縁膜とを具備し、第３の絶縁膜の膜厚を第１の絶縁膜の膜厚で除した値を特定の範囲にすることにより、トレンチ内の両端に形成された酸化絶縁膜に対して均等に電圧が加わる。 （もっと読む）

【課題】 標準的直交回路のためのハイブリッド配向構造のためのデバイス及び方法を提供する。
【解決手段】 本発明の実施形態の集積回路は、第１結晶配向を有する第１領域及び第２結晶配向を有する第２領域を含むハイブリッド配向基板（６００）を備える。第１領域の第１結晶配向は、第２領域の第２結晶配向に平行でも垂直でもない。集積回路は、第１領域上の第１型デバイス（６２０）及び第２領域上の第２型デバイス（６３０）をさらに備え、ここで第１型デバイス（６２０）は、第２型デバイス（６３０）に平行又は垂直であり、第１型デバイス（６２０）は、互いに直交する第１電流（６２１）及び第２電流（６２２）を含み、第１（６２１）及び第２（６２２）電流のキャリア移動度は互いに等しい。具体的には、第１型デバイスはｐ型電界効果トランジスタ（ＰＦＥＴ）を含み、第２型デバイスはｎ型電界効果トランジスタ（ＮＦＥＴ）を含む。 （もっと読む）

【課題】ＳＢＳＩ法によりＳＯＩトランジスタを形成する場合に、支持体の側面開口部と平行な向きからのイオン注入に対しては支持体によりＳＯＩトランジスタのチャネル領域がマスクされてしまうため斜めイオン注入を行っても不純物イオンはＳＯＩトランジスタのチャネル領域には到達しない。そのため、例えばチャネル幅を広くとれる構造として、ＳＯＩトランジスタのチャネルの方向と支持体とを平行に配置した場合、寄生トランジスタの影響を抑制することが困難となり、ＳＯＩトランジスタのリーク電流が大きくなってしまうという問題点があった。
【解決手段】ＳＯＩトランジスタのチャネル部周縁部を開口し、中央部へのイオン注入を防ぐための第１不純物添加阻止層を形成した後イオン注入法を用いてチャネル部周縁部に生じる寄生トランジスタの閾値を上昇させて寄生トランジスタ起因のリーク電流を抑制する。 （もっと読む）

【課題】ＳＯＩ構造とバルク構造とが混載された半導体基板上に形成された半導体装置を、チップサイズを増大させずに得る。
【解決手段】半導体基板１０を所定の深さまでエッチングして得られた第１の領域にエピタキシャル成長にて形成され、半導体基板１０の底面からの高さが半導体基板１０の表面の高さと実質的に同一である半導体層６０と、半導体基板１０と半導体層６０との間に埋め込まれた埋め込み絶縁層２４０と、半導体層６０内の各々の素子領域間、及び、半導体層６０と半導体基板１０との間、を水平面内で素子分離する素子分離体と、を有する半導体基板１０上に形成された半導体装置。 （もっと読む）