半導体装置及びその製造方法
【課題】本発明は、高速・低消費電力で、且つ高集積化できる構成を有する半導体装置を提供することを目的とする。
【解決手段】本発明は、シリコン基板上にBOX層9及びSOI層10が積層されたSOI基板に形成される半導体装置である。そして、本発明は、SOI層10に形成されたボディ領域8にゲート電極3が巻きついたFIN型のトランジスタと、素子分離に部分分離と完全分離を併用して分離され、SOI層10に形成されたプレーナ型のトランジスタとを備える。
【解決手段】本発明は、シリコン基板上にBOX層9及びSOI層10が積層されたSOI基板に形成される半導体装置である。そして、本発明は、SOI層10に形成されたボディ領域8にゲート電極3が巻きついたFIN型のトランジスタと、素子分離に部分分離と完全分離を併用して分離され、SOI層10に形成されたプレーナ型のトランジスタとを備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に係る発明であって、特に、SOI基板を用いる半導体装置及びその製造方法に関するものである。
【背景技術】
【0002】
近年、LSI(Large Scale Integration)の高集積化に伴い、素子やトランジスタの微細化が進んでいる。しかしながら、従来の微細加工技術では、素子やトランジスタの物理限界に直面している。そのため、従来のプレーナ型のトランジスタ以外に、新規なトランジスタ構造が開発されている。開発された新規のトランジスタ構造の中に、三次元構造のトランジスタであるFIN型のトランジスタがある。なお、FIN型のトランジスタについては、例えば特許文献1に記載されている。
【0003】
一方、SOI(Silicon on Insulator)デバイスでは、Si基板上に、絶縁物、単結晶Si(SOI層)を積層し、SOI層上にトランジスタを形成している。このSOIデバイスにおいて、素子分離に部分分離と完全分離を併用したハイブリッドトレンチ分離を有する場合、当該SOIデバイスは、高速・低消費電力動作が可能となる。さらに、SOIデバイスでは、基板電位固定構造により基板電位浮遊効果を抑制できるため、アナログ回路やディジタル回路などへ適用も可能である。
【0004】
【特許文献1】特開2005−019996号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
FIN型のトランジスタは、ゲート電極によるチャネル領域の制御性を高めることができ、効果的に短チャネル効果を抑制できるので高集積化に有効である。しかし、FIN型のトランジスタは、その構造から高耐圧の特性を実現し難く、アナログ回路やディジタル回路への適用は難しい。
【0006】
そこで、本発明は、高速・低消費電力で、且つ高集積化できる構成を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明に係る解決手段は、シリコン基板上に絶縁層及びシリコン層が積層されたSOI基板に形成される半導体装置であって、シリコン層に形成されたボディ領域に第1制御電極が巻きついたFIN型の第1能動素子と、素子分離に部分分離と完全分離を併用して分離され、シリコン層に形成されたプレーナ型の第2能動素子とを備える。
【発明の効果】
【0008】
本発明に記載の半導体装置は、SOI基板に形成される半導体装置であって、ボディ領域に第1制御電極が巻きついたFIN型の第1能動素子と、素子分離に部分分離と完全分離を併用して分離され、シリコン層に形成されたプレーナ型の第2能動素子とを備えるので、高速・低消費電力で、且つ高集積化の半導体装置を実現できる。
【発明を実施するための最良の形態】
【0009】
(実施の形態1)
図1に、本実施の形態に係る半導体装置の平面図を示す。図1に示す半導体装置は、プレーナ型SOIトランジスタとFIN型トランジスタとが混載された構造である。図1では、左側がFIN型トランジスタで、右側がプレーナ型SOIトランジスタである。なお、図1のFIN型トランジスタは、ソース電極1とドレイン電極2との間に延びるようにゲート電極3が形成され、当該ゲート電極3がSOI層に形成されたボディ領域(平面図では図示されていない)に巻きついた構造である。一方、プレーナ型SOIトランジスタは、ソース電極4とドレイン電極5との間にゲート電極6が形成され、ゲート電極6の先に部分分離膜7及びボディ領域8が形成されている。なお、プレーナ型SOIトランジスタは、SOI膜の素子分離に部分分離と完全分離を併用するハイブリッドトレンチ分離構造を採用している。
【0010】
図2に、図1で示したFIN型トランジスタ及びプレーナ型SOIトランジスタのAA面での断面図を示す。図2では、絶縁層であるBOX(Buried Oxide)層9上のSOI層10にFIN型トランジスタ及びプレーナ型SOIトランジスタが形成されている。そして、図2に示すFIN型トランジスタ及びプレーナ型SOIトランジスタは、完全分離膜であるSTI(shallow trench isolation)酸化膜11によりそれぞれ分離されている。また、FIN型トランジスタのボディ領域12の周辺は、STI酸化膜11が除去され、ゲート電極3がボディ領域12に巻きつくように形成されている。なお、ゲート電極3とボディ領域12との間にはゲート絶縁膜13が形成されている。
【0011】
図2では、ゲート電極3の上層がシリサイド化14されている。そして、シリサイド化14されたゲート電極3の上には、層間絶縁膜15、上層配線16が形成されており、上層配線16とゲート電極3とはビア17で電気的に接続されている。図2に示すFIN型トランジスタでは、ゲート電極3がボディ領域12に巻きついた構造であるため、実効的なチャネル幅が広くなり、電流駆動能力が向上する。図3に、ボディ領域12の周辺の拡大図を示す。図3に示すように、チャネル幅は、SOI層の膜厚(=ボディ領域12の膜厚)xの2倍にボディ領域12の幅yを加えた2x+yとなる。
【0012】
一方、図2に示すプレーナ型SOIトランジスタは、ソース電極4とドレイン電極5の間のゲート絶縁膜18上にゲート電極6が形成されている。なお、ソース電極4、ドレイン電極5及びゲート電極6のそれぞれの上層もシリサイド化14されている。さらに、ソース電極4、ドレイン電極5及びゲート電極6の上には、層間絶縁膜15、上層配線16が形成されており、上層配線16とドレイン電極5及びゲート電極6とはビア17で電気的に接続されている。
【0013】
図4(a)に、図1に示すFIN型トランジスタのBB面での断面図を示し、図4(b)に、図1に示すFIN型トランジスタのCC面での断面図を示す。図4(a)のBB断面は、FIN型トランジスタの中央部の断面を示しており、当該断面は、従来のプレーナ型のトランジスタと大差ない構造である。つまり、STI酸化膜11で分離されたSOI層10にソース電極1及びドレイン電極2が形成され、ソース電極1とドレイン電極2との間に、ゲート絶縁膜13を介してゲート電極3が形成されている。そして、図4(a)で示すように、ソース電極1及びドレイン電極2は層間絶縁膜15上に形成された上層配線16とビア17を介して電気的に接続されている。
【0014】
一方、図4(b)に示すCC面の断面では、ソース電極1とドレイン電極2との間のSOI層に一旦形成されたSTI酸化膜11が一部を残し除去され、その後にゲート電極3が形成された構造となっている。
【0015】
また、図1に示すプレーナ型SOIトランジスタのDD面の断面を図5に示す。図5では、STI酸化膜11で分離されたSOI層10にボディ領域8が形成され、当該ボディ領域8の一部に部分分離膜7が形成されている。また、図5では、部分分離膜7と一方のSTI酸化膜11との間にゲート電極6が形成され、当該ゲート電極6は層間絶縁膜15上に形成された上層配線16とビア17を介して電気的に接続されている。
【0016】
次に、図1に示すCC面及びDD面の断面に注目して、以下製造プロセスを説明する。まず、図6〜図11に、FIN型トランジスタとプレーナ型SOIトランジスタのプロセスフロー図を示す。図6に示す絶縁層であるBOX層9を有するSOI基板には、分離膜形成の際にマスクとなるパッド酸化膜20と窒化膜21とを順次SOI層10上に形成する。その後、レジスト22をマスクに窒化膜21、パッド酸化膜20及びSOI層10の一部をドライエッチングにより除去する。このとき、レジスト22のマスクを用いて窒化膜21、パッド酸化膜20及びSOI層10を一度にエッチングしても良いし、レジスト22のマスクを用いて窒化膜21をエッチングし、レジスト22の除去後に窒化膜21をマスクにしてパッド酸化膜20及びSOI層10をエッチングしても良い。
【0017】
次に、図7では、DD面の残っている窒化膜21の間にレジスト22を形成し、当該レジスト22をマスクにSOI層10をエッチングする。このエッチングにより、レジスト22がない領域は、SOI層10が全てエッチングされる。その後、図8に示すように、完全分離膜のSTI酸化膜11を形成する。このSTI酸化膜11には、高密度のCVD(Chemical Vapor Deposition)酸化膜、HDP(High Density Plasma)酸化膜や塗布して形成するSOD(Spin On Dielectric)酸化膜、あるいはこれらの混載構造の酸化膜を採用しても良い。
【0018】
図7及び図8に示すプロセスによって、完全分離のSTI酸化膜11と部分分離の部分分離膜7とを同時に形成することができる。図8の構成は、さらにCMP(Chemical Mechanical Polishing)プロセス等で表面を平坦化され、窒化膜21が除去される。
【0019】
次に、図9では、CC面のSTI酸化膜11の一部を除去するためにレジスト22を形成する。レジスト22をマスクにSTI酸化膜11をエッチングするために、HF(フッ化水素)を用いたウェット処理や、プラズマプロセスを用いたドライエッチング処理を行う。その後、図示しないが、しきい値電圧調整用の不純物を注入し、SOI層10上のパッド酸化膜20を除去する。さらに、SOI層10上にゲート絶縁膜13,18を形成し、ゲート電極3,6となるポリシリコンを堆積する。
【0020】
次に、図10では、堆積したポリシリコン23からゲート電極3,6を形成するために、所定のパターンのレジスト22を形成する。このレジスト22をマスクに、ポリシリコン23をエッチングして不要な部分を除去し、図11に示すようなゲート電極3,6を形成する。
【0021】
以後のプロセスは、通常のCMOSプロセスでトランジスタを形成するのと同じであり、例えば、特開2000−243973に記載された、ゲート電極の形成後のプロセスと同一である。
【0022】
以上のように、本実施の形態では、BOX層9に至る完全分離のSTI酸化膜11と、BOX層9に至らない部分分離膜7とを、SOI層10の所定の位置に形成する素子分離形成工程と、FIN型トランジスタを形成する所定の位置のSTI酸化膜11を除去する除去工程と、除去工程でSTI酸化膜11を除去した位置にゲート電極3を形成すると同時に、プレーナ型SOIトランジスタのゲート電極6を形成する制御電極形成工程とを備えるので、高速・低消費電力で、且つ高集積化可能なFIN型トランジスタとプレーナ型SOIトランジスタとを混載した半導体装置を製造することができる。
【0023】
(実施の形態2)
本実施の形態では、分離膜であるSTI酸化膜を堆積する前に窒化処理するプロセスを説明する。図12,図13に、本実施の形態に係る窒化処理のプロセスを説明するための図を示す。図12は、実施の形態1で説明した図7に対してSOI層10をエッチングした後の図であり、図8のSTI酸化膜11を形成する前の図である。そして、図12では、基板を窒素雰囲気中に900℃〜1200℃の温度で数秒〜数分間加熱することで窒化処理を行っている。
【0024】
この窒化処理により、BOX層9の表面やSOI層10の側面が窒化された領域25となる。この窒化された領域25は、STI酸化膜11を一部除去する際に、エッチングストッパとして機能し、BOX層9が過剰にエッチングされることが防止できる。
【0025】
また、図12に示した窒化処理以外に、図13に示す窒化処理がある。図13に示す窒化処理は、BOX層9の表面領域のみに高濃度の窒素等を注入する処理である。この窒化処理であっても、BOX層9の表面に形成された高濃度窒素により窒化された領域25がエッチングストッパとなる。さらに、図13に示す窒化処理で窒化された領域25を形成すると、FIN型トランジスタのチャネルとなる領域に窒素が注入されないので、トランジスタの信頼性が向上する。また、図13に示す窒化処理では、注入元素を窒素以外に炭素を用いても良い。
【0026】
(実施の形態3)
本実施の形態では、部分分離膜に個別のライナー酸化膜を形成する方法を示す。図14〜図19に本実施の形態に係るプロセスフロー図を示す。図14では、BOX層9上のSOI層10にパッド酸化膜20、ポリシリコン26及び窒化膜27を堆積し、窒化膜27をエッチングして分離膜を形成するためのマスクを形成する。その後、部分分離膜を形成する領域のみ開口するレジスト28をポリシリコン26及び窒化膜27上に形成し、当該レジスト28をマスクに、SOI層10の一部をエッチングする。
【0027】
次に、図15に示すように、露出したポリシリコン26及びSOI層10の表面を酸化させる。この酸化により、ポリシリコン26及び部分分離膜を形成する領域のSOI層10の表面にライナー酸化膜29が形成できる。
【0028】
その後、図16に示すように、酸化膜を埋め込み部分分離膜7を形成する。図16では、部分分離膜7を形成後に、部分分離膜7上にレジスト30を残し、ポリシリコン26の表面に形成されたライナー酸化膜29をウェットエッチングなどで除去する。
【0029】
次に、図16において、窒化膜27とレジスト30が形成された以外のポリシリコン26、パッド酸化膜20及びSOI層10をドライエッチングで除去する。このドライエッチングにより、窒化膜27とレジスト30が形成された以外の領域では、BOX層9が露出することになる。さらに、図17に示すように、BOX層9が露出した部分に分離酸化膜となる酸化膜を埋め込みSTI酸化膜11を形成する。
【0030】
次に、図18に示すように、CMP処理を行い、ポリシリコン26、窒化膜27、STI酸化膜11の一部、及び部分分離膜7の一部を除去する。その後、しきい値電圧調整用の不純物を注入して、SOI層10上のパッド酸化膜20を除去し、ゲート電極3,6及びゲート絶縁膜18を形成することで図19の構成となる。
【0031】
以上のように、本実施の形態では、実施の形態1と異なり、部分分離膜7を形成後に、完全分離膜であるSTI酸化膜11を形成するので、ライナー酸化膜29形成することができる。また、本実施の形態では、ライナー酸化膜29を設けることで、ゲート電極6近傍のSOI層10形状から角となる部分を減らし、電界の集中を低減できる。
【0032】
(実施の形態4)
本実施の形態では、FIN型トランジスタのゲート電極近傍において、STI酸化膜を選択的に除去した段差周辺にゲートスペーサを形成するプロセスを示す。図20(a)に、STI形成後のFIN型トランジスタのソース電極1及びドレイン電極2周辺の平面図を示す。また、図20(b)には、図20(a)のEE面の断面図を示す。図20(b)では、BOX層9上に、SOI層10の両側にSTI酸化膜11が形成されている。
【0033】
次に、図21(a)に示すように、FIN型トランジスタのチャネルとなる領域31以外に、レジスト32を形成する。図21(b)に、図21(a)のEE面の断面図を示す。このレジスト32をマスクにSTI酸化膜11をエッチングすることで、チャネルとなる領域31のBOX層9が露出する。つまり、FIN型トランジスタのボディ領域となる周辺のSTI酸化膜11が除去され、段差形状が形成される。
【0034】
その後、図22(a)に示すように、チャネルとなる領域31を含む部分にゲート電極3を形成する。図22(b)に、図22(a)のEE面の断面図を示す。但し、図22(b)は、ゲート電極3パターニングする前の断面図であり、ゲート電極3の材料であるポリシリコン23が全面に堆積し、その上にマスクとなるレジスト33が形成されている。なお、図22(b)では、ボディ領域8上にゲート絶縁膜13が形成されている。
【0035】
本実施の形態では、図23(a)に示すように、ゲート電極3を形成すると同時に、チャネルとなる領域31内のSTI酸化膜11周辺と、ボディ領域周辺にゲートスペーサ34が形成される。図23(a)のEE面の断面図である図23(b)では、ボディ領域8に巻きつくようにゲート電極3が形成されている様子が示されている。なお、ボディ領域8とゲート電極3との間には、ゲート絶縁膜13が形成されている。さらに、図23(a)のFF面の断面図である図23(c)では、チャネルとなる領域31内のSTI酸化膜11周辺と、ボディ領域8周辺にポリシリコンからなるゲートスペーサ34が形成されている様子が示されている。
【0036】
FIN型トランジスタのボディ領域となる周辺のSTI酸化膜11を除去し、段差形状にゲートスペーサ34を設けることで、FIN型トランジスタの寄生抵抗を低減することが可能となり、高性能のトランジスタを形成することができる。図23(b)のボディ領域8周辺の拡大図である図24(a)では、ゲート電極3がボディ領域8の側面及び上面を取り囲んでいるため、当該部分にチャネルが形成される。一方、図23(c)のボディ領域8周辺の拡大図である図24(b)では、ゲートスペーサ34がボディ領域8の側面に設けられているので、当該部分にチャネルが形成される。
【0037】
つまり、本実施の形態では、ゲート電極3及びゲートスペーサ34と接するボディ領域8にチャネルが形成されるFIN型トランジスタを形成することができる。なお、微細化が進み、ボディ領域8の細線化が進めば、トランジスタ特性はボディ領域8の側面に形成されるチャネルで決まることになる。そのため、図24(b)に示すゲートスペーサ34による寄生抵抗低減は、トランジスタ特性の改善に有効である。
【0038】
また、ソース電極1及びドレイン電極2への不純物注入は、SOI層10表面の濃度が高く、深くなるにつれて低くなる不純物プロファイルを持つ。当該不純物プロファイルは、ボディ領域8においても同様の傾向を持つ。そして、図24(b)に示すゲートスペーサ34をボディ領域8に形成することで、BOX層9の界面近傍のボディ領域8にゲート電圧が印加されるとチャネルが形成され、ボディ領域8の寄生抵抗が低減できる。
【0039】
(実施の形態5)
図25(a)(b)に、本実施の形態に係るSRAMメモリセルの平面図を示す。図25(a)では、SRAMメモリセルを構成するアクセストランジスタ41、ドライバトランジスタ42、及びロードトランジスタ43の各々が実施の形態4等で述べたFIN型トランジスタで形成されている。なお、図示していないが、SRAMメモリを構成する図25(a)以外のトランジスタには、ハイブリッドトレンチ分離構造を採用しているプレーナ型SOIトランジスタが用いられている。
【0040】
そして、本実施の形態では、FIN型トランジスタに図23(a)で示したゲートスペーサ34を形成し、寄生抵抗を低減する構造を適用する場合、図25(a)に示すようなSTI酸化膜を除去するチャネルとなる領域31を、個々のトランジスタ毎に設ける。つまり、図25(a)では、アクセストランジスタ41、ドライバトランジスタ42、及びロードトランジスタ43をそれぞれ2個有するので、計6個の独立したSTI酸化膜を除去する範囲(チャネルとなる領域31)を設けることになる。
【0041】
以上のように、本実施の形態では、除去されるSTI酸化膜の範囲(チャネルとなる領域31)が、FIN型トランジスタ毎に独立しているので、ゲートスペーサのショートを回避することができる。なお、本実施の形態では、図25(a)に示したようにFIN型トランジスタ毎に独立して、除去されるSTI酸化膜の範囲(チャネルとなる領域31)を設けたが、本発明はこれに限られず、図25(b)に示すように、同一ゲートとなっているドライバトランジスタ42とロードトランジスタ43とに共通の除去されるSTI酸化膜の範囲(チャネルとなる領域31)を開口する構成でも良い。
【0042】
(実施の形態6)
本実施の形態では、ゲートポリシリコンをシリサイド化するFUSI(Fully Silicided Poly Gates)プロセスを実施の形態4に係る半導体装置の製造方法に適用した例を示す。図26〜図28に、本実施の形態に係る半導体装置の製造方法のフロー図を示す。まず、実施の形態4の図19に示した構成では、ポリシリコンを単層でパターニングしてゲート電極3,6を形成していたが、図26に示す構成では、ポリシリコン上に窒化膜51を積層してドライエッチングでパターニングしてゲート電極3,6形成している。
【0043】
図26に示す構成では、さらにゲート電極3,6に対して酸化膜や窒化膜でスペーサ52を形成している。その後、本実施の形態では、ゲート電極3,6の窒化膜51を除去する。なお、ゲート電極3,6にスペーサ52を設けることで、ゲート電極3,6の周辺に絶縁膜のマスクができる。その後、ソース電極1,3及びドレイン電極2,4を構成するSOI層10に不純物注入を行う。さらに、図27に示すように、ソース電極1,3及びドレイン電極2,4を構成するSOI層10、並びにゲート電極3,6のシリコン層をシリサイド化53する。シリサイド材料には、例えばNiなどを用いる。
【0044】
以上のように、本実施の形態ではゲート電極3,6をシリサイド化53することにより、ゲート材料の仕事関数差を調整できるので、FIN型トランジスタのしきい値電圧の調整が容易となる。また、ゲート電極3,6に用いたポリシリコン上のマスク材料は、上述した窒化膜51以外に、SiGeを用いても良い。
【0045】
なお、図27に示すゲート電極3,6は、ポリシリコンの膜厚をSOI層10の膜厚より薄くし、ポリシリコンの全てがシリサイド化53されている。一方、図27に示すSOI層10は、全てシリサイド化53されず、BOX層9の界面近傍にシリコン層が残っている。そのため、SOI層10の側壁のうちシリサイド化53されずに残ったシリコン層に、実施の形態4で述べたゲートスペーサを形成することで、本実施の形態でにおいても寄生抵抗を低減できる。
【0046】
また、図28では、ゲート電極3,6等のシリサイド化53後に層間絶縁膜15及び上層配線16を形成し、ゲート電極3と上層配線16とをビア17を介して電気的に接続している。なお、図28では、上層配線16及びビア17を説明するために、本来図1のCC面上にない上層配線16及びビア17をCC面の断面に概念的に図示した。
【図面の簡単な説明】
【0047】
【図1】本発明の実施の形態1に係る半導体装置の平面図である。
【図2】本発明の実施の形態1に係る半導体装置の断面図である。
【図3】本発明の実施の形態1に係る半導体装置のボディ領域の断面図である。
【図4】本発明の実施の形態1に係る半導体装置の断面図である。
【図5】本発明の実施の形態1に係る半導体装置の断面図である。
【図6】本発明の実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図7】本発明の実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図8】本発明の実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図9】本発明の実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図10】本発明の実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図11】本発明の実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図12】本発明の実施の形態2に係る半導体装置の製造方法を説明するための断面図である。
【図13】本発明の実施の形態2に係る半導体装置の製造方法を説明するための断面図である。
【図14】本発明の実施の形態3に係る半導体装置の製造方法を説明するための断面図である。
【図15】本発明の実施の形態3に係る半導体装置の製造方法を説明するための断面図である。
【図16】本発明の実施の形態3に係る半導体装置の製造方法を説明するための断面図である。
【図17】本発明の実施の形態3に係る半導体装置の製造方法を説明するための断面図である。
【図18】本発明の実施の形態3に係る半導体装置の製造方法を説明するための断面図である。
【図19】本発明の実施の形態3に係る半導体装置の製造方法を説明するための断面図である。
【図20】本発明の実施の形態4に係る半導体装置の製造方法を説明するための平面図及び断面図である。
【図21】本発明の実施の形態4に係る半導体装置の製造方法を説明するための平面図及び断面図である。
【図22】本発明の実施の形態4に係る半導体装置の製造方法を説明するための平面図及び断面図である。
【図23】本発明の実施の形態4に係る半導体装置の製造方法を説明するための平面図及び断面図である。
【図24】本発明の実施の形態4に係る半導体装置のボディ領域の断面図である。
【図25】本発明の実施の形態5に係る半導体装置の平面図である。
【図26】本発明の実施の形態6に係る半導体装置の製造方法を説明するための断面図である。
【図27】本発明の実施の形態6に係る半導体装置の製造方法を説明するための断面図である。
【図28】本発明の実施の形態6に係る半導体装置の製造方法を説明するための断面図である。
【符号の説明】
【0048】
1,3 ソース電極、2,4 ドレイン電極、3,6 ゲート電極、7 部分分離膜、8,12 ボディ領域、9 BOX層、10 SOI層、11 STI酸化膜、13,18 ゲート絶縁膜、14,53 シリサイド化、15 層間絶縁膜、16 上層配線、17 ビア、20 パッド酸化膜、21,27,51 窒化膜、22,28,30,32,33 レジスト、23,26 ポリシリコン、25 窒化された領域、29 ライナー酸化膜、31 チャネルとなる領域、34 ゲートスペーサ、41 アクセストランジスタ、42 ドライバトランジスタ、43 ロードトランジスタ、52 スペーサ。
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に係る発明であって、特に、SOI基板を用いる半導体装置及びその製造方法に関するものである。
【背景技術】
【0002】
近年、LSI(Large Scale Integration)の高集積化に伴い、素子やトランジスタの微細化が進んでいる。しかしながら、従来の微細加工技術では、素子やトランジスタの物理限界に直面している。そのため、従来のプレーナ型のトランジスタ以外に、新規なトランジスタ構造が開発されている。開発された新規のトランジスタ構造の中に、三次元構造のトランジスタであるFIN型のトランジスタがある。なお、FIN型のトランジスタについては、例えば特許文献1に記載されている。
【0003】
一方、SOI(Silicon on Insulator)デバイスでは、Si基板上に、絶縁物、単結晶Si(SOI層)を積層し、SOI層上にトランジスタを形成している。このSOIデバイスにおいて、素子分離に部分分離と完全分離を併用したハイブリッドトレンチ分離を有する場合、当該SOIデバイスは、高速・低消費電力動作が可能となる。さらに、SOIデバイスでは、基板電位固定構造により基板電位浮遊効果を抑制できるため、アナログ回路やディジタル回路などへ適用も可能である。
【0004】
【特許文献1】特開2005−019996号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
FIN型のトランジスタは、ゲート電極によるチャネル領域の制御性を高めることができ、効果的に短チャネル効果を抑制できるので高集積化に有効である。しかし、FIN型のトランジスタは、その構造から高耐圧の特性を実現し難く、アナログ回路やディジタル回路への適用は難しい。
【0006】
そこで、本発明は、高速・低消費電力で、且つ高集積化できる構成を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明に係る解決手段は、シリコン基板上に絶縁層及びシリコン層が積層されたSOI基板に形成される半導体装置であって、シリコン層に形成されたボディ領域に第1制御電極が巻きついたFIN型の第1能動素子と、素子分離に部分分離と完全分離を併用して分離され、シリコン層に形成されたプレーナ型の第2能動素子とを備える。
【発明の効果】
【0008】
本発明に記載の半導体装置は、SOI基板に形成される半導体装置であって、ボディ領域に第1制御電極が巻きついたFIN型の第1能動素子と、素子分離に部分分離と完全分離を併用して分離され、シリコン層に形成されたプレーナ型の第2能動素子とを備えるので、高速・低消費電力で、且つ高集積化の半導体装置を実現できる。
【発明を実施するための最良の形態】
【0009】
(実施の形態1)
図1に、本実施の形態に係る半導体装置の平面図を示す。図1に示す半導体装置は、プレーナ型SOIトランジスタとFIN型トランジスタとが混載された構造である。図1では、左側がFIN型トランジスタで、右側がプレーナ型SOIトランジスタである。なお、図1のFIN型トランジスタは、ソース電極1とドレイン電極2との間に延びるようにゲート電極3が形成され、当該ゲート電極3がSOI層に形成されたボディ領域(平面図では図示されていない)に巻きついた構造である。一方、プレーナ型SOIトランジスタは、ソース電極4とドレイン電極5との間にゲート電極6が形成され、ゲート電極6の先に部分分離膜7及びボディ領域8が形成されている。なお、プレーナ型SOIトランジスタは、SOI膜の素子分離に部分分離と完全分離を併用するハイブリッドトレンチ分離構造を採用している。
【0010】
図2に、図1で示したFIN型トランジスタ及びプレーナ型SOIトランジスタのAA面での断面図を示す。図2では、絶縁層であるBOX(Buried Oxide)層9上のSOI層10にFIN型トランジスタ及びプレーナ型SOIトランジスタが形成されている。そして、図2に示すFIN型トランジスタ及びプレーナ型SOIトランジスタは、完全分離膜であるSTI(shallow trench isolation)酸化膜11によりそれぞれ分離されている。また、FIN型トランジスタのボディ領域12の周辺は、STI酸化膜11が除去され、ゲート電極3がボディ領域12に巻きつくように形成されている。なお、ゲート電極3とボディ領域12との間にはゲート絶縁膜13が形成されている。
【0011】
図2では、ゲート電極3の上層がシリサイド化14されている。そして、シリサイド化14されたゲート電極3の上には、層間絶縁膜15、上層配線16が形成されており、上層配線16とゲート電極3とはビア17で電気的に接続されている。図2に示すFIN型トランジスタでは、ゲート電極3がボディ領域12に巻きついた構造であるため、実効的なチャネル幅が広くなり、電流駆動能力が向上する。図3に、ボディ領域12の周辺の拡大図を示す。図3に示すように、チャネル幅は、SOI層の膜厚(=ボディ領域12の膜厚)xの2倍にボディ領域12の幅yを加えた2x+yとなる。
【0012】
一方、図2に示すプレーナ型SOIトランジスタは、ソース電極4とドレイン電極5の間のゲート絶縁膜18上にゲート電極6が形成されている。なお、ソース電極4、ドレイン電極5及びゲート電極6のそれぞれの上層もシリサイド化14されている。さらに、ソース電極4、ドレイン電極5及びゲート電極6の上には、層間絶縁膜15、上層配線16が形成されており、上層配線16とドレイン電極5及びゲート電極6とはビア17で電気的に接続されている。
【0013】
図4(a)に、図1に示すFIN型トランジスタのBB面での断面図を示し、図4(b)に、図1に示すFIN型トランジスタのCC面での断面図を示す。図4(a)のBB断面は、FIN型トランジスタの中央部の断面を示しており、当該断面は、従来のプレーナ型のトランジスタと大差ない構造である。つまり、STI酸化膜11で分離されたSOI層10にソース電極1及びドレイン電極2が形成され、ソース電極1とドレイン電極2との間に、ゲート絶縁膜13を介してゲート電極3が形成されている。そして、図4(a)で示すように、ソース電極1及びドレイン電極2は層間絶縁膜15上に形成された上層配線16とビア17を介して電気的に接続されている。
【0014】
一方、図4(b)に示すCC面の断面では、ソース電極1とドレイン電極2との間のSOI層に一旦形成されたSTI酸化膜11が一部を残し除去され、その後にゲート電極3が形成された構造となっている。
【0015】
また、図1に示すプレーナ型SOIトランジスタのDD面の断面を図5に示す。図5では、STI酸化膜11で分離されたSOI層10にボディ領域8が形成され、当該ボディ領域8の一部に部分分離膜7が形成されている。また、図5では、部分分離膜7と一方のSTI酸化膜11との間にゲート電極6が形成され、当該ゲート電極6は層間絶縁膜15上に形成された上層配線16とビア17を介して電気的に接続されている。
【0016】
次に、図1に示すCC面及びDD面の断面に注目して、以下製造プロセスを説明する。まず、図6〜図11に、FIN型トランジスタとプレーナ型SOIトランジスタのプロセスフロー図を示す。図6に示す絶縁層であるBOX層9を有するSOI基板には、分離膜形成の際にマスクとなるパッド酸化膜20と窒化膜21とを順次SOI層10上に形成する。その後、レジスト22をマスクに窒化膜21、パッド酸化膜20及びSOI層10の一部をドライエッチングにより除去する。このとき、レジスト22のマスクを用いて窒化膜21、パッド酸化膜20及びSOI層10を一度にエッチングしても良いし、レジスト22のマスクを用いて窒化膜21をエッチングし、レジスト22の除去後に窒化膜21をマスクにしてパッド酸化膜20及びSOI層10をエッチングしても良い。
【0017】
次に、図7では、DD面の残っている窒化膜21の間にレジスト22を形成し、当該レジスト22をマスクにSOI層10をエッチングする。このエッチングにより、レジスト22がない領域は、SOI層10が全てエッチングされる。その後、図8に示すように、完全分離膜のSTI酸化膜11を形成する。このSTI酸化膜11には、高密度のCVD(Chemical Vapor Deposition)酸化膜、HDP(High Density Plasma)酸化膜や塗布して形成するSOD(Spin On Dielectric)酸化膜、あるいはこれらの混載構造の酸化膜を採用しても良い。
【0018】
図7及び図8に示すプロセスによって、完全分離のSTI酸化膜11と部分分離の部分分離膜7とを同時に形成することができる。図8の構成は、さらにCMP(Chemical Mechanical Polishing)プロセス等で表面を平坦化され、窒化膜21が除去される。
【0019】
次に、図9では、CC面のSTI酸化膜11の一部を除去するためにレジスト22を形成する。レジスト22をマスクにSTI酸化膜11をエッチングするために、HF(フッ化水素)を用いたウェット処理や、プラズマプロセスを用いたドライエッチング処理を行う。その後、図示しないが、しきい値電圧調整用の不純物を注入し、SOI層10上のパッド酸化膜20を除去する。さらに、SOI層10上にゲート絶縁膜13,18を形成し、ゲート電極3,6となるポリシリコンを堆積する。
【0020】
次に、図10では、堆積したポリシリコン23からゲート電極3,6を形成するために、所定のパターンのレジスト22を形成する。このレジスト22をマスクに、ポリシリコン23をエッチングして不要な部分を除去し、図11に示すようなゲート電極3,6を形成する。
【0021】
以後のプロセスは、通常のCMOSプロセスでトランジスタを形成するのと同じであり、例えば、特開2000−243973に記載された、ゲート電極の形成後のプロセスと同一である。
【0022】
以上のように、本実施の形態では、BOX層9に至る完全分離のSTI酸化膜11と、BOX層9に至らない部分分離膜7とを、SOI層10の所定の位置に形成する素子分離形成工程と、FIN型トランジスタを形成する所定の位置のSTI酸化膜11を除去する除去工程と、除去工程でSTI酸化膜11を除去した位置にゲート電極3を形成すると同時に、プレーナ型SOIトランジスタのゲート電極6を形成する制御電極形成工程とを備えるので、高速・低消費電力で、且つ高集積化可能なFIN型トランジスタとプレーナ型SOIトランジスタとを混載した半導体装置を製造することができる。
【0023】
(実施の形態2)
本実施の形態では、分離膜であるSTI酸化膜を堆積する前に窒化処理するプロセスを説明する。図12,図13に、本実施の形態に係る窒化処理のプロセスを説明するための図を示す。図12は、実施の形態1で説明した図7に対してSOI層10をエッチングした後の図であり、図8のSTI酸化膜11を形成する前の図である。そして、図12では、基板を窒素雰囲気中に900℃〜1200℃の温度で数秒〜数分間加熱することで窒化処理を行っている。
【0024】
この窒化処理により、BOX層9の表面やSOI層10の側面が窒化された領域25となる。この窒化された領域25は、STI酸化膜11を一部除去する際に、エッチングストッパとして機能し、BOX層9が過剰にエッチングされることが防止できる。
【0025】
また、図12に示した窒化処理以外に、図13に示す窒化処理がある。図13に示す窒化処理は、BOX層9の表面領域のみに高濃度の窒素等を注入する処理である。この窒化処理であっても、BOX層9の表面に形成された高濃度窒素により窒化された領域25がエッチングストッパとなる。さらに、図13に示す窒化処理で窒化された領域25を形成すると、FIN型トランジスタのチャネルとなる領域に窒素が注入されないので、トランジスタの信頼性が向上する。また、図13に示す窒化処理では、注入元素を窒素以外に炭素を用いても良い。
【0026】
(実施の形態3)
本実施の形態では、部分分離膜に個別のライナー酸化膜を形成する方法を示す。図14〜図19に本実施の形態に係るプロセスフロー図を示す。図14では、BOX層9上のSOI層10にパッド酸化膜20、ポリシリコン26及び窒化膜27を堆積し、窒化膜27をエッチングして分離膜を形成するためのマスクを形成する。その後、部分分離膜を形成する領域のみ開口するレジスト28をポリシリコン26及び窒化膜27上に形成し、当該レジスト28をマスクに、SOI層10の一部をエッチングする。
【0027】
次に、図15に示すように、露出したポリシリコン26及びSOI層10の表面を酸化させる。この酸化により、ポリシリコン26及び部分分離膜を形成する領域のSOI層10の表面にライナー酸化膜29が形成できる。
【0028】
その後、図16に示すように、酸化膜を埋め込み部分分離膜7を形成する。図16では、部分分離膜7を形成後に、部分分離膜7上にレジスト30を残し、ポリシリコン26の表面に形成されたライナー酸化膜29をウェットエッチングなどで除去する。
【0029】
次に、図16において、窒化膜27とレジスト30が形成された以外のポリシリコン26、パッド酸化膜20及びSOI層10をドライエッチングで除去する。このドライエッチングにより、窒化膜27とレジスト30が形成された以外の領域では、BOX層9が露出することになる。さらに、図17に示すように、BOX層9が露出した部分に分離酸化膜となる酸化膜を埋め込みSTI酸化膜11を形成する。
【0030】
次に、図18に示すように、CMP処理を行い、ポリシリコン26、窒化膜27、STI酸化膜11の一部、及び部分分離膜7の一部を除去する。その後、しきい値電圧調整用の不純物を注入して、SOI層10上のパッド酸化膜20を除去し、ゲート電極3,6及びゲート絶縁膜18を形成することで図19の構成となる。
【0031】
以上のように、本実施の形態では、実施の形態1と異なり、部分分離膜7を形成後に、完全分離膜であるSTI酸化膜11を形成するので、ライナー酸化膜29形成することができる。また、本実施の形態では、ライナー酸化膜29を設けることで、ゲート電極6近傍のSOI層10形状から角となる部分を減らし、電界の集中を低減できる。
【0032】
(実施の形態4)
本実施の形態では、FIN型トランジスタのゲート電極近傍において、STI酸化膜を選択的に除去した段差周辺にゲートスペーサを形成するプロセスを示す。図20(a)に、STI形成後のFIN型トランジスタのソース電極1及びドレイン電極2周辺の平面図を示す。また、図20(b)には、図20(a)のEE面の断面図を示す。図20(b)では、BOX層9上に、SOI層10の両側にSTI酸化膜11が形成されている。
【0033】
次に、図21(a)に示すように、FIN型トランジスタのチャネルとなる領域31以外に、レジスト32を形成する。図21(b)に、図21(a)のEE面の断面図を示す。このレジスト32をマスクにSTI酸化膜11をエッチングすることで、チャネルとなる領域31のBOX層9が露出する。つまり、FIN型トランジスタのボディ領域となる周辺のSTI酸化膜11が除去され、段差形状が形成される。
【0034】
その後、図22(a)に示すように、チャネルとなる領域31を含む部分にゲート電極3を形成する。図22(b)に、図22(a)のEE面の断面図を示す。但し、図22(b)は、ゲート電極3パターニングする前の断面図であり、ゲート電極3の材料であるポリシリコン23が全面に堆積し、その上にマスクとなるレジスト33が形成されている。なお、図22(b)では、ボディ領域8上にゲート絶縁膜13が形成されている。
【0035】
本実施の形態では、図23(a)に示すように、ゲート電極3を形成すると同時に、チャネルとなる領域31内のSTI酸化膜11周辺と、ボディ領域周辺にゲートスペーサ34が形成される。図23(a)のEE面の断面図である図23(b)では、ボディ領域8に巻きつくようにゲート電極3が形成されている様子が示されている。なお、ボディ領域8とゲート電極3との間には、ゲート絶縁膜13が形成されている。さらに、図23(a)のFF面の断面図である図23(c)では、チャネルとなる領域31内のSTI酸化膜11周辺と、ボディ領域8周辺にポリシリコンからなるゲートスペーサ34が形成されている様子が示されている。
【0036】
FIN型トランジスタのボディ領域となる周辺のSTI酸化膜11を除去し、段差形状にゲートスペーサ34を設けることで、FIN型トランジスタの寄生抵抗を低減することが可能となり、高性能のトランジスタを形成することができる。図23(b)のボディ領域8周辺の拡大図である図24(a)では、ゲート電極3がボディ領域8の側面及び上面を取り囲んでいるため、当該部分にチャネルが形成される。一方、図23(c)のボディ領域8周辺の拡大図である図24(b)では、ゲートスペーサ34がボディ領域8の側面に設けられているので、当該部分にチャネルが形成される。
【0037】
つまり、本実施の形態では、ゲート電極3及びゲートスペーサ34と接するボディ領域8にチャネルが形成されるFIN型トランジスタを形成することができる。なお、微細化が進み、ボディ領域8の細線化が進めば、トランジスタ特性はボディ領域8の側面に形成されるチャネルで決まることになる。そのため、図24(b)に示すゲートスペーサ34による寄生抵抗低減は、トランジスタ特性の改善に有効である。
【0038】
また、ソース電極1及びドレイン電極2への不純物注入は、SOI層10表面の濃度が高く、深くなるにつれて低くなる不純物プロファイルを持つ。当該不純物プロファイルは、ボディ領域8においても同様の傾向を持つ。そして、図24(b)に示すゲートスペーサ34をボディ領域8に形成することで、BOX層9の界面近傍のボディ領域8にゲート電圧が印加されるとチャネルが形成され、ボディ領域8の寄生抵抗が低減できる。
【0039】
(実施の形態5)
図25(a)(b)に、本実施の形態に係るSRAMメモリセルの平面図を示す。図25(a)では、SRAMメモリセルを構成するアクセストランジスタ41、ドライバトランジスタ42、及びロードトランジスタ43の各々が実施の形態4等で述べたFIN型トランジスタで形成されている。なお、図示していないが、SRAMメモリを構成する図25(a)以外のトランジスタには、ハイブリッドトレンチ分離構造を採用しているプレーナ型SOIトランジスタが用いられている。
【0040】
そして、本実施の形態では、FIN型トランジスタに図23(a)で示したゲートスペーサ34を形成し、寄生抵抗を低減する構造を適用する場合、図25(a)に示すようなSTI酸化膜を除去するチャネルとなる領域31を、個々のトランジスタ毎に設ける。つまり、図25(a)では、アクセストランジスタ41、ドライバトランジスタ42、及びロードトランジスタ43をそれぞれ2個有するので、計6個の独立したSTI酸化膜を除去する範囲(チャネルとなる領域31)を設けることになる。
【0041】
以上のように、本実施の形態では、除去されるSTI酸化膜の範囲(チャネルとなる領域31)が、FIN型トランジスタ毎に独立しているので、ゲートスペーサのショートを回避することができる。なお、本実施の形態では、図25(a)に示したようにFIN型トランジスタ毎に独立して、除去されるSTI酸化膜の範囲(チャネルとなる領域31)を設けたが、本発明はこれに限られず、図25(b)に示すように、同一ゲートとなっているドライバトランジスタ42とロードトランジスタ43とに共通の除去されるSTI酸化膜の範囲(チャネルとなる領域31)を開口する構成でも良い。
【0042】
(実施の形態6)
本実施の形態では、ゲートポリシリコンをシリサイド化するFUSI(Fully Silicided Poly Gates)プロセスを実施の形態4に係る半導体装置の製造方法に適用した例を示す。図26〜図28に、本実施の形態に係る半導体装置の製造方法のフロー図を示す。まず、実施の形態4の図19に示した構成では、ポリシリコンを単層でパターニングしてゲート電極3,6を形成していたが、図26に示す構成では、ポリシリコン上に窒化膜51を積層してドライエッチングでパターニングしてゲート電極3,6形成している。
【0043】
図26に示す構成では、さらにゲート電極3,6に対して酸化膜や窒化膜でスペーサ52を形成している。その後、本実施の形態では、ゲート電極3,6の窒化膜51を除去する。なお、ゲート電極3,6にスペーサ52を設けることで、ゲート電極3,6の周辺に絶縁膜のマスクができる。その後、ソース電極1,3及びドレイン電極2,4を構成するSOI層10に不純物注入を行う。さらに、図27に示すように、ソース電極1,3及びドレイン電極2,4を構成するSOI層10、並びにゲート電極3,6のシリコン層をシリサイド化53する。シリサイド材料には、例えばNiなどを用いる。
【0044】
以上のように、本実施の形態ではゲート電極3,6をシリサイド化53することにより、ゲート材料の仕事関数差を調整できるので、FIN型トランジスタのしきい値電圧の調整が容易となる。また、ゲート電極3,6に用いたポリシリコン上のマスク材料は、上述した窒化膜51以外に、SiGeを用いても良い。
【0045】
なお、図27に示すゲート電極3,6は、ポリシリコンの膜厚をSOI層10の膜厚より薄くし、ポリシリコンの全てがシリサイド化53されている。一方、図27に示すSOI層10は、全てシリサイド化53されず、BOX層9の界面近傍にシリコン層が残っている。そのため、SOI層10の側壁のうちシリサイド化53されずに残ったシリコン層に、実施の形態4で述べたゲートスペーサを形成することで、本実施の形態でにおいても寄生抵抗を低減できる。
【0046】
また、図28では、ゲート電極3,6等のシリサイド化53後に層間絶縁膜15及び上層配線16を形成し、ゲート電極3と上層配線16とをビア17を介して電気的に接続している。なお、図28では、上層配線16及びビア17を説明するために、本来図1のCC面上にない上層配線16及びビア17をCC面の断面に概念的に図示した。
【図面の簡単な説明】
【0047】
【図1】本発明の実施の形態1に係る半導体装置の平面図である。
【図2】本発明の実施の形態1に係る半導体装置の断面図である。
【図3】本発明の実施の形態1に係る半導体装置のボディ領域の断面図である。
【図4】本発明の実施の形態1に係る半導体装置の断面図である。
【図5】本発明の実施の形態1に係る半導体装置の断面図である。
【図6】本発明の実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図7】本発明の実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図8】本発明の実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図9】本発明の実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図10】本発明の実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図11】本発明の実施の形態1に係る半導体装置の製造方法を説明するための断面図である。
【図12】本発明の実施の形態2に係る半導体装置の製造方法を説明するための断面図である。
【図13】本発明の実施の形態2に係る半導体装置の製造方法を説明するための断面図である。
【図14】本発明の実施の形態3に係る半導体装置の製造方法を説明するための断面図である。
【図15】本発明の実施の形態3に係る半導体装置の製造方法を説明するための断面図である。
【図16】本発明の実施の形態3に係る半導体装置の製造方法を説明するための断面図である。
【図17】本発明の実施の形態3に係る半導体装置の製造方法を説明するための断面図である。
【図18】本発明の実施の形態3に係る半導体装置の製造方法を説明するための断面図である。
【図19】本発明の実施の形態3に係る半導体装置の製造方法を説明するための断面図である。
【図20】本発明の実施の形態4に係る半導体装置の製造方法を説明するための平面図及び断面図である。
【図21】本発明の実施の形態4に係る半導体装置の製造方法を説明するための平面図及び断面図である。
【図22】本発明の実施の形態4に係る半導体装置の製造方法を説明するための平面図及び断面図である。
【図23】本発明の実施の形態4に係る半導体装置の製造方法を説明するための平面図及び断面図である。
【図24】本発明の実施の形態4に係る半導体装置のボディ領域の断面図である。
【図25】本発明の実施の形態5に係る半導体装置の平面図である。
【図26】本発明の実施の形態6に係る半導体装置の製造方法を説明するための断面図である。
【図27】本発明の実施の形態6に係る半導体装置の製造方法を説明するための断面図である。
【図28】本発明の実施の形態6に係る半導体装置の製造方法を説明するための断面図である。
【符号の説明】
【0048】
1,3 ソース電極、2,4 ドレイン電極、3,6 ゲート電極、7 部分分離膜、8,12 ボディ領域、9 BOX層、10 SOI層、11 STI酸化膜、13,18 ゲート絶縁膜、14,53 シリサイド化、15 層間絶縁膜、16 上層配線、17 ビア、20 パッド酸化膜、21,27,51 窒化膜、22,28,30,32,33 レジスト、23,26 ポリシリコン、25 窒化された領域、29 ライナー酸化膜、31 チャネルとなる領域、34 ゲートスペーサ、41 アクセストランジスタ、42 ドライバトランジスタ、43 ロードトランジスタ、52 スペーサ。
【特許請求の範囲】
【請求項1】
シリコン基板上に絶縁層及びシリコン層が積層されたSOI基板に形成される半導体装置であって、
前記シリコン層に形成されたボディ領域に第1制御電極が巻きついたFIN型の第1能動素子と、
素子分離に部分分離と完全分離を併用して分離され、前記シリコン層に形成されたプレーナ型の第2能動素子とを備えることを特徴とする半導体装置。
【請求項2】
請求項1に記載の半導体装置であって、
前記第1能動素子の前記第1制御電極は、前記第2能動素子の第2制御電極と同じプロセスで形成されたことを特徴とする半導体装置。
【請求項3】
請求項1又は請求項2に記載の半導体装置であって、
前記第1能動素子は、前記ボディ領域周辺の素子分離に用いる絶縁膜が所定の範囲で除去され、そこに前記第1制御電極が形成されていることを特徴とする半導体装置。
【請求項4】
請求項3に記載の半導体装置であって、
除去される前記絶縁膜の範囲は、前記第1能動素子毎に独立していることを特徴とする半導体装置。
【請求項5】
請求項3に記載の半導体装置であって、
除去される前記絶縁膜の範囲は、前記第1制御電極が共通する複数の前記第1能動素子単位で独立していることを特徴とする半導体装置。
【請求項6】
請求項1乃至請求項5のいずれか1つに記載の半導体装置であって、
前記第1能動素子は、前記ボディ領域の側壁に前記第1制御電極と電気的に接続されたスペーサをさらに備えることを特徴とする半導体装置。
【請求項7】
請求項1乃至請求項6のいずれか1つに記載の半導体装置であって、
前記第1能動素子は、前記第1制御電極が全てシリサイド化されていることを特徴とする半導体装置。
【請求項8】
シリコン基板上に絶縁層及びシリコン層が積層されたSOI基板に半導体装置を製造する方法であって、前記シリコン層に形成されたボディ領域に第1制御電極が巻きついたFIN型の第1能動素子と、素子分離に部分分離と完全分離を併用して分離され、前記シリコン層に形成されたプレーナ型の第2能動素子とを備え、
前記絶縁層に至る完全分離膜と、前記絶縁層に至らない部分分離膜とを、前記シリコン層の所定の位置に形成する素子分離形成工程と、
前記第1能動素子を形成する所定の位置において前記完全分離膜を除去する除去工程と、
前記除去工程で前記完全分離膜を除去した位置に前記第1制御電極を形成すると同時に、前記第2能動素子の第2制御電極を形成する制御電極形成工程とを備える半導体装置の製造方法。
【請求項9】
請求項8に記載の半導体装置の製造方法であって、
前記素子分離形成工程は、前記完全分離膜及び前記部分分離膜を形成する前に窒化処理を行うことを特徴とする半導体装置の製造方法。
【請求項10】
請求項8に記載の半導体装置の製造方法であって、
前記素子分離形成工程は、前記完全分離膜を形成する前記絶縁層に窒素注入を行うことを特徴とする半導体装置の製造方法。
【請求項11】
請求項8乃至請求項10のいずれか1つに記載の半導体装置の製造方法であって、
前記素子分離形成工程は、前記部分分離膜を形成後に、前記完全分離膜を形成することを特徴とする半導体装置の製造方法。
【請求項12】
請求項8乃至請求項11のいずれか1つに記載の半導体装置の製造方法であって、
前記制御電極形成工程は、前記第1制御電極を形成と同時に、前記ボディ領域の側壁に前記第1制御電極と電気的に接続されたスペーサを形成することを特徴とする半導体装置の製造方法。
【請求項13】
請求項8乃至請求項12のいずれか1つに記載の半導体装置の製造方法であって、
前記第1制御電極及び前記第2制御電極、所定の領域の前記シリコン層をシリサイド化するシリサイド工程をさらに備えることを特徴とする半導体装置の製造方法。
【請求項1】
シリコン基板上に絶縁層及びシリコン層が積層されたSOI基板に形成される半導体装置であって、
前記シリコン層に形成されたボディ領域に第1制御電極が巻きついたFIN型の第1能動素子と、
素子分離に部分分離と完全分離を併用して分離され、前記シリコン層に形成されたプレーナ型の第2能動素子とを備えることを特徴とする半導体装置。
【請求項2】
請求項1に記載の半導体装置であって、
前記第1能動素子の前記第1制御電極は、前記第2能動素子の第2制御電極と同じプロセスで形成されたことを特徴とする半導体装置。
【請求項3】
請求項1又は請求項2に記載の半導体装置であって、
前記第1能動素子は、前記ボディ領域周辺の素子分離に用いる絶縁膜が所定の範囲で除去され、そこに前記第1制御電極が形成されていることを特徴とする半導体装置。
【請求項4】
請求項3に記載の半導体装置であって、
除去される前記絶縁膜の範囲は、前記第1能動素子毎に独立していることを特徴とする半導体装置。
【請求項5】
請求項3に記載の半導体装置であって、
除去される前記絶縁膜の範囲は、前記第1制御電極が共通する複数の前記第1能動素子単位で独立していることを特徴とする半導体装置。
【請求項6】
請求項1乃至請求項5のいずれか1つに記載の半導体装置であって、
前記第1能動素子は、前記ボディ領域の側壁に前記第1制御電極と電気的に接続されたスペーサをさらに備えることを特徴とする半導体装置。
【請求項7】
請求項1乃至請求項6のいずれか1つに記載の半導体装置であって、
前記第1能動素子は、前記第1制御電極が全てシリサイド化されていることを特徴とする半導体装置。
【請求項8】
シリコン基板上に絶縁層及びシリコン層が積層されたSOI基板に半導体装置を製造する方法であって、前記シリコン層に形成されたボディ領域に第1制御電極が巻きついたFIN型の第1能動素子と、素子分離に部分分離と完全分離を併用して分離され、前記シリコン層に形成されたプレーナ型の第2能動素子とを備え、
前記絶縁層に至る完全分離膜と、前記絶縁層に至らない部分分離膜とを、前記シリコン層の所定の位置に形成する素子分離形成工程と、
前記第1能動素子を形成する所定の位置において前記完全分離膜を除去する除去工程と、
前記除去工程で前記完全分離膜を除去した位置に前記第1制御電極を形成すると同時に、前記第2能動素子の第2制御電極を形成する制御電極形成工程とを備える半導体装置の製造方法。
【請求項9】
請求項8に記載の半導体装置の製造方法であって、
前記素子分離形成工程は、前記完全分離膜及び前記部分分離膜を形成する前に窒化処理を行うことを特徴とする半導体装置の製造方法。
【請求項10】
請求項8に記載の半導体装置の製造方法であって、
前記素子分離形成工程は、前記完全分離膜を形成する前記絶縁層に窒素注入を行うことを特徴とする半導体装置の製造方法。
【請求項11】
請求項8乃至請求項10のいずれか1つに記載の半導体装置の製造方法であって、
前記素子分離形成工程は、前記部分分離膜を形成後に、前記完全分離膜を形成することを特徴とする半導体装置の製造方法。
【請求項12】
請求項8乃至請求項11のいずれか1つに記載の半導体装置の製造方法であって、
前記制御電極形成工程は、前記第1制御電極を形成と同時に、前記ボディ領域の側壁に前記第1制御電極と電気的に接続されたスペーサを形成することを特徴とする半導体装置の製造方法。
【請求項13】
請求項8乃至請求項12のいずれか1つに記載の半導体装置の製造方法であって、
前記第1制御電極及び前記第2制御電極、所定の領域の前記シリコン層をシリサイド化するシリサイド工程をさらに備えることを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図2】
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【図4】
【図5】
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【図8】
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【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【公開番号】特開2008−103579(P2008−103579A)
【公開日】平成20年5月1日(2008.5.1)
【国際特許分類】
【出願番号】特願2006−285688(P2006−285688)
【出願日】平成18年10月20日(2006.10.20)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成20年5月1日(2008.5.1)
【国際特許分類】
【出願日】平成18年10月20日(2006.10.20)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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