【課題】バラスト抵抗の幅を広げることなく、バラスト抵抗の許容電流量を大きくする
【解決手段】バラスト抵抗２００を構成する抵抗２１０の少なくとも一つは、第１抵抗２１２及び第２抵抗２１４を有している。第１抵抗２１２は、保護素子１００内で電流が流れる方向である第１の方向（図１ではＸ方向）に延伸している。第２抵抗２１４は、第１抵抗２１２に並列に接続され、第１の方向に延伸している。そして第２抵抗２１４は、第１抵抗２１２と同一直線上に位置している。 （もっと読む）

【課題】電源供給が遮断されるＩＯ領域が存在する場合でも、ランダムロジック領域内でのラッチアップの発生を防止するガードバンドセル及びガードバンドを提供すること。
【解決手段】本発明の一態様に係るガードバンドセル１１は、ＮウェルＮＷ１を有する。また、本発明の一態様に係るガードバンドセル１１は、ＮウェルＮＷ１の上に形成された、Ｎウェル層と同じ導電型であるＮ型ガードバンド拡散層ＮＧＢ１を有する。Ｎ型ガードバンド拡散層ＮＧＢ１は、十分な低抵抗の配線により、ランダムロジック領域２の電源電位と接続される。 （もっと読む）

【課題】入力電源電圧の動作保証範囲が大きいとしても当該電圧変動の影響を抑制して正常に過電流保護を図るようにした過電流保護回路を提供する。
【解決手段】支持基板１０が第１半導体層１１および第２半導体層１２を絶縁層１３で挟んで構成されている。第１半導体層１１上には絶縁膜１４を介してフィールドプレート抵抗膜２０が形成されている。可変電流源ＩＳが、ゲート電極１９からドレイン電極１７にかけて絶縁膜１４上に沿って形成されたフィールドプレート抵抗膜２０（フィールドプレート抵抗Ｒ１およびＲ２）に生じるノードＮ１の電圧に応じて出力電流値を変更してセンス抵抗Ｒｓの検出電圧Ｖ２を補正する。 （もっと読む）

【課題】オン抵抗が低く、ノイズの発生が抑制された半導体装置を提供する。
【解決手段】実施形態の半導体装置は、ドレイン層と、ドレイン層の表面から内部にかけてトレンチ状に設けられたドリフト領域と、ドリフト領域の表面から内部にかけてトレンチ状に設けられたベース領域と、ベース領域の表面から内部にかけてトレンチ状に設けられたソース領域と、ドレイン層の裏面に対して略平行な方向に、ソース領域の一部からソース領域の一部に隣接するベース領域を貫通してドリフト領域の一部にまで到達する第１トレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、ドレイン層の表面から内部にかけて設けられた少なくとも１つの第２トレンチ内に第１絶縁膜を介して設けられた第１抵抗体層と、ドレイン電極と、ソース電極と、を備える。第１抵抗体層は、ソース電極に電気的に接続されている。 （もっと読む）

【課題】異常な過電圧から内部回路を確実に保護することができる過電圧保護回路を提供する。
【解決手段】過電圧保護回路２Ａは、整流素子Ｄ１０と、互いに並列に接続された第１段から第ｎ段（ｎは２以上の整数）のスイッチング素子ＮＭ_１〜ＮＭ_ｎとを備える。スイッチング素子ＮＭ_１〜ＮＭ_ｎは、整流素子Ｄ１０の出力端からの出力電圧が印加される第１から第ｎの制御端をそれぞれ有する。また、スイッチング素子ＮＭ_１〜ＮＭ_ｎの各々は、第１端子３及び第２端子４にそれぞれ接続された被制御端を有する。整流素子Ｄ１０は、第１端子３から過電圧が入力されたとき、スイッチング素子ＮＭ_１〜ＮＭ_ｎをオン状態にする制御電圧を出力する。 （もっと読む）

【課題】半導体集積回路に含まれる静電気保護装置の面積を大きくすることなく、その破壊耐量及び維持電圧を大きくする。
【解決手段】第１導電型である半導体基板１と、半導体基板の上又は上部に形成された第２導電型である第１拡散層３と、第１拡散層の上部に形成され、第１導電型である第２拡散層５と、第２拡散層の上部に形成され、第２導電型である第３拡散層６と、第１拡散層の上部で且つ第２拡散層から間隔をおいて形成された第２導電型である第４拡散層８と、少なくとも第３拡散層の下に、第２拡散層と間隔をおき且つ下端部が第１拡散層の下端部よりも下に位置するように形成された第１導電型の第５拡散層２とを備えている。第３拡散層から第５拡散層までの最短距離と、第５拡散層から第４拡散層までの最短距離及び第１拡散層の下端部から第４拡散層までの最短距離のいずれか短い方の距離との和は、第３拡散層から第４拡散層までの最短距離よりも小さい。 （もっと読む）

【課題】信号電圧が電源電圧を正負両方向に越えるようなチップ端子に対し適切に動作するＥＳＤ保護回路を提供する。
【解決手段】ＥＳＤ保護回路は、端子に一端のＰ側が接続されグラウンドに他端のＮ側が接続されるＰＮＰＮ接合と、グラウンドにＰ側が接続されるＰＮ接合のＮ側にソース及びゲートが接続され、前記の端子にドレインが接続されるＰＭＯＳトランジスタとを含む。 （もっと読む）

【課題】電極パッドからＥＳＤ保護回路に十分なサージ電流が流れず、入出力回路が破壊されやすくなる。
【解決手段】半導体集積回路装置２０１の回路ブロック２１の上層に、電極パッド２２が設けられている。電極パッド２０２，２１３と、内部回路２０８およびＥＳＤ保護回路２０６との間の接続配線に、分岐点Ａ２０４，分岐点Ｂ２１２が設けられている。分岐点Ａ２０４，分岐点Ｂ２１２は、電極パッド２０２，２１３よりもＥＳＤ保護回路２０６に近い位置に、配置されている。 （もっと読む）

【課題】半導体素子を保護する保護素子を備え、静電破壊が抑制され、信頼性の高い半導体装置を提供する。
【解決手段】半導体装置１は、チャネル層１０５とキャップ層１１２とを含む半導体積層体１１３と、半導体積層体１１３上に形成された下部電極２１３と上部電極２１６とを有する少なくとも１つの半導体素子１Ｘと、半導体素子１Ｘと共通の半導体積層体１１３を有し、半導体素子１Ｘを保護する少なくとも１つの保護素子１Ｙとを備えたものである。保護素子１Ｙは、キャップ層１１２を厚み方向に貫通するリセス部２２１と、リセス部２２１の底面２２１Ｂから半導体積層体１１３内に厚み方向に形成された絶縁領域２１８Ｙと、リセス部２２１を挟んで両側に形成されたキャップ層１１２に接続された一対のオーミック電極２１９、２２０とを備えたものである。 （もっと読む）

【課題】アンテナ効果によるゲート酸化膜の破壊等を防止するとともに、半導体装置の動作の遅延を抑制すること。
【解決手段】本発明の一態様に係る半導体装置は、前段出力トランジスタＡ１に金属配線Ａ２ａを介して接続された入力トランジスタゲート電極Ａ９を有する入力トランジスタＡ３と、入力トランジスタゲート電極Ａ９に抵抗素子Ａ４を介して接続されたダミートランジスタＡ５を備える。抵抗素子Ａ４は、入力トランジスタＡ３の後段に設けられ、金属配線Ａ２ａに接続されている。抵抗素子Ａ４とダミートランジスタＡ５は、金属配線Ａ２ｂを介して接続されている。 （もっと読む）

【課題】温度検出素子の温度検出素子の静電破壊に対する耐性の向上と、測定精度の向上させることができる半導体装置を提供すること
【解決手段】半導体装置１００は、温度検出素子１０と、一方の端子が温度検出素子１０の電流入力端子に接続される抵抗器１１とをそれぞれが備え、互いに並列に接続される複数の温度検出素子列１２とを備える。また、複数の温度検出素子列１２の抵抗器１１の他方の端子が接続される第１の外部端子１４を備える。 （もっと読む）

【課題】
抵抗とダイオードを同一ｎ型不純物領域で形成した半導体保護装置において、半導体保護装置のＥＭＩフィルタ特性を維持してパッド部を離間する場合には抵抗Ｒの幅Ｗを広くし、パッド部下方のｐｎ接合容量を小さくする必要がある。この場合、パッド部下方のｐｎ接合容量小さくなることによりＥＳＤ耐量が劣化する問題があった。
【解決手段】
半導体保護装置の抵抗となるｎ型不純物領域とダイオードとなるｎ型不純物領域を離間し、抵抗となるｎ型不純物領域の面積をＥＭＩフィルタ特性において必要な最小限の面積とすることで、ダイオードとなるｎ型不純物領域の総面積を最大限に確保できる。これによりＥＳＤ耐量を従来より向上しつつパッド部間を離間できる。
さらに半導体保護装置の抵抗となるｎ型不純物領域両端の面積を抵抗の幅より拡大し、これと離間して抵抗となるｎ型不純物領域両端と同等の面積の他のｎ型不純物領域を設けてダイオードとすることで、ＥＳＤ耐量の向上が実現する。 （もっと読む）

【課題】ＥＳＤ耐量を向上させたＥＳＤ保護素子を提供する。
【解決手段】本発明によるＥＳＤ保護素子は、バイポーラトランジスタを用いたＥＳＤ保護素子である。バイポーラトランジスタは、第１端子（Ｐａｄ）に接続されるコレクタ拡散層７とエミッタ端子とを備えるバイポーラトランジスタと、第２端子（ＧＮＤ）からエミッタ拡散層４を介してコレクタ拡散層７に至る複数の電流経路上のそれぞれに設けられた電流制御抵抗１１とを具備する。 （もっと読む）

【課題】寄生容量が小さく、かつ、信号波形の歪み発生を防止または抑制した保護素子をＩＣ内に実現する。
【解決手段】内部回路２と、その保護素子３とを同一半導体基板に有する。保護素子３は、アノード同士が共通接続されて浮遊ノードを形成した２つのダイオードＤ１,Ｄ２を有し、これがウェル・イン・ウェル構造に形成されている。このウェル・イン・ウェル構造は、浮遊ゲートを形成するＰ型ウェルと、Ｐ型ウェルを包含し、一方のダイオードのカソードと同電位のＮ型ウェルと、Ｐ型ウェル内に形成された、他方のダイオードのカソードと同電位の第１のＮ型領域と、を有して構成されている。 （もっと読む）

【課題】薄膜ＳＯＩ領域を有する基板において、基板に第１半導体素子１０と異なる第２半導体素子３０、４０を形成した際に、この第２半導体素子３０、４０の特性を従来の半導体装置より向上させることができる半導体装置を提供する。
【解決手段】基板のうち第１半導体素子１０が形成される第１半導体素子形成領域１とは異なる部分を第２半導体素子形成領域２とし、第２半導体素子形成領域２に、基板の表裏を貫通する第１貫通トレンチ３１を形成し、第１貫通トレンチ３１の側壁に絶縁膜３２を形成すると共に第１貫通トレンチ３１の内部に第１埋込材料３３を埋め込む。そして、第１埋込材料３３を有する第２半導体素子３０、４０を形成して半導体装置を構成する。 （もっと読む）

【課題】集積回路の高性能化、小型化を妨げることなく、集積回路のＥＳＤ（静電気放電）に対する耐性を向上する。
【解決手段】２つの入出力端子の間に保護回路１０４が挿入されている。ＥＳＤが発生したとき、保護回路によって２つの入出力端子を短絡して、回路１０３に過電圧が印加されることを防ぐ。回路は、接続配線１１０，１２０を介して、入出力端子に電気的に接続されている。回路は、接続配線との複数の電気的な接続部を有しており、各接続部と入出力端子間の配線抵抗が等しくなるように、接続配線を形成する。これにより、ＥＳＤが発生しても、１つの接続部に電圧が集中して印加することが回避されるため、ＥＳＤによって回路が破壊される確率が低減される。 （もっと読む）

【課題】素子が破壊されるような過電圧が供給された場合に、実動作を阻害することなく素子を保護することを課題の一とする。
【解決手段】第１の電位供給端子１００と、第２の電位供給端子１０１と、第１の電位供給端子１００及び第２の電位供給端子１０１に電気的に接続された分圧回路１０２、制御回路１０３、及びバイパス回路１０６を有する保護回路１０７と、保護回路１０７を介して第１の電位供給端子１００及び第２の電位供給端子１０１に電気的に接続された機能回路１０８と、を有する構成とする。 （もっと読む）

【課題】保護回路を有する半導体装置において、保護回路の面積を小さくする。
【解決手段】第１導電型のウェル１０、ウェル１０に形成された複数の第１の拡散層２００、ウェル１０に形成された複数の第２の拡散層３００、及びウェル１０に形成された拡散抵抗層４００を有する。第１の拡散層２００は、第２導電型であり、半導体装置の入出力端子に互いに並列に接続している。第２の拡散層３００は、複数の第１の拡散層２００と互い違いに配置されており、電源又はグラウンドに接続されている。拡散抵抗層４００は、第２導電型であり、複数の第２の拡散層３００のいずれかの隣に位置している。拡散抵抗層４００は、半導体装置の入出力端子に対して第１の拡散層２００と並列に接続しており、かつ半導体装置の内部回路と入出力端子を接続する。 （もっと読む）

【課題】 厳格な耐圧性を要求されず、且つ過電圧印加時においてもサージ電流による破壊が生じにくい半導体装置を提供する。
【解決手段】 高濃度Ｐ型のコンタクト領域１７及び１８の間に係るＰ型の第１不純物拡散領域１３によってＰ型の半導体基板１１の基板面に平行な方向に抵抗を構成し、第１不純物拡散領域１３とＮウェル１２の間、及びＮウェル１２と半導体基板１１の間において夫々異なる整流方向のダイオードを半導体基板１１の基板面に垂直な方向に構成し、第１不純物拡散領域１３とＮウェル１２若しくはウェル１２より高濃度Ｎ型の第２不純物拡散領域１４の間、並びに、Ｎウェル１２若しくは第２不純物拡散領域１４と基板より高濃度Ｐ型の第３不純物拡散領域２１の間において、夫々異なる整流方向のダイオードを半導体基板１１の基板面に平行な方向に構成する。 （もっと読む）

【課題】 保護対象回路を静電気放電から保護するために保護対象回路に接続されている保護素子を備えている半導体装置において、保護素子の厚みを増やすことなく保護素子の素子面積を低減でき、かつＥＳＤ信号の印加部とゲート電極の間の抵抗値を容易に調整することができる保護素子を備えている半導体装置を提供する。
【解決手段】 半導体装置１００は、保護対象回路１２とパッド１０と保護素子９０を備えている。保護素子９０には、第１ドレイン電極１４とソース電極２と第２ドレイン電極６とゲート電極４と素子分離トレンチ１８が形成されている。ドレイン電極１４、６と素子分離トレンチ１８の間はアルミ配線８で接続されている。パッド１０から第１ドレイン電極１４にＥＳＤ信号が印加されると、第１ドレイン電極１４から素子分離トレンチ１８を経由して第２ドレイン電極６にＥＳＤ電流が流れる。 （もっと読む）