【課題】 信号遅延を防ぐと共に信号波形の整形を行ない、また、論理変更に容易に対応可能な半導体集積回路を得る。
【解決手段】 ハードマクロＩＰ５内に、予めバッファ６ａ〜６ｎ、配線７ａ〜７ｎおよびＥＣＡ領域８の論理回路からなる経路を配置することにより、内部ロジック領域４からパッド１２ａ〜１２ｎに至る配線がハードマクロＩＰ５を迂回することなく信号経路を短くすることができ、伝搬遅延を短縮すると共に信号波形の鈍りを整形することができる。
また、ハードマクロＩＰ５内に、論理回路の論理変更を容易にしたＥＣＡ領域８を予め設けたので、簡単な論理変更であればＥＣＡ領域８で対応できるので、内部ロジック領域４で論理変更に対応する場合に比べ、論理変更に要する物理設計期間や物理設計やり直しによる内部ロジック領域４内のタイミングへの影響を低減することができる。 （もっと読む）

【課題】 自動配置配線において用いられる標準セルに対して、電源電圧を供給する電源配線のＩＲ−Ｄｒｏｐを抑えるために形成される電源容量を、標準セルの外部ではなく内部に形成し、面積増大を防止する。
【解決手段】 Ｐチャネルトランジスタ領域１０２及びＮチャネルトランジスタ領域１０３からなる標準セル１０１において、Ｐチャネルトランジスタ領域１０２のＰチャネル機能トランジスタ形成領域１０４に対向し、Ｎチャネルトランジスタ領域１０３のＮチャネル機能トランジスタ形成領域１０５を除く隙間領域に電源容量形成領域１０６を形成し、配線抵抗１１４を配線抵抗１１５へと削減する。 （もっと読む）

【課題】 半導体集積回路の信頼性の向上を図る。
【解決手段】 半導体集積回路において、所定の論理演算を可能とする論理回路と、上記論理回路とは未接続状態で配置されているボーナスセル（１１−１）と、上記予備セルの出力ノードを上記ボーナスセルの出力ノードの期待値に強制するための素子（Ｑ３）とを設ける。上記素子は、上記ボーナスセルの出力ノードを上記ボーナスセルの出力ノードの期待値に強制する。このことが、回路に不良箇所を含む場合の予備セルに流れる電流を増大させ、スタンバイ電流測定における不良発見の容易化により、半導体集積回路の信頼性の向上を達成する。 （もっと読む）

【課題】本発明は、スタンダードセルを用いた半導体集積回路設計において、電源ノイズ抑制効果を有し、電源安定化の実現が可能な半導体集積回路を提供することを目的とする。
【解決手段】第１のスタンダードセルと第２のスタンダードセルが隣接して配置された半導体集積回路において、第１のスタンダードセルと第２のスタンダードセルが接する面をまたがって、電源容量を構成するトランジスタを配置することにより、電源ノイズを抑制する。 （もっと読む）

【課題】 隣接する平行配線によって生じるクロストークの影響による信号遅延を効率的に計算することができる遅延シミュレーション方法等を提供する。
【解決手段】 この遅延シミュレーション方法は、２つのセルのドライバビリティの組合せと、隣接する平行配線の間隔及び長さとに基づいて、複数の配線区間の各々についてクロストークディレイの演算を行うか否かに関する判定を行うステップと、平行配線の２つの開始ポイントにおいて、それらの信号の遷移点が所定のタイミング範囲に入っていればクロストークディレイの演算を行い、所定のタイミング範囲に入っていなければクロストークディレイの演算を行わないとするステップと、２つのセルから２つの開始ポイントまでの回路部分を２つの等価的な信号源に置き換えると共に、２つの開始ポイント以降の配線の等価回路を求めるステップとを具備する。 （もっと読む）

【課題】 ＩＰＯ等の最適化処理を施した後の人手による修正を不要にする。
【解決手段】 回路素子の接続関係を記述したネットリストに対して最適化処理を施し自動的に論理設計の変更を行うネットリスト接続ルールに対応したレイアウトにおいて、前記ネットリスト４０中で設計変更不可とする箇所（ネットＣ，ネットＤ）を指定しておき、該指定に係る箇所以外の前記ネットリスト４０に対して前記最適化処理を施す。これにより、レイアウト後のネットリスト５０では、設計変更不可箇所の変更が禁止される。 （もっと読む）

【課題】 予めオンチップキャパシタを近傍に配置したいファンクションブロックを指定し、その近辺に散在する小さな空き地を配置したいファンクションブロックの近傍に移動・合成することにより、オンチップキャパシタをより効果的に配置すること。
【解決手段】 ファンクションブロックを配置するための配置情報を記憶する配置配線用ライブラリ２０２と、近傍にキャパシタを配置するように指定された指定ファンクションブロックに関する情報を記憶する配置改良用ライブラリ２０３と、入力データ２０１と前記配置情報とに従ってファンクションブロックを配置する配置部１０１と、配置結果に対して指定ファンクションブロックの近傍に空き地を集めるようにファンクションブロックを移動する配置改良部１０２と、配置改良後に配線を実行する配線部１０３と、集められた空き地にキャパシタを配置するキャパシタ発生部１０５とを有する。 （もっと読む）

【課題】結晶化半導体薄膜に対して適正かつ効率的なフォトマスクの作成を可能にする。
【解決手段】薄膜トランジスタ回路は各々所定サイズを越える結晶粒ＳＸを収容する複数の結晶粒規定領域１０に２次元的に区画される結晶化半導体薄膜５と、各々のチャネル領域ＣＨが対応結晶粒規定領域１０内の中央に配置される複数の薄膜トランジスタと、複数の薄膜トランジスタを相互接続する配線部とを備える。 （もっと読む）

【課題】レイアウト面積の増大を伴うことなく、トランジスタのウェル電位（基板電位）を設定するための構成を設けることができる半導体集積回路を提供する。
【解決手段】第１導電型の半導体基板（１１）に形成された第２導電型の第１、第２半導体領域（１２）と、第１半導体領域と第２半導体領域との間の半導体基板に形成された第１導電型の第３半導体領域（１３）と、第１、第２、第３半導体領域の下方に形成され、第１半導体領域と第２半導体領域とに電気的に接続された第２導電型の第４半導体領域（１４）と、第４半導体領域に電気的に接続され、第４半導体領域を介して第１、第２半導体領域に供給される第１電位が与えられる第１電位端子（１６）と、半導体基板に電気的に接続され、半導体基板を介して第３半導体領域に供給される第２電位が与えられる第２電位端子（１９）とを備える。 （もっと読む）

【課題】３値出力多チャンネル半導体集積回路のレイアウトに関し、半導体集積回路の集積度向上と、出力特性を安定化させるための、最適な半導体集積回路レイアウトの設計を提供する。
【解決手段】３値出力回路は、出力ボンディングパッドを中心に一方に第２ハイサイドトランジスタ５、ダイオード８、第２レベルシフト回路７を配置し、もう一方にはローサイドトランジスタ１０、第１ハイサイドトランジスタ４、第１レベルシフト回路６、プリドライバ９を配置することによって、各セルを１列に配置し、第２ハイサイドトランジスタ５とローサイドトランジスタ１０は出力ボンディングパッド１１を挟み、前記第１レベルシフト回路６と前記第２レベルシフト回路７と前記プリドライバ９のセル幅は、前記ローサイドトランジスタ１０のセル幅に相当する。 （もっと読む）

【課題】ゲートもしくはダミーゲートのゲート長が不規則な標準セルにおいて、特性のばらつきを抑制する。
【解決手段】本発明の標準セルでは、他のトランジスタと異なるゲート長を有するトランジスタの両隣のトランジスタのうち少なくとも一方のトランジスタは常にオフ状態とする。これにより、ゲート仕上がり寸法がばらついても標準セルの動作には影響を与えないので、標準セルの特性のばらつきを抑制することができる。 （もっと読む）

【課題】 ホトマスクを生産せず試作を作成することができるといったホトマスクレス試作方式の長所と量産時に試作時のパターン情報をそのまま使用することができるといったホトマスク試作方式の長所を併せ持つホトマスクレス試作方式とホトマスク試作方式を融合したホトマスクレス・ホトマスク融合方式を実現した集積回路の設計方法、集積回路の設計方法に用いる設計支援プログラム及び集積回路設計システムを提供する。
【解決手段】 パターン情報に基づいてホトマスクを用いることなく集積回路を作成するホトマスクレス工程及びパターン情報に基づいてホトマスクを用いて集積回路を作成するホトマスク工程に用いることができる共用設計環境下でホトマスクレス工程及びホトマスク工程に対応した試作用のパターン情報に基づき集積回路の試作をホトマスクを用いず作成し評価を経て必要に応じて改良を加え共通パターン情報を作成し、当該共通パターン情報に改良を加えることなく必要に応じて形式的変換を行って量産用のホトマスクを生成して使用する。 （もっと読む）

本発明に係る雑音検出測定回路は、信号処理を行う複数の回路ブロックからなる半導体集積回路内部に埋め込み分散配置して、電源／グラウンド雑音波形および空間分布を捕捉できるものであり、ＣＭＯＳ半導体集積回路の製造プロセスにより形成され、電源／グラウンド配線の雑音検出回路は、ソースフォロワと選択読み出しスイッチ及びソース接地アンプで構成される。ＭＯＳトランジスタ６個程度で構成でき、小型で、スタンダードセル方式の論理ゲート回路と同程度の面積で十分にレイアウト配置が行える。雑音検出回路の出力信号は、前記ソース接地アンプの出力電流を電流バス配線に接続し、電流増幅して外部抵抗負荷回路を駆動して読み出す。電流バス配線には、複数の雑音検出回路を並列に接続できるものとし、選択的に読み出すことで、大規模集積回路内の多点雑音測定を行う。
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本明細書に機能ブロックのベース・アレイを有するＡＳＩＣを開示している。各機能ブロックは、複数のプリミティブ・セルを含む。各プリミティブ・セルは、標準のセル・ライブラリの構成要素によって形成される。ベース・アレイは、後でカスタム回路設計と一緒に使用するために事前製造される。
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【課題】僅かな開発期間延長で、エンベディッドアレイ中のトランジスタの不要領域を削除することにより消費電力を低減する。
【解決手段】（Ｓ１）基本セルが格子状に配列されたエンベッディッドアレイを備えた半導体集積回路を設計して製造し、（Ｓ２）製造された半導体集積回路の動作が要求仕様を満たすかどうかを試験し、（Ｓ４）該動作が要求仕様を満たす場合に、コンタクトホールのレイアウトデータに基づき基本セルの不使用領域を検出して削除することにより該エンベディッドアレイのレイアウトパターンデータを修正し、（Ｓ５）修正されたレイアウトパターンのマスクを作成し、（Ｓ６）該マスクを修正前のマスクと置き換えて、不使用領域が削除された半導体集積回路を製造する。 （もっと読む）