【課題】専有面積が小さく、高集積化、大記憶容量化が可能な半導体装置を提供する。
【解決手段】第１の制御ゲート、第２の制御ゲート及び記憶ゲートを有するトランジスタを用いる。記憶ゲートを導電体化させ、該記憶ゲートに特定の電位を供給した後、該記憶ゲートを絶縁体化させて電位を保持させる。情報の書き込みは、第１及び第２の制御ゲートの電位を記憶ゲートを導電体化させる電位とし、記憶ゲートに記憶させる情報の電位を供給し、第１及び第２の制御ゲートの電位を記憶ゲートを絶縁体化させる電位とすることで行う。情報の読み出しは、第２の制御ゲートの電位を記憶ゲートを絶縁体化させる電位とし、トランジスタのソースまたはドレインの一方と接続された読み出し信号線に電位を供給し、その後、第１の制御ゲートに読み出し用の電位を供給し、ソースまたはドレインの他方と接続されたビット線の電位を検出することで行う。 （もっと読む）

【課題】スイッチング特性に優れ、セルサイズの小さい半導体メモリセルを提供することにある。
【解決手段】ゲート絶縁膜が強誘電体膜４で構成されたＭＦＳＦＥＴ２１からなるメモリ素子と、ゲート絶縁膜が常誘電体膜９で構成されたＭＩＳＦＥＴ２２からなる選択スイッチング素子とを備えた半導体メモリセル２０であって、ＭＦＳＦＥＴの第１のゲート電極３は、基板１上の結晶性絶縁膜２表面に形成された結晶性導電膜３からなり、強誘電体膜４は、第１のゲート電極３を覆って結晶性絶縁膜２上に形成され、常誘電体膜９は、半導体膜５を介して強誘電体膜４上に形成され、ＭＩＳＦＥＴ２２の第２のゲート電極１０は、常誘電体膜９上に形成されている。 （もっと読む）

【課題】配線層に新たな機能を有する素子を設けた半導体装置を提供する。
【解決手段】半導体基板上に形成された第１配線層１５０、及び半導体素子２００を備える。第１配線層１５０は、絶縁層１５６と、絶縁層１５６の表面に埋め込まれた第１配線１５４とを備える。半導体素子２００は、半導体層２２０、ゲート絶縁膜１６０、及びゲート電極２１０を備える。半導体層２２０は、第１配線層１５０上に位置する。ゲート絶縁膜１６０は、半導体層２２０の上又は下に位置する。ゲート電極２１０は、ゲート絶縁膜１６０を介して半導体層２２０の反対側に位置する。 （もっと読む）

【課題】メモリウィンドウが大きく信頼性の高い半導体記憶装置を提供することを課題とする。
【解決手段】表面が絶縁体からなる支持基板の上に設けられた半導体層と、前記半導体層内に設けられた、第１の導電型の２つの拡散層領域と、前記２つの拡散層領域の間の前記半導体層内に位置するチャネルと、前記チャネルの上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、を有し、前記ゲート絶縁膜は、電荷蓄積機能を有し、前記ゲート電極は、その少なくとも一部がリング状平面構造をなし、前記２つの拡散層領域の一方が、前記リング状平面構造の内側に存在し、他方が前記リング状平面構造の外側に存在することを特徴とする半導体記憶装置により上記課題を解決する。 （もっと読む）

【課題】動作信頼性が高い不揮発性半導体記憶装置を提供する。
【解決手段】シリコン基板１１上に、それぞれ複数の絶縁膜及び電極膜１４が交互に積層された積層体を設ける。電極膜１４は、Ｘ方向に延びる複数本の制御ゲート電極ＣＧに分断する。また、積層体内に、選択ゲート電極ＳＧｂ、ＳＧｓ、制御ゲート電極ＣＧ１〜ＣＧ４を貫き、一端がソース線ＳＬに接続され、他端がビット線ＢＬに接続されたＵ字ピラー３０を設ける。そして、最上層の制御ゲート電極ＣＧ４に、他の制御ゲート電極ＣＧ１〜ＣＧ３とは異なる電位を印加する。 （もっと読む）

【課題】不揮発性メモリを備える半導体装置の信頼性を向上させる。
【解決手段】半導体基板１のメモリ用ｐウェルｍｐｗにおいて、主面Ｓ１上に制御ゲート絶縁膜ＣＧＩを介して形成された制御ゲート電極ＣＧと、制御ゲート電極ＣＧに隣り合うようにして、メモリゲート絶縁膜ＭＧＩを介して形成されたメモリゲート電極ＭＧと、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側方下部に形成されたｐ型のメモリドレイン領域ＭＤおよびメモリソース領域ＭＳとを有する不揮発性メモリＮＶＭにおいて、制御ゲート電極ＣＧ下の制御ゲートチャネル領域ＣＨｃのｐ型不純物濃度は、メモリゲート電極ＭＧ下のメモリゲートチャネル領域ＣＨｍのｐ型不純物濃度よりも高く、メモリゲートチャネル領域ＣＨｍのｐ型不純物濃度は、制御ゲートチャネル領域ＣＨｃに近い第１領域ｍ１よりも、遠い第２領域ｍ２の方が低い。 （もっと読む）

【課題】情報を記憶するための正のしきい値を有する複数の正の準位及び負のしきい値を有する複数の負の準位を設定することが可能な不揮発性半導体記憶装置及びその動作方法を提供する。
【解決手段】本発明の１態様による不揮発性半導体記憶装置は、半導体層の第１の主面側に設けられ、情報を記憶させるための正のしきい値電圧を有する複数の正の準位と負のしきい値電圧を有する複数の負の準位とを備えた電荷蓄積層を含む記憶素子と、前記半導体層の第２の主面側に前記記憶素子と対向して設けられ、前記負の準位に蓄積された情報を正のしきい値電圧を有する情報へと変換する電圧を印加する電極とを具備する。 （もっと読む）

【課題】フローティングボディ素子及びバルクボディ素子を有する半導体素子及びその製造方法を提供する。
【解決手段】この半導体素子の製造方法は、バルクボディ素子領域及びフローティングボディ素子領域を有する基板を準備する工程を含む。バルクボディ素子領域の基板の活性領域を画定するとともに、フローティングボディ素子領域のうち第１素子領域の基板上に順に積層された第１犠牲パターン及び第１活性パターンを画定する素子分離膜を形成する。フォトリソグラフィ及びエッチング工程を用いて素子分離膜に第１犠牲パターンの一部分を露出させる第１リセス領域を形成する。第１犠牲パターンを除去して第１活性パターン下部に第１空間を形成する。第１空間の内壁及び第１リセス領域の内壁に第１埋込誘電膜を形成する。第１埋込誘電膜を有する基板上に少なくとも第１空間を埋め込む第１埋込パターンを形成する。 （もっと読む）

【課題】スイッチングトランジスタおよび不揮発性のメモリトランジスタとして複数のＴＦＴを同一の基板に形成する際において、効率的に、その製造をする。
【解決手段】第１ゲート電極３１１と第２ゲート電極３３２とが、半導体層３２１のチャネル形成領域３２１ｃを介して対面しているデュアルゲート構造にて、薄膜トランジスタ３００を形成する。ここでは、第１ゲート絶縁膜の側の面よりも、第２ゲート絶縁膜の側の面において、凹凸が大きくなるように、半導体層３２１を形成する。そして、その半導体層３２１に対面するように、順次、第２ボトム絶縁層３３１ｂ、電荷蓄積層３３１ｍ、第２トップ絶縁層３３１ｔを積層することによって、第２ゲート絶縁膜３３１を形成する。 （もっと読む）

【課題】低いビットラインコンタクト抵抗を有する不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】第１及び第２フィン１０５ａ，１０５ｂを備え、第１導電型を有する半導体基板と、第１及び第２フィンの一端を連結する共通ビットライン電極１６０ａ，１６０ｂと、第１及び第２フィン１０５ａ，１０５ｂの一側面を覆い、第１及び第２フィン上を横切って延びる複数の制御ゲート電極１５０と、共通ビットライン電極１６０ａ，１６０ｂと複数の制御ゲート電極１５０との間に配置され、第１及び第２フィン１０５ａ，１０５ｂの一側面を覆い、第１及び第２フィン上を横切って延びる第１ストリング選択ゲート電極１５５ａと、第１ストリング選択ゲート電極と複数の制御ゲート電極との間に配置され、第１及び第２フィンの一側面を覆い、第１及び第２フィン上を横切って延びる第２ストリング選択ゲート電極１５５ｂと、を備える不揮発性メモリ素子である。 （もっと読む）

【課題】しきい値電圧の制御性が良く、しきい値電圧のバラツキが抑制され、２種類を超えるしきい値電圧の実現と低電源電圧化との両立を図ることのできる高性能な不揮発性半導体記憶素子及び不揮発性半導体記憶装置を提供することを可能にする。
【解決手段】不揮発性半導体記憶素子のチャネルを板状に形成し、チャネル領域の一方の面上には絶縁膜を介して電荷蓄積層を形成し、その上に絶縁膜を介して制御ゲート電極を形成する。チャネル領域の他方の面上には絶縁膜を介して制御ゲート電極を形成する。板状半導体領域の厚さは、その不純物濃度で決まる最大空乏層の厚さの二倍よりも薄く形成する。この様にすると、制御ゲート電極の電圧を変化させる事に伴うしきい値電圧の変動量を、従来素子に於ける限界値を超えて小さくする事が可能となる。その結果としてしきい値電圧の制御性を向上させ、低電源電圧化の可能な、その結果として低消費電力化の可能な不揮発性半導体記憶素子を得ることができる。 （もっと読む）

【課題】プログラムベリファイ時に多数ビットを同時にベリファイ可能にして書き込み動作の高速化を図る。
【解決手段】メモリセルアレイ１１のＮウェルに形成したメモリセルＴｒｍのソース線ＳＬを、ブロック内ソース線であるカラムソース線ＣＳＬおよびブロックソース線ＢＳＬで共通に接続するとともにブロックソースセレクトゲートＢＳＳＧを介してブロック外ソース線ＭＳＬに接続する。このブロック外ソース線ＭＳＬは最上層のメタル層でＹ軸（ビット線方向）に延びるように配線する。プログラムベリファイ時にカラムラッチの出力でビット線から書き込み完了のメモリセルを介して流れるセル電流をこのブロック外ソース線ＭＳＬでバイパスさせる。 （もっと読む）

【課題】電荷保持寿命の低下を抑制する。また、書き換え回数の向上と回路動作の速度の向上との両立を図る。
【解決手段】Ｐ⁻型Ｓｉ基板１のうち、センストランジスタ領域上に、浮遊ゲート４を形成する。このとき、トンネル膜７に接する部分のリン濃度をリンが析出しない濃度とする。その後、浮遊ゲート４の表面上から、Ｐ⁻型Ｓｉ基板１のうち、選択トランジスタ領域上に至って、絶縁膜８を形成する。このとき、絶縁膜８は、窒化膜、オキシナイトライド膜等の酸化膜より耐湿性及び誘電率が高い膜を用いる。その後、選択トランジスタのゲート電極９を形成する。このとき、ゲート電極９のリン濃度を浮遊ゲート４のトンネル膜７に接する部分の濃度よりも高くする。また、センストランジスタの絶縁膜８ａの表面上に、浮遊ゲート４を覆い、且つ固定電位とされる、浮遊ゲート４の電位を遮蔽するための導電性膜を形成する。 （もっと読む）

【課題】 簡易な構成で電荷蓄積時間の長い電荷蓄積層を有するＭＩＳトランジスタを実現する。
【解決手段】 ＳＯＩ−ＭＩＳＦＥＴを有する半導体装置において、絶縁層１４と、絶縁層１４上に形成されたＧｅを含む半導体層１３と、絶縁層１４中の半導体層１３との界面付近に形成された、半導体層１３よりも高いＧｅ組成を有する複数の半導体ドット１５と、半導体層に形成されたＭＩＳトランジスタとを備えた。 （もっと読む）

【課題】 シリコンドットに密度を増加させずに、書き込み前と書き込み後における、メモリ素子のしきい値電圧のシフトを大きくし、かつ電荷の保持時間を長くすることが可能な、シリコンドットを電荷の蓄積に利用した不揮発性メモリ素子を提供する。
【解決手段】 本発明の不揮発性メモリ素子は、完全空乏型の薄膜ＳＯＩ表面に形成されたトンネル酸化膜と、該トンネル酸化膜表面に所定の密度で形成された複数のシリコンドットと、該シリコンドットを挟んで、トンネル酸化膜上に形成された酸化膜と、該酸化膜の表面に形成されたゲート電極とを備える。 （もっと読む）

【課題】 制御用電極と電荷蓄積素子の他に、アシストゲート電極を備えるフラッシュメモリ製造時において、アシストゲートの断線を抑える。
【解決手段】 半導体基板表面に、第１電極を、所定の間隔をおいて形成し、第１電極に挟まれた領域上に第２電極用の材料膜として第２導電膜を形成する。次に、第２導電膜上に絶縁膜を形成し、この絶縁膜上に、第３電極用の材料膜として第３導電膜を形成する。次に、第３導電膜をパターニングして、第３電極を形成する。このとき、第１の電極上に第３導電膜を所定の膜厚分残す条件でパターニングを行う。次に、第３電極と残存する第３導電膜をマスクとして、絶縁膜を除去し、更に、第３電極と残存する第３導電膜と絶縁膜とをマスクとして、第２導電膜をパターニングし、同時に、第１電極上に残した第３導電膜を完全にエッチングする。 （もっと読む）