半導体記憶装置
【課題】メモリウィンドウが大きく信頼性の高い半導体記憶装置を提供することを課題とする。
【解決手段】表面が絶縁体からなる支持基板の上に設けられた半導体層と、前記半導体層内に設けられた、第１の導電型の２つの拡散層領域と、前記２つの拡散層領域の間の前記半導体層内に位置するチャネルと、前記チャネルの上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、を有し、前記ゲート絶縁膜は、電荷蓄積機能を有し、前記ゲート電極は、その少なくとも一部がリング状平面構造をなし、前記２つの拡散層領域の一方が、前記リング状平面構造の内側に存在し、他方が前記リング状平面構造の外側に存在することを特徴とする半導体記憶装置により上記課題を解決する。
【解決手段】表面が絶縁体からなる支持基板の上に設けられた半導体層と、前記半導体層内に設けられた、第１の導電型の２つの拡散層領域と、前記２つの拡散層領域の間の前記半導体層内に位置するチャネルと、前記チャネルの上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、を有し、前記ゲート絶縁膜は、電荷蓄積機能を有し、前記ゲート電極は、その少なくとも一部がリング状平面構造をなし、前記２つの拡散層領域の一方が、前記リング状平面構造の内側に存在し、他方が前記リング状平面構造の外側に存在することを特徴とする半導体記憶装置により上記課題を解決する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。更に詳しくは、本発明は、ＳＯＩ（シリコン・オン・インシュレータ）基板上、あるいは層間絶縁膜上や、ガラス基板や樹脂基板等の絶縁基板上に形成される半導体記憶装置に関する。
【背景技術】
【０００２】
絶縁体上に形成される従来の半導体記憶装置（以下、メモリ素子や、単に装置ともいう）を説明する。図１２は、例えば、特開平４−３１３２７４公報（特許文献１）に記載された従来の半導体記憶装置の概略断面図である。図１２では、絶縁基板９００の上に半導体層９０１が設けられており、その上にメモリ膜及びゲート電極が形成されている。メモリ膜は例えば、シリコン酸化膜からなる第一の絶縁膜、シリコン窒化膜からなる電荷蓄積膜の２層構造、あるいは図１２に示したように、シリコン酸化膜からなる第一の絶縁膜９０２、シリコン窒化膜からなる電荷蓄積膜９０３、シリコン酸化膜からなる第二の絶縁膜９０４からなる３層構造をとる。ゲート電極９０５の両側の半導体層９０１には、ｎ型にドープされたソース９０６及びドレイン９０７が形成されている。また必要に応じ、メモリ素子に隣接して、ＴＦＴからなる選択トランジスタが適宜設けられる（図示略）。
【０００３】
この装置への情報の書き込みは、ゲート電極９０５とドレイン９０７に正の高電圧を印加し、ソース９０６からドレイン９０７に電流を流してホットエレクトロンを発生させて、ホットエレクトロンを電荷蓄積膜９０３へ注入することで行われる。
電荷蓄積膜９０３に電子が蓄積された状態で、ゲート電極９０５とドレイン９０７へ読出し電圧を印加すると、ソース９０６からドレイン９０７に流れる読出し電流は、電荷蓄積膜９０３中の蓄積電子のポテンシャルの影響により、蓄積電子が無い場合に比較して、小さくなる。つまり、電荷蓄積膜９０３の蓄積電荷状態が、読出し電流の大小として反映される。読出し電流の大小を調べることで、情報の読出しが可能となる。
また消去は、ゲート電極９０５に高い負の消去電圧を印加することで生じるＦＮトンネリングによって、電荷蓄積膜９０３へ注入されるホールを用いて、蓄積電子を消去することで行われる。
【０００４】
また一方、特開平８−１７２１９９公報（特許文献２）では、ボディコンタクト領域を有した絶縁体上に形成された半導体記憶装置が提案されている。この装置の概略断面図を図１３に示す。この装置では、ソース９０６とドレイン９０７の少なくとも一方において半導体層９０１が厚くなっている。また、この装置は、半導体層９０１のソース９０６とドレイン９０７とチャネル９０８の形成領域以外の領域に、半導体層９０１と同じ導電型の不純物が高濃度ドープされたボディコンタクト領域９０９を有している。ソース９０６又はドレイン９０７と、ボディコンタクト領域９０９とは、素子分離用のフィールド酸化膜９１７によって分離されており、フィールド酸化膜９１７下の半導体層９０１を介して、ボディコンタクト領域９０９より半導体層９０１の電位を制御する構造となっている。
【０００５】
【特許文献１】特開平４−３１３２７４公報
【特許文献２】特開平８−１７２１９９公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上記いずれの公報の技術も、チャネル幅方向（各図の紙面手前又は奥行き方向）の先には、チャネルの端（以下、チャネル端）が存在する。このチャネル端においては、書き込みや消去の際の電圧印加時に電界が集中することで、意図しないキャリア注入が起こることがある。意図しないキャリア注入は、ソースからドレインへのリーク電流を発生させたり、あるいは、チャネル端でのソースからドレインへの回りこみリーク電流を発生させたりする。これらのリーク電流があると、書込み状態の読出し電流がその分大きくなり、消去状態との差、いわゆるメモリウィンドウを低下させてしまう、という課題がある。
【０００７】
また特に、特開平８−１７２１９９公報の半導体記憶装置は、チャネル９０８内で半導体層９０１の膜厚を変化させた複雑な構造を有している。そのため、製造の際に装置間で構造そのものがばらつきやすく、構造ばらつきに起因する特性ばらつきが問題となる。
すなわち、半導体層９０１表面に対し、フォトリソグラフィ及びエッチングによって傾斜部を設けてから、ゲート電極用材料膜の堆積、フォトリソグラフィ及びエッチングによってゲート電極９０５を形成する。そのため、傾斜部とゲート電極９０５との位置関係が、フォトリソグラフィの目合せズレによって変化することになる。例えば図１２のような構造の場合、ゲート電極９０５が相対的に紙面左寄りに形成された場合には、チャネル９０８としての半導体層９０１には厚い部分が多くなる。逆にゲート電極９０５が相対的に紙面右寄りに形成された場合には、チャネル９０８としての半導体層９０１には薄い部分が多くなる。このように、リソグラフィの目合せズレが、チャネル９０８部分の半導体層の膜厚の分布に影響を与えるため、装置の特性にも影響を与えることになる。つまり、リソグラフィの目合せズレが装置の特性をばらつかせるという問題がある。
【０００８】
また、チャネル９０８内で半導体層９０１の膜厚を変化させた構造を得るために、半導体層をエッチングする場合、チャネル９０８の表面がエッチングに曝されることになり、ダメージを受ける。このダメージは装置の特性を劣化させる。このダメージも特性ばらつきの原因となる。また更には、傾斜部の形状のばらつきも特性ばらつきの原因になる。
以上の問題を解決しうる構造の半導体記憶装置を提供することが望まれている。
【課題を解決するための手段】
【０００９】
本発明の発明者は、以上の問題を解決し、メモリウィンドウが大きく信頼性の高い半導体記憶装置を見出すことで本発明に至った。
かくして本発明によれば、 表面が絶縁体からなる支持基板の上に設けられた半導体層と、
前記半導体層内に設けられた、第１の導電型の２つの拡散層領域と、
前記２つの拡散層領域の間の前記半導体層内に位置するチャネルと、
前記チャネルの上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
を有し、
前記ゲート絶縁膜は、電荷蓄積機能を有し、
前記ゲート電極は、その少なくとも一部がリング状平面構造をなし、
前記２つの拡散層領域の一方が、前記リング状平面構造の内側に存在し、他方が前記リング状平面構造の外側に存在することを特徴とする半導体記憶装置が提供される。
【発明の効果】
【００１０】
本発明の装置によれば、チャネルが、概ねリング状に形成されるため、いわばチャネルに端が無いかのような構造を実現できる。電荷蓄積機能を有するゲート絶縁膜（メモリ膜）に記憶された情報は、２つの拡散層領域間に流れる読出し電流が、大きい状態か小さい状態かを測定することで読み出せる。本発明のようにチャネルがリング状構造をとらず、通常の薄膜トランジスタと同様の構造をとる場合、チャネル端が存在することになる。このチャネル端において、リークパスが生じる恐れがある。例えば、読出し電流小の記憶状態（以下、記憶状態小）に対する読出し時にリークがあると、読出し電流大の記憶状態（以下、記憶状態大）との差が小さくなってしまう。本発明では、このようなチャネル端のリークが防止できる。従って、記憶状態小に対する読出し時には、効果的に読出し電流を抑制できるので、記憶状態小と記憶状態大の状態との差を顕著なものとすることができる。これにより、メモリウィンドウを拡大でき、装置の信頼性を向上できる。
また、本発明の装置は、特殊なプロセスを用いることなく、低コストで簡単に製造可能な構造である。
【００１１】
本発明の装置は、前記ゲート電極がゲート電極配線を備え、ゲート電極配線がリング状平面構造の外周の少なくとも一部に接続された構成を備えてもよい。この構成を有することで、ゲート電極配線上にコンタクトプラグを設置して上部配線と接続することができる。また、他の素子と接続してメモリ回路を構成できる。更に、複数の装置のゲート電極配線を直接につなぐことで、装置をアレイ状に配置できる。
本発明の装置は、ゲート電極配線が、リング状平面構造のリング中心方向に沿う幅の２倍以下の配線長方向に直交する幅を有する構成を備えてもよい。この構成を備えることで、ゲート電極配線とリング状平面構造との交点領域を十分に小さくすることができる。これにより、記憶状態小をもたらす動作を行う際に、交点領域上のゲート絶縁膜に十分なキャリア注入が可能となる。よって、記憶状態小に対する読出しの際に、交点領域における電流の漏れを抑制し、読出し電流を小さくできる。その結果、記憶状態小と記憶状態大との差を大きくできので、メモリウィンドウが大きく信頼性の高い装置を提供できる。
【００１２】
リングの外周の方が、リングの内周よりも周囲長が大きい。よって、本発明の装置は、リング状平面構造の内側に存在する拡散層領域がドレイン、外側に存在する拡散層領域がソースである構成を備えてもよい。この構成を備えることで、ソース近傍よりもドレイン近傍の方が、チャネル幅が小さくなる。ソースとドレイン間に電位差を設けて電流を流すことでゲート絶縁膜へ電荷注入を行う際、ソース側のチャネル幅が、ドレイン側より大きくなるため、電流を流しやすい。その結果、ソース近傍のチャネルの電圧降下を抑制できる。また、チャネル幅の小さい内周のドレイン近傍のチャネルに、より強い横方向電界を印加できる。この印加によって、効果的に電荷を発生させることができるので、電荷を高速で注入できる。
また、複数の装置を配置する際には、リング状平面構造の外側をソースとすることで、隣接する装置とソースを共有化することができる。共有化することで、高密度に装置をレイアウトすることができるので、複数の装置からなるレイアウト面積を低減することができるメリットもある。
【００１３】
本発明の装置は、半導体層が、第２導電型のボディコンタクト領域を有する構成を備えてもよい。この構成を備えることで、ボディコンタクト領域よりソース、ドレイン及びチャネルが形成されていない半導体層（ボディ）の電位（ボディ電位）を制御できる。制御することで、動作時に発生する余剰キャリアを速やかに排出することができるので、ボディ電位を安定化し、動作バラツキや誤動作を防止できる。また、ボディ電位が制御できるため、記憶状態大をもたらす動作方法として、ボディと拡散層領域との間に逆方向バイアスを印加することでホットキャリアを生成する、高速な電荷注入動作方法を採用できる。また、複雑な工程を経ることなくボディコンタクト領域を形成できる。
【００１４】
本発明の装置は、ボディコンタクト領域が、ゲート電極配線とオーバーラップしている部分を有する構成を備えてもよい。この構成を備えることで、記憶状態大をもたらす動作を行う際に、ゲート電極の電位を、その下の半導体層を蓄積させるような電位とすることにより、ボディコンタクト領域からゲート電極下の半導体層へキャリアを流れ込ませて蓄積層を形成できる。この蓄積層の形成により、動作時にキャリアが発生する位置からボディコンタクト領域に到るまでの低抵抗な電流経路ができるので、ボディ電位の制御性が高く、安定した高速な電荷注入動作が可能となる。
【００１５】
本発明の装置は、支持基板がガラス基板又は樹脂基板である構成を有していてもよい。この構成を備えることで、安価な基板を用いることができ、その結果、製造コストを低くすることができる。また、これら基板は断熱性が高いため、情報記憶のための電荷注入動作の際に両拡散層間に電流を流すと、基板に発生するジュール熱によって装置の温度を上げることができる。上昇した温度は、電荷注入を促進するため、高速な電荷注入が可能となる。
本発明の装置は、第１の導電型が、ｐ型である構成を有していてもよい。この構成を備えることで、ｐ型の半導体記憶装置を得ることができる。表面が絶縁体からなる支持基板、特にガラス基板や樹脂基板、を用いて比較的低温のプロセスで装置を製造しても、ｐ型の装置は、動作時のダメージが少なく、より安定したメモリ特性を備えることが可能である。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を図示の形態により詳細に説明する。
以下の説明では、主にｐ型の装置について説明するが、本発明はｎ型の装置でも実施可能である。ｎ型の装置の場合は、以下の記述において、不純物の導電型を逆導電型とし、印加電圧を逆バイアスとすればよい。ただし、ガラス基板等の耐熱性の低い基板を用いる場合には、製造の際に低温のプロセスを用いることになる。低温プロセスでは、ｎ型よりもｐ型の装置の方が、書込み及び消去を繰り返し安定に行うことができ、より信頼性が高いため、好ましい。なお、第１の導電型がｐ型の場合、第２の導電型はｎ型を、第１の導電型がｎ型の場合、第２の導電型はｐ型を意味する。
【００１７】
また、以下において主に説明するｐ型の装置の場合、電荷蓄積膜にホールが蓄積された状態、ｎ型の装置では電子が蓄積された状態を書き込み状態と定義する。消去状態とは、電子ないしホールがほとんど蓄積されていない状態か、電子とホールが同程度蓄積され電気的に中和されている状態か、あるいは書き込み状態とは逆タイプのキャリア（ｐ型の装置の場合は電子、ｎ型の装置の場合はホール）が主に蓄積されている状態を指すこととする。
【００１８】
（実施形態１）
図１（ａ）及び（ｂ）は、実施形態１の装置（以下、メモリ素子とも呼ぶ）の模式図である。図１（ａ）は概略平面図、図１（ｂ）は図１（ａ）のＢ〜Ｂ’間の概略断面図である。
支持基板１０１上に薄いｎ型の半導体層（例えば、３０〜１５０ｎｍ）１１９が設けられており、更に半導体層１１９上には、電荷蓄積能力を有するゲート絶縁膜１４９を介して、ゲート電極１３０が設けられている。
【００１９】
本発明は、ゲート電極が、半導体層１１９上でリング状平面構造１３１を有していることを特徴の１つとしている。そして、リング状平面構造１３１の内側及び外側の半導体層１１９には、それぞれ、ｐ型の導電型を有する拡散層領域１１２、拡散層領域１１３が設けられている。拡散層領域以外の領域の半導体層１１９はボディ領域１１１を構成している。特に拡散層領域１１２と１１３との間に挟まれたボディ領域１１１の表面は、装置動作時にドライブ電流が流れるチャネル１１４となっている。つまり、リング状平面構造１３１の下の半導体層１１９の表面が、チャネル１１４となるわけである。
【００２０】
拡散層領域１１２、１１３には、それぞれコンタクトプラグ１０２が設置されている（図１（ｂ）では図示略）。これら拡散層領域は、層間絶縁膜を介して設けられる上部配線によって、適宜、メモリ素子動作用の回路に接続できる（層間絶縁膜、上部配線は図示略）。また、リング状平面構造１３１の一部から、ゲート電極配線を柄のように延長可能である（図の１３２）。適宜、ゲート電極配線にはコンタクト形成部１３０を設けてもよい。コンタクト形成部１３０は、コンタクトプラグの設置により、上部配線に接続できる。あるいはメモリ素子を複数配置した場合は、メモリ素子間でゲート電極配線同士を接続することで、ゲート電極配線をいわゆるワード線として使用することもできる。
【００２１】
図１（ａ）では、拡散層領域１１３上のコンタクトプラグ１０２を複数個、リング状平面構造１３１を取り囲むように配置しているが、ゲート電極に所望の電圧を印加可能であれば、この個数に特に制限はない。例えば、拡散層領域１１３の表面に、金属シリサイドのような低抵抗膜を設置した場合は、拡散層領域上の低抵抗膜の少なくとも１箇所にコンタクトプラグを設置しておけばよい。
なお、図１（ａ）では、リング状平面構造１３１の内周と外周を四角形に形成したように描いているが、頂点が角になっている必要はない。頂点が角張った四角形のリング状平面構造より、頂点が曲率をもって丸まっている方が、電界集中によるメモリ素子の破壊を防止できるので、より好ましい。
【００２２】
また、必ずしも図１（ａ）のような四角形である必要はなく、六角形、八角形等の多角形を用いることができる。また特に、図２（ａ）のように、円形でもよい。円形の場合、リング状平面構造１３１下のチャネルに、均一性よく電界をかけることができる。その結果、動作バラツキが抑えられるので、特に好ましい。
また、図１（ａ）では、ゲート電極には、リング状平面構造１３１の外周の少なくとも一部にゲート電極配線１３２が接続されている。図１（ａ）では、ゲート電極配線１３２を、１箇所のみに設置しているが、図２（ｂ）のように複数個所に設置してもよい。複数設置したゲート電極配線を、隣のメモリ素子のゲート電極と接続することも可能である。また、同じ半導体層の島上に、複数のリング状平面構造１３１及び拡散層領域１１２を設け、拡散層領域１１３をメモリ素子間で共有させてもよい。共有させることで、高密度にメモリ素子をレイアウトすることができる。このような場合、リング状平面構造１３１の内側の拡散層領域１１２をそれぞれの素子のドレインとし、リング状平面構造１３１の外側の拡散層領域１１３を共通ソースとすることが好ましい。
【００２３】
ゲート電極配線１３２の配線長方向に直交する幅は、リング状平面構造１３１との交差部近傍において、リング状平面構造１３１のリング中心方向に沿う幅の２倍以下であることが好ましく、概ね同程度以下であることがより好ましく、より細いことが好ましい。これにより、交差部におけるゲート絶縁膜１４９にも、書込み時に効果的にキャリアを注入することができる。その結果、書込み状態における読出し電流を小さいものとすることができるので、メモリウィンドウが大きい、信頼性の高いメモリ素子を得ることができる。
【００２４】
支持基板１０１としては、表面が絶縁体からなる基板であれば特に限定されない。例えば、半導体基板上に絶縁膜を形成したもの（例えば基板上に他の装置を形成した後、その上に形成する層間絶縁膜）や、ガラス基板のような絶縁体からなる基板を用いることができる。特に、本発明は、ガラス基板や樹脂基板等の廉価な絶縁体基板を用いる場合に、製造コストを下げられるメリットがある。
【００２５】
半導体層１１９には、アモルファス、多結晶、単結晶のシリコンを用いることができ、また、ゲルマニウム、シリコンゲルマニウム等を用いることも可能である。
例えば、支持基板１０１としてガラス基板を用いた場合、その表面にアモルファスの半導体層を形成した後に、これをレーザーアニールして結晶化することで、本実施形態に適した半導体層１１９を安価に形成することができる。特にこの場合、上述のように装置をｐ型として形成することが、良好なメモリ特性を得ることができ、特に好ましい。
また、他の形態としては、ＳＯＩ（シリコン・オン・インシュレータ）基板を使用し、その表面を適宜素子分離加工して、半導体層１１９を得ることも可能である。この場合は、ｎ型の装置として形成しても良好なメモリ特性を得ることができる。
【００２６】
電荷蓄積機能を有するゲート絶縁膜１４９は、例えば、シリコン窒化膜や、炭素原子を含有するシリコン酸化膜等を用いることができる。特に後者の場合、メモリ素子にも通常の薄膜トランジスタ（非メモリ素子）にも、同じゲート絶縁膜を用いることができる。そのため、両素子を同じ工程で同時に形成することができ、両素子を同一基板上に極めて容易に混載させることができる。この場合、メモリ素子は、通常の薄膜トランジスタよりもゲート長を小さくしておくとよい。これにより、通常の薄膜トランジスタよりもメモリ素子の方に高い電界をかけることができるので、メモリ素子に電荷注入を行うことができる。つまり、同じゲート絶縁膜を持つ素子でも、ゲート長の選択により、機能を変えることができる。例えば、メモリ素子のゲート長を、非メモリ素子のゲート長の１０〜７０％とすることができる。
【００２７】
また、好ましい形態としては、図１（ｂ）に示したように、ゲート絶縁膜１４９を、ボトム絶縁膜１４１、電荷蓄積絶縁膜１４２、トップ絶縁膜１４３の積層構造として形成することである。この積層構造では、電荷蓄積絶縁膜１４２中に保持された電荷が外部に流出することを、ボトム絶縁膜１４１とトップ絶縁膜１４３が阻害するため、電荷の保持特性が向上する利点がある。ボトム絶縁膜１４１とトップ絶縁膜１４３の膜には、比較的電荷トラップ準位が少なく、電荷に対するエネルギー障壁の高い材質が好ましい。例えばボトム絶縁膜１４１及びトップ絶縁膜１４３としてはシリコン酸化膜を用いることができる。電荷蓄積絶縁膜１４２としては、シリコン窒化膜のような電荷トラップ準位を有する絶縁膜や、シリコン酸化膜のような絶縁膜中に半導体や金属の微粒子を含む膜が挙げられる。
【００２８】
電荷蓄積機能を有するゲート絶縁膜１４９の構造は、装置の仕様によって適切に決定すればよい。例えば、図１（ｂ）のような積層構造にする場合には、ボトム絶縁膜１４１の膜厚は３〜２０ｎｍ程度、電荷蓄積絶縁膜１４２の膜厚は３〜５０ｎｍ、トップ絶縁膜１４３の膜厚は３〜５０ｎｍ程度の範囲で設定するとよい。これらの膜は薄く設定した方が、書込み又は消去を低電圧で行うことができるので、装置を低消費電力化することができる。特に、ボトム絶縁膜１４１をトップ絶縁膜１４３よりも薄く設定するのが好ましい。ボトム絶縁膜１４１は薄いほど電荷注入効率が上がり書込み又は消去の速度が向上する。一方、トップ絶縁膜１４３はボトム絶縁膜１４１より厚くすることで、電荷蓄積絶縁膜１４２とゲート電極１３１との間の電荷のやり取りを防止できる。その結果、電荷の長期保持や、誤書込み・誤消去防止の面で有利となる。しかし一方、これらの膜が薄すぎると、蓄積電荷の外部への流出、読出し動作での誤書き込みや誤消去等が起こることがある。よって、所望のメモリ素子の仕様にあわせて、適宜膜構成を選択すればよい。
ゲート電極１３０としては、不純物を高濃度にドープしたポリシリコン、あるいは、タングステン、モリブデン等の金属を用いることができる。
【００２９】
図１（ａ）及び（ｂ）の構造は、例えば次のようにして得ることができる。
まず、ガラスのような絶縁体基板上に、例えばＣＶＤ法によって２０〜２００ｎｍ程度のシリコンからなる半導体膜を設ける。必要に応じて、レーザーアニール等の手法を用い、半導体膜を結晶化してもよい。
次に、フォトリソグラフィとエッチング技術を用い、形成すべきメモリ素子の形状に合わせて適当な形にこの半導体膜を加工し、島状の半導体層１１９を形成する。あるいは、ＳＯＩ基板表面を加工することで、このような絶縁体上に島状の半導体層１１９を形成することも可能である。
【００３０】
次に、半導体層１１９上に、電荷を蓄積する機能を有する絶縁膜を形成する。ここでは例えば、ＣＶＤ法により、３〜２０ｎｍ程度のシリコン酸化膜、３〜５０ｎｍ程度のシリコン窒化膜、３〜５０ｎｍ程度のシリコン酸化膜を順次堆積することで、積層構造とする。下層のシリコン酸化膜は、支持基板の耐熱性が高ければ、半導体層１１９表面の熱酸化によっても形成できる（この場合は、酸化で消費される分を考慮して、あらかじめ半導体層を厚めに形成しておくとよい）。また、支持基板としてガラスのような耐熱性の高くない材料を用いる場合には、ＣＶＤ法等を用いて絶縁膜を堆積して形成することができる。
【００３１】
次に、この絶縁膜の上に、ドープされたポリシリコンのような多結晶半導体、あるいはタングステンやモリブデン等の金属からなる導電体膜を堆積する。導電体膜をフォトリソグラフィとエッチング技術を用いて加工することで、リング状平面構造１３１とコンタクト形成部１３０を備えたゲート電極を形成する。
次に、必要に応じ、シリコン酸化膜のような注入保護膜を、絶縁膜の表面に形成した後、例えばフォトレジストによるマスキングとイオン注入法を用いることで、拡散層領域を形成しようとする領域へ、ボロンのようなｐ型不純物を導入する（ｐ型の装置を形成する場合）。
【００３２】
しかる後、適宜アニール処理を行い、不純物を活性化することで、拡散層領域１１２、１１３を形成することで、図１（ａ）及び（ｂ）の構造が得られる。拡散層領域１１２、１１３を形成するためのイオン注入の際に、ゲート電極が注入マスクとして機能する。そのため、ゲート電極下の半導体層１１９への不純物注入は抑えられ、ゲート電極に覆われない領域には不純物が注入される。これによって、リング状平面構造１３１の内側と外側にそれぞれ、拡散層領域１１２、１１３が自己整合的に形成されることになる。
この後、必要に応じ、層間絶縁膜を形成し、層間絶縁膜を貫通するコンタクトプラグを拡散層領域１１２、１１３、第１のゲート電極１３０に設け、更にコンタクトプラグと接続する上部配線を形成してもよい。
以上の製造工程は、特殊な技術や装置を必要とすることなく、例えば通常の薄膜トランジスタの製造に用いられる技術や装置を用いて容易に実現することができる。
【００３３】
図３（ａ）及び（ｂ）を用いて、本実施形態の装置への書込み動作と読出し動作を説明する。図３（ａ）及び（ｂ）は、リング状平面構造１３１付近の断面模式図であり、図１（ａ）のＣ〜Ｃ’間における断面図に相当する。
書込み動作は、拡散層領域１１２、１１３の一方をソース、一方をドレインとして、ドレインに負の書込み電圧を印加し、更にリング状平面構造１３１に、ソースの電位に対して負の書込み電圧を印加することにより行う。図３（ａ）及び（ｂ）では、拡散層領域１１２をソース、拡散層領域１１３をドレインとしている。図３（ａ）のようにソース〜ドレイン間に電流１５１を流し、その際に発生する高エネルギーな電荷を、電荷蓄積機能を有するゲート絶縁膜１４９中へ注入することによって行う（図の矢印１５２）。本実施形態では、ゲート絶縁膜１４９が３層構造を有しているため、電荷蓄積絶縁膜１４２中へ電荷が注入される。
【００３４】
例えば、拡散層領域１１２（ソース）をグラウンド電位とし、拡散層領域１１３（ドレイン）へ書込みドレイン電圧（例えば−５〜−１５Ｖ）を印加する。ゲート電極には書込みゲート電圧（例えば−６〜−３０Ｖ）を印加する。この時、ソースとなる拡散層領域１１２と、ドレインとなる拡散層領域１１３との間のチャネル１１０に大きな電流１５１が流れ、チャネル１１０の温度がジュール熱による発熱で上昇する。この温度上昇により高エネルギーな電荷が多量に発生する。発生した高エネルギーの電荷の一部は、ゲート電極１３０の電界の影響により紙面上方向へ走り（図３（ａ）の１５２）、電荷蓄積機能を有するゲート絶縁膜１４９中へ飛び込んでトラップされる。これにより、電荷蓄積機能を有するゲート絶縁膜１４９へ電荷（図３（ａ）ではホール）がトラップされた書込み状態を、高速に実現することができる。加えて、この書き込み方法は、メモリ素子へのダメージも少ない。
このような効果は、支持基板としてガラス基板や樹脂基板等の断熱性の高い材質の基板を用いた場合、書込み時の電流によるジュール熱により素子を効果的に加熱できるため、顕著に得ることができる。
【００３５】
次に、本実施形態のメモリ素子の読出し動作について説明する。本実施形態のメモリ素子における記憶情報の読み出しは、ゲート絶縁膜１４９中の電荷の多寡が、拡散層領域１１２、１１３間のドライブ電流の多寡に影響することを利用する。すなわち、例えば拡散層領域１１３をソース、拡散層領域１１４をドレインとして使用する場合は、拡散層領域１１３をグラウンド電位とし、拡散層領域１１２へ読出しドレイン電圧（例えば−５Ｖ）を印加する。ゲート電極１３０へ読出しゲート電圧（例えば−５Ｖ）を印加する。ゲート電極１３０へ読出しゲート電圧が印加されることにより、図３（ｂ）に示すように、拡散層領域１１３〜拡散層領域１１２間のチャネルに読出し電流１５３が流れる。この時、書込み状態すなわちゲート絶縁膜１４９にホール（電荷）が蓄積された状態であれば、この蓄積したホールは、ゲート電極１３０がチャネルへ及ぼす電界の影響を打ち消す。このため、書込み前の状態に比べ、拡散層領域１１３〜拡散層領域１１２間に流れる読出し電流１５３が小さくなる。つまり、情報記憶をゲート絶縁膜１４９のトラップ電荷量と結びつけ、これをドライブ電流の多寡に反映させることにより、情報の記憶と読出しが可能となる。
【００３６】
なお、本実施形態のメモリ素子においては、ゲート電極がリング状平面構造を有することで、リング状平面構造の下に形成されるチャネルもリング状をなす。リングの太さ（リング中心方向に沿う幅）がチャネル長に相当することになり、リングの周長がチャネル幅に相当することになる。チャネル長が小さいと、書込み時の電流が流れやすくなることから、メモリ素子を書込みやすい。その一方、過度にチャネル長が小さいと、短チャネル効果の影響が大きくなり、かつメモリ素子間の特性バラツキも大きくなる。従って、チャネル長は０．１〜５μｍの範囲にするのがよく、より好ましいチャネル長は０．３〜３μｍである。またチャネル幅は、リングの内側の拡散層領域に最低１つのコンタクトプラグを設置できるようなサイズとすることが好ましい。すなわち、リングの内側の拡散層領域に最低１つのコンタクトプラグを設置すると共に、このコンタクトプラグがゲート電極に接触しないように、製造時のフォトリソグラフィにおける目合わせズレ等のマージンをリング状平面構造〜コンタクトプラグ間に見込んで、チャネル幅を規定することが好ましい。例えばリングの内周を正方形に設計する場合、その内周の１辺は、例えば、上記マージン×２＋コンタクトプラグ径の大きさに規定できる。この場合、チャネル幅は４辺分、つまり、おおよそその４倍の値となる。
【００３７】
ここで、本実施形態は、書込みの際、電流によって発生する熱を利用した書込み方法を行っている。このため、チャネル幅が大きい方が、書込み時により大きなジュール熱をチャネルが発生し、チャネルの温度が上がりやすいことから、メモリ素子への書込みをより高速に行うことができる。
【００３８】
この特性は、基板の材料としてガラスや樹脂等の熱伝導率の低いものを用いた場合に顕著であり、チャネル幅が大きいほど書込み効率が高く、より低電圧での書込みが可能となる。本実施形態ではリング型ゲートを採用することによって、リング径はその内部にコンタクトプラグが設置できるような大きさとなる。従って設計しうるチャネル幅（リング周長）もこれに相応して大きくなるが、チャネル幅が大きいことによる書込み効率の向上、という利点が同時に得られる。例えばコンタクトプラグ径を０．５μｍ、コンタクトプラグとゲート電極との距離を１μｍとし、リングの内周を正方形に設計した場合、チャネル幅はおおよそ１０μｍとなる。チャネル幅５μｍ以上あれば、書込み時の発熱による書込み効率促進効果が顕著に得られるので、５μｍ以上とすることが好ましい。この観点では、上記の例は十分なチャネル幅を有していることになる。
【００３９】
なお上記では、リング状平面構造１３１の内側の拡散層領域１１２をドレイン、リング状平面構造１３１外側の拡散層領域１１３をソースとしたが、逆に内側をソース、外側をドレインとすることも可能である。上記のように外側をソースとした場合、ソース側のチャネル幅がリング状平面構造の外周、ドレイン側のチャネル幅がリング状平面構造の内周となる。つまり、ソース側よりもドレイン側の方が、チャネル幅が小さくなる。書込みの際に、ソース〜ドレイン間に電位差を与え電流を流すと、チャネル幅が大きく電流を流しやすい外周のソース近傍での電圧降下を抑制できる。この抑制により、チャネル幅の小さい内周のドレイン近傍の方に、より強い横方向電界がかかり、効果的に電荷を発生させることができるので、高速な書込みができる。
【００４０】
ここで、図４（ａ）〜（ｃ）に、本実施形態のメモリ素子に対する、参考技術（１）のメモリ素子の構造を示す。図４（ａ）は平面模式図、図４（ｂ）は図４（ａ）のＢ〜Ｂ’間の断面模式図、図４（ｃ）は図４（ａ）のＣ〜Ｃ’間の断面模式図である。参考技術（１）のメモリ素子は、本実施形態のようなリング状ではなく、半導体層１１９表面を単純に横切る構造のゲート電極１３３を有している。ゲート電極１３３の両側の半導体層に２つの拡散層領域１１２、１１３が設けられ、その間にボディ領域１１１を有し、特にその表面付近は、電流が流れる経路であるチャネル１１４となっている。すなわち、従来の薄膜トランジスタとほぼ同様の平面形状を有している。この参考技術のメモリ素子も、書込み・読出し動作を上述と同様の方法で行うことができる。
【００４１】
この参考技術（１）のメモリ素子は、上述のように、ゲート電極１３３が半導体層１１９を横切るように設置されており、両者が向かい合った領域がチャネル１１４となっている。そのため、チャネル１１４のチャネル幅方向の端は、図４（ｂ）に示すように、半導体層１１９のエッヂ部１１５となっている。このため、書込み動作時に、エッヂ部１１５に電界が集中することで、メモリ素子間の動作バラツキや、動作不良が生じる場合がある。
【００４２】
図５に、本実施形態のメモリ素子と参考技術（１）のメモリ素子の、初期状態及び書込み状態の読出し特性の例を示す。図５は各状態のドレイン電流〜ゲート電圧（Ｉｄ−Ｖｇ）カーブである。ここでは、ゲート絶縁膜としての、トップ絶縁膜１４３／電荷蓄積絶縁膜１４２／ボトム絶縁膜１４１には、シリコン酸化膜（膜厚４０ｎｍ）／シリコン窒化膜（膜厚４０ｎｍ）／シリコン酸化膜（膜厚１０ｎｍ）を用い、ゲート長は０．６μｍ、ゲート幅は４０μｍとした。書込みは、ソース電位を基準とし、ドレインに−７Ｖ、ゲート電極に−２７Ｖを、１秒間印加して行った。読出しは、ソースに対しドレインに−５Ｖを印加し、ゲート電圧はスイープした。図５では、横軸にゲート電圧、縦軸にドレイン電流の絶対値（チャネル幅１μｍあたり換算）をプロットしている。
【００４３】
図５に示すように、参考技術（１）では、本実施形態に比べ、書込み後の電流が大きくなっていることがわかる。大きくなるのは、以下の理由によると考えられる。参考技術（１）ではチャネル幅方向のチャネル端が、半導体層のエッヂ部１１５になっており、書込み時に電界が集中しやすい。そのため、エッヂ部においてはホール注入のみならず、電子注入も顕著に発生する。注入によりトラップされた電子のポテンシャルは、図５の参考技術（１）のように、書込み状態の電流を大きくすると考えられる。
【００４４】
一方、本実施形態では、図１（ａ）及び（ｂ）で説明したように、チャネルをリング状に構成することによって、いわば、チャネル端が無いかのような効果をもたらすことができる。これによって、参考技術（１）よりも書込み状態の電流を抑えられると考えられる。図６（ａ）に、本実施形態のメモリ素子の、書込み時及び読出し時の電流の流れを示す（図中の１５１（１５３））。図では、ゲート電極１３０を点線で示し、コンタクトプラグは省略している。このように、リング状のチャネル１１４に電流が流れ、参考技術のように、エッヂ部１１５のようなチャネル端が存在しないために、エッヂ部に起因する書込み状態の読出し電流の増加が発生しないものと考えられる。
【００４５】
ここで、ゲート電極のリング状平面構造１３１とゲート電極配線１３２の交点の拡大模式図を図６（ｂ）に示す。この交点ではチャネルの構造がやや変則的になっており、２つの拡散層１１２と１１３とは対向していない。ゲート電極配線１３２の配線長方向に直交する幅が太いほど、この対向していない交点領域も大きくなる。過度に太いと、書込み時に、この交点領域のゲート絶縁膜へ十分なキャリア注入を行うことができないことがある。そのため、交点領域のみ低いしきい値にとどまり、書込み後の読出しにおいてリークパスとなって読み出し電流を増加させる恐れがある。そこで、ゲート電極配線１３２の太さは、交点領域近傍において、リング状平面構造１３１の太さの２倍以下であることが好ましい。これにより、書込み時には交点領域にも、ゲート電極配線１３２の両側の拡散層領域１１３ａ、１１３ｂと、リング状平面構造１３１内の拡散層領域１１２との間で、十分な書込み電流１５１が流れ、この領域のゲート絶縁膜へも十分なキャリア注入がなされ、高しきい値とすることができる。このため、書込み後の読み出しの際には、ソース〜ドレイン間電流を小さいものとすることができる。
【００４６】
交点領域は小さい方が好ましく、この点で、ゲート電極配線１３２は細い方が好ましい。例えばゲート電極配線１３２とリング状平面構造１３２の太さを概ね同じとすることで、特に信頼性の高いメモリ素子とすることができる。
例えば初期状態と書込み状態の２つの状態を情報記憶に結びつける場合、両者の読出し電流差（メモリウィンドウ）が大きいほど、メモリ素子としての信頼性が高くなる。特に書込み状態の読出し電流が低く抑えられている時には、メモリ読出し回路による２つの状態の判別が、より容易に安定して行えるので、メモリ読出し回路を簡略化することができるというメリットがある。特に、ガラスのような耐熱性の低い基板を支持基板１０１として用い、メモリ読出し回路用トランジスタを同一基板上に薄膜トランジスタとして形成する場合、メモリ読出し用回路が、特性バラツキの大きい薄膜トランジスタで形成されることになる。この場合、書込み状態の読出し電流を可能な限りゼロに近づければ、初期状態との差を顕著にできる。顕著にできれば、読出しを安定して行うことができるので、信頼性の高い装置を得ることができる。この点で、本実施形態は有利であり、メモリウィンドウの大きい、信頼性の高いメモリ素子を得ることができる。
【００４７】
また、メモリ素子のゲート電極と、ソース・ドレイン間に高電圧を印加することで、ＦＮトンネル現象を利用して、ゲート絶縁膜へのキャリア注入を行い、これによって例えば消去動作を行うこともできる。つまり、ＦＮトンネル現象を利用する消去状態と、書込み状態との２つの状態を情報記憶に結び付けることも可能である。この場合も、参考技術（１）では、チャネル端の半導体層のエッヂ部に電界が集中し、メモリ素子の破壊や異常動作が起こる恐れがある。従って、半導体層のエッヂをチャネルが有さない本実施形態の方が、参考技術（１）より、安定した消去が可能となる。
なお、上記のように、ゲート電極をリング状に形成してチャネル端の影響を抑制することが、本実施形態の特徴であるので、図１の構造だけではなく、例えば図２の構造のように、リング状のゲート電極の構造を適宜アレンジできる。
【００４８】
なお、上記実施形態においては、ゲート電極へのコンタクトプラグを、リング状平面構造１３１の外に設けたコンタクト形成部１３０において行っているが、リング状平面構造１３１上へ設置することも可能である。その場合、ゲート長は、コンタクトプラグの径と目合わせずれマージンとを少なくとも含む大きさとすればよい。但し、チャネル長を小さくする方が、メモリ素子に情報を書込みやすくなる。従って、本実施形態のようにリング状平面構造１３１の外にコンタクトプラグを設置する方が、チャネル長を小さくできる。加えて、リング状平面構造１３１の外にコンタクトプラグを設置すると、チャネル長設計の自由度を向上できる。
【００４９】
（実施形態２）
図７は、実施形態２のメモリ素子の模式図であり、図７（ａ）は平面図、図７（ｂ）は図７（ａ）のＢ〜Ｂ’間における断面図である。
実施形態１との違いは、半導体層１１９の一部に、ｎ型の導電型を有するボディコンタクト領域１１６を設けている点にある。すなわち、ゲート電極の、リング状平面構造１３１から延長したゲート電極配線１３２の方向に、半導体層１１９も延長されている。その延長された半導体層１１９の一部に、ｎ型のボディコンタクト領域１１６が設けられている。更に、ボディコンタクト領域１１６は、コンタクトプラグ１０２を通じて、層間絶縁膜上の上部配線（図示略）によって、適宜周辺回路に接続され、電圧の印加が可能となっている。その他の構成については、実施形態１に準拠している。
【００５０】
ボディコンタクト領域１１６は、図７（ａ）の平面図において、コンタクト形成部１３０と接するように設けられるのが好ましい。これにより、後に説明する消去動作の際に、チャネルに発生するキャリアのうち不要のものを（本実施形態の場合は書き込み時にホールを注入するので、電子を）、ゲート電極下の蓄積層を介してボディコンタクト領域へと速やかに排出することができる。排出の結果、ボディ電位の制御性が高まるので、安定した消去動作が可能となる。
【００５１】
ボディコンタクト領域１１６は上記のように、ゲート電極配線と接するように設けられる。また、ボディコンタクト領域１１６と拡散層領域１１３とは直接に隣接させず、両者間に不純物濃度が両者より低い半導体層領域を設けることが好ましい。特に、図７に示すように、ボディコンタクト領域１１６と拡散層領域１１３の間が、ゲート電極配線で仕切られたように配置されることがより好ましい。後で説明する消去動作において、ｎ型のボディコンタクト領域１１６とｐ型の拡散層領域１１３の間に、逆方向バイアスに相当する電圧が印加されることになるため、比較的高濃度の領域を接するように配置すると、逆方向リーク電流が発生する場合がある。特にガラス基板のような耐熱性の低い基板を用いた場合、製造プロセスにおいて高温処理ができないため、半導体層１１９の結晶性を高くすることが困難である。そのため、半導体層１１９には、結晶欠陥や結晶粒界が多く含まれるために、このような逆方向リーク電流が発生しやすい。このような逆方向リーク電流は、消費電力の増加を招くのみならず、ボディ電位の制御性を低下させ異常動作の原因となる可能性もある。上記のように、ボディコンタクト領域１１６と拡散層領域１１３の間に低濃度の半導体層領域を設けると、このような逆方向リーク電流を抑えることができる。特に図７のようにボディコンタクト領域１１６と拡散層１１３との間をゲート電極配線で仕切るような構造とすることで、逆方向リーク電流を効果的に抑えることができる。
【００５２】
本実施形態のメモリ素子の構造は、上記実施形態１で説明したものと同様の方法で得ることができる。但し、拡散層領域１１２、１１３を形成しようとする領域と、ボディコンタクト領域１１６を形成しようとする領域にはそれぞれ、ｐ型不純物、ｎ型不純物が注入されるように、フォトレジストによるマスキングとイオン注入法を用いて、不純物元素を打ち分けるとよい。ボディコンタクト領域１１６へ導入するｎ型不純物としては、リンや砒素を用いることができる（以上、ｐ型デバイスを形成する場合）。ボディコンタクト領域を有する本実施形態の構造も、特殊な技術や装置を用いることなく、実施形態１と同様、容易に製造することができる。
【００５３】
本実施形態の書込み及び読出し方法も、上記実施形態１に準拠すればよい。ここで、本実施形態ではボディコンタクト領域１１６を有しており、書込み及び読出しの際には、ボディコンタクト領域１１６へは電圧を印加せずフローティング状態としてもよいが、適当な電圧を印加することにより、動作をより安定化させることもできる。すなわち、書込み及び／又は読出しの際、ボディコンタクト領域１１６へ例えばソースと同じ電圧を印加することにより、書込み及び／又は読出しの際のボディ１１１の電位の制御性を高めることができる。高めることによって、メモリ素子間の動作バラツキを抑えることができる。
【００５４】
次に、ボディコンタクト領域１１６への電圧印加を用いた、本実施形態のメモリ素子の消去動作について説明する。消去動作は、ボディコンタクト領域１１６の電位に対して、ゲート電極に高電位（ゲート絶縁膜の膜厚によって適宜設定される）を印加することによって、ボトム絶縁膜１４１を介したＦＮトンネルにより、電荷蓄積絶縁膜１４２へ電子を注入することによって行うことができる。より好ましい消去動作の形態として、次の方法を用いることができる。図８を用いてこれを説明する。
【００５５】
図８は、図７（ａ）のＣ〜Ｃ’間における断面模式図に相当する。消去動作は、ボディコンタクト領域１１６の電位を基準とし、この電位に対して拡散層領域１１２及び１１３へ負の消去電圧（例えば−６〜−２５Ｖ）、ゲート電極へ正の消去電圧（例えば５〜１０Ｖ）を印加する。このとき、チャネル１１４には、ボディコンタクト領域により電位を制御された電子蓄積層が形成され、拡散層領域１１２、１１３との間に、高電界のかかった逆接合空乏層が形成される。あるいは、拡散層領域１１２、１１３の強いポテンシャルによってチャネルは空乏化され、ゲート電極と拡散層領域１１２、１１３の電位差により、高電界がかかった空乏層が形成される。高電界がかかった空乏層においては、バンド間トンネル電流あるいはこれに類するリーク電流（図８の矢印１５４）が発生するため、これに起因したホットキャリア（電子）の生成が起こる。一部のホットキャリアはゲート電極の電界によって、ゲート絶縁膜１４９中に飛び込み（図８の矢印１５５）、トラップされているホールの電荷を消去する。以上によりＦＮトンネル現象を用いた電荷注入よりも、高速な消去動作が可能となる。
【００５６】
本実施形態のメモリ素子のチャネル長は３．４μｍ以下が好ましく、書換えを繰り返し安定に行うためには、チャネル長は２．４μｍ以下が更に好ましい。チャネル長を０．９μｍ以下とすれば、高速な消去が可能な高性能半導体素子が得られるのでとりわけ好ましい。一方、短チャネル効果の影響や素子間特性バラツキを抑えるため、チャネル長は０．１μｍ以上が好ましいことは、実施形態１と同様である。
【００５７】
なお、支持基板として耐熱性の低いガラス基板や樹脂基板等を用いた場合は、高温のプロセスを用いることが困難なことから、ゲート絶縁膜に高密度な膜を用いることが困難である。このような膜がホットホールに晒されるとダメージを受けやすく、素子性能の劣化を招きやすい。この場合特に、本実施形態のようにｐ型の装置としてメモリ素子を形成することで、メモリ素子の劣化を抑制することができる。ｐ型の装置とすることで、書込み時のホール注入はジュール熱のアシストを用いた低ダメージで行うことができる。また、消去は、ホールではなく電子注入により行うので、ダメージが少ない。
【００５８】
ここで、図９（ａ）及び（ｂ）に、本実施形態のメモリ素子と比較するための、参考技術（２）のメモリ素子の構造を示す。図９（ａ）は平面模式図、図９（ｂ）は図９（ａ）のＢ〜Ｂ’間における断面模式図である。図９（ａ）のＣ〜Ｃ’間における断面は、図４（ｃ）と同様である。参考技術（２）のメモリ素子は、本実施形態のようなリング状のゲート電極構造をとらず、ゲート電極１３３が半導体層１１９表面を単純に横切るように設けられている。図４（ａ）〜（ｃ）の参考技術（１）のメモリ素子と異なる点は、半導体層１１９が、ゲート電極１３３に沿った方向に、拡散層領域１１２、１１３から更に広げられ、その一部にｎ型の導電型を有するボディコンタクト領域１１６が設けられている点である。拡散層領域１１２、１１３に隣接した半導体層１１９の領域は、薄いｎ型領域１１７からなる。拡散層領域１１２と１１３の間に挟まれた領域が、チャネルとして機能するため、図９（ｂ）の矢印１１８で示した範囲が、チャネルとなる。
【００５９】
図１０（ａ）に、本実施形態のメモリ素子と参考技術（２）のメモリ素子の、初期状態、及び書込み状態の読出し特性の例を示す。図１０（ａ）は、ドレイン電流〜ゲート電圧（Ｉｄ−Ｖｇ）カーブである。ここでは、ゲート絶縁膜としての、トップ絶縁膜１４３／電荷蓄積絶縁膜１４２／ボトム絶縁膜１４１として、シリコン酸化膜（膜厚１０ｎｍ）／シリコン窒化膜（膜厚１５ｎｍ）／シリコン酸化膜（膜厚１０ｎｍ）を用い、チャネル長は０．６μｍ、チャネル幅は４０μｍとした。書込みは、ソースに０Ｖ、ドレインに−７Ｖ、ゲート電極に−１８Ｖを、１秒間印加して行った。読出しは、ソースに対しドレインに−５Ｖを印加し、ゲート電圧はスイープした。図１０（ａ）では、横軸にゲート電圧、縦軸にドレイン電流の絶対値（チャネル幅１μｍあたり換算）をプロットしている。
【００６０】
図１０（ａ）に示すように、書込み状態のＩｄ−Ｖｇカーブが、本実施形態に比べ、参考技術（２）の方が低いゲート電圧で立ち上がっている。例えば本実施形態のＩｄ−ＶｇグラフがＶｇ＝−４Ｖ付近から立ち上がっているのに対し、参考技術（２）ではＶｇ＝−２Ｖ付近から立ち上がっている。このために書込み状態の電流値も参考技術（２）の方が全体的に大きくなっている。逆に言えば、本実施形態の方が、書込み状態の電流がより低く抑えられ、初期状態との差を顕著なものとすることができている。
【００６１】
更に、本実施形態と参考技術（２）それぞれについて、消去動作を行い、再度書込みを行った結果を、図１０（ｂ）に示す。消去条件はどちらも、ボディ電位を０Ｖ、ソース及びドレインを−９Ｖ、ゲート電圧を９Ｖとし、１秒間の印加して行った。書込みは上記と同じである。消去後に書き込んだ場合、参考技術（２）のＩｄ−Ｖｇカーブ立ち上がりは、図１０（ａ）の場合よりも更に低いゲート電圧（Ｖｇ＝０Ｖ付近）において立ち上がっており、電流値が全体的に増加している。一方、本実施形態では、消去後に書き込んだ場合でも、図１０（ａ）同様に電流値が低く抑えられ、消去状態と書込み状態の電流差、いわゆるメモリウィンドウを大きなものとすることができている。つまり、信頼性の高いメモリ素子となっているのである。
【００６２】
参考技術（２）よりも本実施形態の方が書込み後の読出し電流を低く抑えられる原因については、以下のように考えられる。図１１は、参考技術（２）の読出し時の電流の流れを示し、ゲート電極を点線で示し、コンタクトプラグは省略している。参考技術（２）では、２つの拡散層領域１１２、１１３に挟まれた半導体層１１９内の領域がチャネルを成しており、両拡散層領域間に主な読出し電流１５３が流れる。書込みや消去の際、主にこのチャネル上のゲート絶縁膜へキャリアの注入が行われ、このキャリアのポテンシャルが、読出し電流１５３の多寡に影響する。書込みの際には、拡散層領域１１２と拡散層領域１１３との間に電流を流してキャリアを発生させていることから、キャリア注入は両拡散層に挟まれた領域に限定的に起こる。この領域では、書込み後にはしきい値が高くなり、読み出し電流１５３は書き込み前の状態に比べて効果的に減少する。
【００６３】
しかし、半導体層１１９は更にチャネルの外にまで広がりを持って設けられている（図の１１７の領域）。ゲート電極１３３の下であれば、この領域にも読み出しの際には反転層が形成されうるため、チャネル幅方向のチャネル端部において、回りこみ電流パス１５６が生じることになる。この回り込み電流１５６は、メインの読出し電流１５３の特性に対し、並列に存在する寄生トランジスタのような挙動を示し、この寄生トランジスタ部には書込み後にも十分なホールが注入されないため、書込み後にも読出し電流が効果的に下げられない、と考えられる。
【００６４】
更には、消去の際は拡散層領域１１２、１１３のチャネルに面した端部において、キャリアを発生させて注入を行っている。つまり、書込みと消去のメカニズムが異なっていることからも、書込み時のキャリア注入と消去時のキャリア注入で、平面的な広がりが若干異なる可能性がある。すなわち、書込み時のホール注入が、両拡散層に挟まれた領域に限定的に起こるのに対し、消去時の電子注入が、紙面横方向に広がりを持つ場合には、チャネル端部において、消去時に電子は注入されるのに書込み時にはホールがあまり注入されない領域が生じる可能性がある。このような場合には、書き込み状態の読み出しにおける回り込み電流１５６が更に顕著なものとなって、電流が十分に抑えられない恐れがある。
【００６５】
一方、本実施形態では、図６（ａ）及び（ｂ）でも説明したように、チャネルがリング状に形成されている。つまり、いわばチャネルの端が無いかのような構造をとるため、チャネル端の電流リークパスが生じることなく、書込み後の読出し電流を効果的に抑えられるのだと考えられる。これにより、本実施形態では、消去状態と書込み状態の読出し電流の差を顕著なものとすることができ、安定した読み出し可能な、信頼性の高いメモリ素子が提供されるのである。
【００６６】
なお、本実施形態でも、ゲート電極配線の太さは、リング部との交点付近において、リング部の太さの２倍以下であることが好ましく、両者を概ね同じ太さとすることが特に好ましい。これにより、交点領域の面積を十分に小さくし、この領域においても書込み時に十分なキャリア注入が発生してしきい値を上昇させ、書込み状態の読出しの際にこの領域におけるリークを抑え、読出し電流を小さくすることができる。よって、メモリウィンドウの大きい、信頼性の高いメモリを得ることができる。
【００６７】
なお、上記実施形態においては、ゲート電極へのコンタクトプラグを、リング状平面構造１３１の外に設けたコンタクト形成部１３０において行っているが、リング状平面構造１３１上へ設置することも可能である。その場合、ゲート長は、コンタクトプラグの径と目合わせずれマージンとを少なくとも含む大きさとすればよい。但し、チャネル長を小さくする方が、メモリ素子に情報を書込みやすくなる。従って、本実施形態のようにリング状平面構造１３１の外にコンタクトプラグを設置する方が、チャネル長を小さくできる。加えて、リング状平面構造１３１の外にコンタクトプラグを設置すると、チャネル長設計の自由度を向上できる。
【図面の簡単な説明】
【００６８】
【図１】実施形態１のメモリ素子を示す概略図である。
【図２】本発明のメモリ素子の概略平面図である。
【図３】実施形態１のメモリ素子の動作を表す概略断面図である。
【図４】参考技術（１）のメモリ素子の概略図である。
【図５】実施形態１のメモリ素子と、参考技術（１）のメモリ素子の、初期状態及び書き込み状態における読出し電流（絶対値）とゲート電圧の関係を示すグラフである。
【図６】実施形態１のメモリ素子の書込み時及び読出し時の電流経路を表す模式図である。
【図７】実施形態２のメモリ素子を示す概略図である。
【図８】実施形態２のメモリ素子の消去動作を表す概略断面図である。
【図９】参考技術（２）のメモリ素子の概略図である。
【図１０】実施形態２のメモリ素子と、参考技術（２）のメモリ素子の、読出し電流（絶対値）とゲート電圧の関係を示すグラフである。
【図１１】参考技術（２）のメモリ素子の読出し時の電流経路を表す模式図である。
【図１２】従来のメモリ素子の概略断面図である。
【図１３】従来のメモリ素子の概略断面図である。
【符号の説明】
【００６９】
１０１ 支持基板
１０２ コンタクトプラグ
１１１ ボディ領域
１１２ 拡散層領域（ドレイン）
１１３ １１３ａ、１１３ｂ 拡散層領域（ソース）
１１４ チャネル
１１５ エッヂ部
１１６ ボディコンタクト領域
１１７ 薄いｎ型領域
１１８ チャネル幅
１１９ 半導体層
１３０ コンタクト形成部
１３１ リング状平面構造
１３２ ゲート電極配線
１３３ ゲート電極
１４１ ボトム絶縁膜
１４２ 電荷蓄積絶縁膜
１４３ トップ絶縁膜
１４９ ゲート絶縁膜
１５１ 書込み時電流
１５２ 注入ホール
１５３ 読出し電流
１５４ 消去時電流
１５５ 注入電子
１５６ 読出し時の回り込み電流
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。更に詳しくは、本発明は、ＳＯＩ（シリコン・オン・インシュレータ）基板上、あるいは層間絶縁膜上や、ガラス基板や樹脂基板等の絶縁基板上に形成される半導体記憶装置に関する。
【背景技術】
【０００２】
絶縁体上に形成される従来の半導体記憶装置（以下、メモリ素子や、単に装置ともいう）を説明する。図１２は、例えば、特開平４−３１３２７４公報（特許文献１）に記載された従来の半導体記憶装置の概略断面図である。図１２では、絶縁基板９００の上に半導体層９０１が設けられており、その上にメモリ膜及びゲート電極が形成されている。メモリ膜は例えば、シリコン酸化膜からなる第一の絶縁膜、シリコン窒化膜からなる電荷蓄積膜の２層構造、あるいは図１２に示したように、シリコン酸化膜からなる第一の絶縁膜９０２、シリコン窒化膜からなる電荷蓄積膜９０３、シリコン酸化膜からなる第二の絶縁膜９０４からなる３層構造をとる。ゲート電極９０５の両側の半導体層９０１には、ｎ型にドープされたソース９０６及びドレイン９０７が形成されている。また必要に応じ、メモリ素子に隣接して、ＴＦＴからなる選択トランジスタが適宜設けられる（図示略）。
【０００３】
この装置への情報の書き込みは、ゲート電極９０５とドレイン９０７に正の高電圧を印加し、ソース９０６からドレイン９０７に電流を流してホットエレクトロンを発生させて、ホットエレクトロンを電荷蓄積膜９０３へ注入することで行われる。
電荷蓄積膜９０３に電子が蓄積された状態で、ゲート電極９０５とドレイン９０７へ読出し電圧を印加すると、ソース９０６からドレイン９０７に流れる読出し電流は、電荷蓄積膜９０３中の蓄積電子のポテンシャルの影響により、蓄積電子が無い場合に比較して、小さくなる。つまり、電荷蓄積膜９０３の蓄積電荷状態が、読出し電流の大小として反映される。読出し電流の大小を調べることで、情報の読出しが可能となる。
また消去は、ゲート電極９０５に高い負の消去電圧を印加することで生じるＦＮトンネリングによって、電荷蓄積膜９０３へ注入されるホールを用いて、蓄積電子を消去することで行われる。
【０００４】
また一方、特開平８−１７２１９９公報（特許文献２）では、ボディコンタクト領域を有した絶縁体上に形成された半導体記憶装置が提案されている。この装置の概略断面図を図１３に示す。この装置では、ソース９０６とドレイン９０７の少なくとも一方において半導体層９０１が厚くなっている。また、この装置は、半導体層９０１のソース９０６とドレイン９０７とチャネル９０８の形成領域以外の領域に、半導体層９０１と同じ導電型の不純物が高濃度ドープされたボディコンタクト領域９０９を有している。ソース９０６又はドレイン９０７と、ボディコンタクト領域９０９とは、素子分離用のフィールド酸化膜９１７によって分離されており、フィールド酸化膜９１７下の半導体層９０１を介して、ボディコンタクト領域９０９より半導体層９０１の電位を制御する構造となっている。
【０００５】
【特許文献１】特開平４−３１３２７４公報
【特許文献２】特開平８−１７２１９９公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上記いずれの公報の技術も、チャネル幅方向（各図の紙面手前又は奥行き方向）の先には、チャネルの端（以下、チャネル端）が存在する。このチャネル端においては、書き込みや消去の際の電圧印加時に電界が集中することで、意図しないキャリア注入が起こることがある。意図しないキャリア注入は、ソースからドレインへのリーク電流を発生させたり、あるいは、チャネル端でのソースからドレインへの回りこみリーク電流を発生させたりする。これらのリーク電流があると、書込み状態の読出し電流がその分大きくなり、消去状態との差、いわゆるメモリウィンドウを低下させてしまう、という課題がある。
【０００７】
また特に、特開平８−１７２１９９公報の半導体記憶装置は、チャネル９０８内で半導体層９０１の膜厚を変化させた複雑な構造を有している。そのため、製造の際に装置間で構造そのものがばらつきやすく、構造ばらつきに起因する特性ばらつきが問題となる。
すなわち、半導体層９０１表面に対し、フォトリソグラフィ及びエッチングによって傾斜部を設けてから、ゲート電極用材料膜の堆積、フォトリソグラフィ及びエッチングによってゲート電極９０５を形成する。そのため、傾斜部とゲート電極９０５との位置関係が、フォトリソグラフィの目合せズレによって変化することになる。例えば図１２のような構造の場合、ゲート電極９０５が相対的に紙面左寄りに形成された場合には、チャネル９０８としての半導体層９０１には厚い部分が多くなる。逆にゲート電極９０５が相対的に紙面右寄りに形成された場合には、チャネル９０８としての半導体層９０１には薄い部分が多くなる。このように、リソグラフィの目合せズレが、チャネル９０８部分の半導体層の膜厚の分布に影響を与えるため、装置の特性にも影響を与えることになる。つまり、リソグラフィの目合せズレが装置の特性をばらつかせるという問題がある。
【０００８】
また、チャネル９０８内で半導体層９０１の膜厚を変化させた構造を得るために、半導体層をエッチングする場合、チャネル９０８の表面がエッチングに曝されることになり、ダメージを受ける。このダメージは装置の特性を劣化させる。このダメージも特性ばらつきの原因となる。また更には、傾斜部の形状のばらつきも特性ばらつきの原因になる。
以上の問題を解決しうる構造の半導体記憶装置を提供することが望まれている。
【課題を解決するための手段】
【０００９】
本発明の発明者は、以上の問題を解決し、メモリウィンドウが大きく信頼性の高い半導体記憶装置を見出すことで本発明に至った。
かくして本発明によれば、 表面が絶縁体からなる支持基板の上に設けられた半導体層と、
前記半導体層内に設けられた、第１の導電型の２つの拡散層領域と、
前記２つの拡散層領域の間の前記半導体層内に位置するチャネルと、
前記チャネルの上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
を有し、
前記ゲート絶縁膜は、電荷蓄積機能を有し、
前記ゲート電極は、その少なくとも一部がリング状平面構造をなし、
前記２つの拡散層領域の一方が、前記リング状平面構造の内側に存在し、他方が前記リング状平面構造の外側に存在することを特徴とする半導体記憶装置が提供される。
【発明の効果】
【００１０】
本発明の装置によれば、チャネルが、概ねリング状に形成されるため、いわばチャネルに端が無いかのような構造を実現できる。電荷蓄積機能を有するゲート絶縁膜（メモリ膜）に記憶された情報は、２つの拡散層領域間に流れる読出し電流が、大きい状態か小さい状態かを測定することで読み出せる。本発明のようにチャネルがリング状構造をとらず、通常の薄膜トランジスタと同様の構造をとる場合、チャネル端が存在することになる。このチャネル端において、リークパスが生じる恐れがある。例えば、読出し電流小の記憶状態（以下、記憶状態小）に対する読出し時にリークがあると、読出し電流大の記憶状態（以下、記憶状態大）との差が小さくなってしまう。本発明では、このようなチャネル端のリークが防止できる。従って、記憶状態小に対する読出し時には、効果的に読出し電流を抑制できるので、記憶状態小と記憶状態大の状態との差を顕著なものとすることができる。これにより、メモリウィンドウを拡大でき、装置の信頼性を向上できる。
また、本発明の装置は、特殊なプロセスを用いることなく、低コストで簡単に製造可能な構造である。
【００１１】
本発明の装置は、前記ゲート電極がゲート電極配線を備え、ゲート電極配線がリング状平面構造の外周の少なくとも一部に接続された構成を備えてもよい。この構成を有することで、ゲート電極配線上にコンタクトプラグを設置して上部配線と接続することができる。また、他の素子と接続してメモリ回路を構成できる。更に、複数の装置のゲート電極配線を直接につなぐことで、装置をアレイ状に配置できる。
本発明の装置は、ゲート電極配線が、リング状平面構造のリング中心方向に沿う幅の２倍以下の配線長方向に直交する幅を有する構成を備えてもよい。この構成を備えることで、ゲート電極配線とリング状平面構造との交点領域を十分に小さくすることができる。これにより、記憶状態小をもたらす動作を行う際に、交点領域上のゲート絶縁膜に十分なキャリア注入が可能となる。よって、記憶状態小に対する読出しの際に、交点領域における電流の漏れを抑制し、読出し電流を小さくできる。その結果、記憶状態小と記憶状態大との差を大きくできので、メモリウィンドウが大きく信頼性の高い装置を提供できる。
【００１２】
リングの外周の方が、リングの内周よりも周囲長が大きい。よって、本発明の装置は、リング状平面構造の内側に存在する拡散層領域がドレイン、外側に存在する拡散層領域がソースである構成を備えてもよい。この構成を備えることで、ソース近傍よりもドレイン近傍の方が、チャネル幅が小さくなる。ソースとドレイン間に電位差を設けて電流を流すことでゲート絶縁膜へ電荷注入を行う際、ソース側のチャネル幅が、ドレイン側より大きくなるため、電流を流しやすい。その結果、ソース近傍のチャネルの電圧降下を抑制できる。また、チャネル幅の小さい内周のドレイン近傍のチャネルに、より強い横方向電界を印加できる。この印加によって、効果的に電荷を発生させることができるので、電荷を高速で注入できる。
また、複数の装置を配置する際には、リング状平面構造の外側をソースとすることで、隣接する装置とソースを共有化することができる。共有化することで、高密度に装置をレイアウトすることができるので、複数の装置からなるレイアウト面積を低減することができるメリットもある。
【００１３】
本発明の装置は、半導体層が、第２導電型のボディコンタクト領域を有する構成を備えてもよい。この構成を備えることで、ボディコンタクト領域よりソース、ドレイン及びチャネルが形成されていない半導体層（ボディ）の電位（ボディ電位）を制御できる。制御することで、動作時に発生する余剰キャリアを速やかに排出することができるので、ボディ電位を安定化し、動作バラツキや誤動作を防止できる。また、ボディ電位が制御できるため、記憶状態大をもたらす動作方法として、ボディと拡散層領域との間に逆方向バイアスを印加することでホットキャリアを生成する、高速な電荷注入動作方法を採用できる。また、複雑な工程を経ることなくボディコンタクト領域を形成できる。
【００１４】
本発明の装置は、ボディコンタクト領域が、ゲート電極配線とオーバーラップしている部分を有する構成を備えてもよい。この構成を備えることで、記憶状態大をもたらす動作を行う際に、ゲート電極の電位を、その下の半導体層を蓄積させるような電位とすることにより、ボディコンタクト領域からゲート電極下の半導体層へキャリアを流れ込ませて蓄積層を形成できる。この蓄積層の形成により、動作時にキャリアが発生する位置からボディコンタクト領域に到るまでの低抵抗な電流経路ができるので、ボディ電位の制御性が高く、安定した高速な電荷注入動作が可能となる。
【００１５】
本発明の装置は、支持基板がガラス基板又は樹脂基板である構成を有していてもよい。この構成を備えることで、安価な基板を用いることができ、その結果、製造コストを低くすることができる。また、これら基板は断熱性が高いため、情報記憶のための電荷注入動作の際に両拡散層間に電流を流すと、基板に発生するジュール熱によって装置の温度を上げることができる。上昇した温度は、電荷注入を促進するため、高速な電荷注入が可能となる。
本発明の装置は、第１の導電型が、ｐ型である構成を有していてもよい。この構成を備えることで、ｐ型の半導体記憶装置を得ることができる。表面が絶縁体からなる支持基板、特にガラス基板や樹脂基板、を用いて比較的低温のプロセスで装置を製造しても、ｐ型の装置は、動作時のダメージが少なく、より安定したメモリ特性を備えることが可能である。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を図示の形態により詳細に説明する。
以下の説明では、主にｐ型の装置について説明するが、本発明はｎ型の装置でも実施可能である。ｎ型の装置の場合は、以下の記述において、不純物の導電型を逆導電型とし、印加電圧を逆バイアスとすればよい。ただし、ガラス基板等の耐熱性の低い基板を用いる場合には、製造の際に低温のプロセスを用いることになる。低温プロセスでは、ｎ型よりもｐ型の装置の方が、書込み及び消去を繰り返し安定に行うことができ、より信頼性が高いため、好ましい。なお、第１の導電型がｐ型の場合、第２の導電型はｎ型を、第１の導電型がｎ型の場合、第２の導電型はｐ型を意味する。
【００１７】
また、以下において主に説明するｐ型の装置の場合、電荷蓄積膜にホールが蓄積された状態、ｎ型の装置では電子が蓄積された状態を書き込み状態と定義する。消去状態とは、電子ないしホールがほとんど蓄積されていない状態か、電子とホールが同程度蓄積され電気的に中和されている状態か、あるいは書き込み状態とは逆タイプのキャリア（ｐ型の装置の場合は電子、ｎ型の装置の場合はホール）が主に蓄積されている状態を指すこととする。
【００１８】
（実施形態１）
図１（ａ）及び（ｂ）は、実施形態１の装置（以下、メモリ素子とも呼ぶ）の模式図である。図１（ａ）は概略平面図、図１（ｂ）は図１（ａ）のＢ〜Ｂ’間の概略断面図である。
支持基板１０１上に薄いｎ型の半導体層（例えば、３０〜１５０ｎｍ）１１９が設けられており、更に半導体層１１９上には、電荷蓄積能力を有するゲート絶縁膜１４９を介して、ゲート電極１３０が設けられている。
【００１９】
本発明は、ゲート電極が、半導体層１１９上でリング状平面構造１３１を有していることを特徴の１つとしている。そして、リング状平面構造１３１の内側及び外側の半導体層１１９には、それぞれ、ｐ型の導電型を有する拡散層領域１１２、拡散層領域１１３が設けられている。拡散層領域以外の領域の半導体層１１９はボディ領域１１１を構成している。特に拡散層領域１１２と１１３との間に挟まれたボディ領域１１１の表面は、装置動作時にドライブ電流が流れるチャネル１１４となっている。つまり、リング状平面構造１３１の下の半導体層１１９の表面が、チャネル１１４となるわけである。
【００２０】
拡散層領域１１２、１１３には、それぞれコンタクトプラグ１０２が設置されている（図１（ｂ）では図示略）。これら拡散層領域は、層間絶縁膜を介して設けられる上部配線によって、適宜、メモリ素子動作用の回路に接続できる（層間絶縁膜、上部配線は図示略）。また、リング状平面構造１３１の一部から、ゲート電極配線を柄のように延長可能である（図の１３２）。適宜、ゲート電極配線にはコンタクト形成部１３０を設けてもよい。コンタクト形成部１３０は、コンタクトプラグの設置により、上部配線に接続できる。あるいはメモリ素子を複数配置した場合は、メモリ素子間でゲート電極配線同士を接続することで、ゲート電極配線をいわゆるワード線として使用することもできる。
【００２１】
図１（ａ）では、拡散層領域１１３上のコンタクトプラグ１０２を複数個、リング状平面構造１３１を取り囲むように配置しているが、ゲート電極に所望の電圧を印加可能であれば、この個数に特に制限はない。例えば、拡散層領域１１３の表面に、金属シリサイドのような低抵抗膜を設置した場合は、拡散層領域上の低抵抗膜の少なくとも１箇所にコンタクトプラグを設置しておけばよい。
なお、図１（ａ）では、リング状平面構造１３１の内周と外周を四角形に形成したように描いているが、頂点が角になっている必要はない。頂点が角張った四角形のリング状平面構造より、頂点が曲率をもって丸まっている方が、電界集中によるメモリ素子の破壊を防止できるので、より好ましい。
【００２２】
また、必ずしも図１（ａ）のような四角形である必要はなく、六角形、八角形等の多角形を用いることができる。また特に、図２（ａ）のように、円形でもよい。円形の場合、リング状平面構造１３１下のチャネルに、均一性よく電界をかけることができる。その結果、動作バラツキが抑えられるので、特に好ましい。
また、図１（ａ）では、ゲート電極には、リング状平面構造１３１の外周の少なくとも一部にゲート電極配線１３２が接続されている。図１（ａ）では、ゲート電極配線１３２を、１箇所のみに設置しているが、図２（ｂ）のように複数個所に設置してもよい。複数設置したゲート電極配線を、隣のメモリ素子のゲート電極と接続することも可能である。また、同じ半導体層の島上に、複数のリング状平面構造１３１及び拡散層領域１１２を設け、拡散層領域１１３をメモリ素子間で共有させてもよい。共有させることで、高密度にメモリ素子をレイアウトすることができる。このような場合、リング状平面構造１３１の内側の拡散層領域１１２をそれぞれの素子のドレインとし、リング状平面構造１３１の外側の拡散層領域１１３を共通ソースとすることが好ましい。
【００２３】
ゲート電極配線１３２の配線長方向に直交する幅は、リング状平面構造１３１との交差部近傍において、リング状平面構造１３１のリング中心方向に沿う幅の２倍以下であることが好ましく、概ね同程度以下であることがより好ましく、より細いことが好ましい。これにより、交差部におけるゲート絶縁膜１４９にも、書込み時に効果的にキャリアを注入することができる。その結果、書込み状態における読出し電流を小さいものとすることができるので、メモリウィンドウが大きい、信頼性の高いメモリ素子を得ることができる。
【００２４】
支持基板１０１としては、表面が絶縁体からなる基板であれば特に限定されない。例えば、半導体基板上に絶縁膜を形成したもの（例えば基板上に他の装置を形成した後、その上に形成する層間絶縁膜）や、ガラス基板のような絶縁体からなる基板を用いることができる。特に、本発明は、ガラス基板や樹脂基板等の廉価な絶縁体基板を用いる場合に、製造コストを下げられるメリットがある。
【００２５】
半導体層１１９には、アモルファス、多結晶、単結晶のシリコンを用いることができ、また、ゲルマニウム、シリコンゲルマニウム等を用いることも可能である。
例えば、支持基板１０１としてガラス基板を用いた場合、その表面にアモルファスの半導体層を形成した後に、これをレーザーアニールして結晶化することで、本実施形態に適した半導体層１１９を安価に形成することができる。特にこの場合、上述のように装置をｐ型として形成することが、良好なメモリ特性を得ることができ、特に好ましい。
また、他の形態としては、ＳＯＩ（シリコン・オン・インシュレータ）基板を使用し、その表面を適宜素子分離加工して、半導体層１１９を得ることも可能である。この場合は、ｎ型の装置として形成しても良好なメモリ特性を得ることができる。
【００２６】
電荷蓄積機能を有するゲート絶縁膜１４９は、例えば、シリコン窒化膜や、炭素原子を含有するシリコン酸化膜等を用いることができる。特に後者の場合、メモリ素子にも通常の薄膜トランジスタ（非メモリ素子）にも、同じゲート絶縁膜を用いることができる。そのため、両素子を同じ工程で同時に形成することができ、両素子を同一基板上に極めて容易に混載させることができる。この場合、メモリ素子は、通常の薄膜トランジスタよりもゲート長を小さくしておくとよい。これにより、通常の薄膜トランジスタよりもメモリ素子の方に高い電界をかけることができるので、メモリ素子に電荷注入を行うことができる。つまり、同じゲート絶縁膜を持つ素子でも、ゲート長の選択により、機能を変えることができる。例えば、メモリ素子のゲート長を、非メモリ素子のゲート長の１０〜７０％とすることができる。
【００２７】
また、好ましい形態としては、図１（ｂ）に示したように、ゲート絶縁膜１４９を、ボトム絶縁膜１４１、電荷蓄積絶縁膜１４２、トップ絶縁膜１４３の積層構造として形成することである。この積層構造では、電荷蓄積絶縁膜１４２中に保持された電荷が外部に流出することを、ボトム絶縁膜１４１とトップ絶縁膜１４３が阻害するため、電荷の保持特性が向上する利点がある。ボトム絶縁膜１４１とトップ絶縁膜１４３の膜には、比較的電荷トラップ準位が少なく、電荷に対するエネルギー障壁の高い材質が好ましい。例えばボトム絶縁膜１４１及びトップ絶縁膜１４３としてはシリコン酸化膜を用いることができる。電荷蓄積絶縁膜１４２としては、シリコン窒化膜のような電荷トラップ準位を有する絶縁膜や、シリコン酸化膜のような絶縁膜中に半導体や金属の微粒子を含む膜が挙げられる。
【００２８】
電荷蓄積機能を有するゲート絶縁膜１４９の構造は、装置の仕様によって適切に決定すればよい。例えば、図１（ｂ）のような積層構造にする場合には、ボトム絶縁膜１４１の膜厚は３〜２０ｎｍ程度、電荷蓄積絶縁膜１４２の膜厚は３〜５０ｎｍ、トップ絶縁膜１４３の膜厚は３〜５０ｎｍ程度の範囲で設定するとよい。これらの膜は薄く設定した方が、書込み又は消去を低電圧で行うことができるので、装置を低消費電力化することができる。特に、ボトム絶縁膜１４１をトップ絶縁膜１４３よりも薄く設定するのが好ましい。ボトム絶縁膜１４１は薄いほど電荷注入効率が上がり書込み又は消去の速度が向上する。一方、トップ絶縁膜１４３はボトム絶縁膜１４１より厚くすることで、電荷蓄積絶縁膜１４２とゲート電極１３１との間の電荷のやり取りを防止できる。その結果、電荷の長期保持や、誤書込み・誤消去防止の面で有利となる。しかし一方、これらの膜が薄すぎると、蓄積電荷の外部への流出、読出し動作での誤書き込みや誤消去等が起こることがある。よって、所望のメモリ素子の仕様にあわせて、適宜膜構成を選択すればよい。
ゲート電極１３０としては、不純物を高濃度にドープしたポリシリコン、あるいは、タングステン、モリブデン等の金属を用いることができる。
【００２９】
図１（ａ）及び（ｂ）の構造は、例えば次のようにして得ることができる。
まず、ガラスのような絶縁体基板上に、例えばＣＶＤ法によって２０〜２００ｎｍ程度のシリコンからなる半導体膜を設ける。必要に応じて、レーザーアニール等の手法を用い、半導体膜を結晶化してもよい。
次に、フォトリソグラフィとエッチング技術を用い、形成すべきメモリ素子の形状に合わせて適当な形にこの半導体膜を加工し、島状の半導体層１１９を形成する。あるいは、ＳＯＩ基板表面を加工することで、このような絶縁体上に島状の半導体層１１９を形成することも可能である。
【００３０】
次に、半導体層１１９上に、電荷を蓄積する機能を有する絶縁膜を形成する。ここでは例えば、ＣＶＤ法により、３〜２０ｎｍ程度のシリコン酸化膜、３〜５０ｎｍ程度のシリコン窒化膜、３〜５０ｎｍ程度のシリコン酸化膜を順次堆積することで、積層構造とする。下層のシリコン酸化膜は、支持基板の耐熱性が高ければ、半導体層１１９表面の熱酸化によっても形成できる（この場合は、酸化で消費される分を考慮して、あらかじめ半導体層を厚めに形成しておくとよい）。また、支持基板としてガラスのような耐熱性の高くない材料を用いる場合には、ＣＶＤ法等を用いて絶縁膜を堆積して形成することができる。
【００３１】
次に、この絶縁膜の上に、ドープされたポリシリコンのような多結晶半導体、あるいはタングステンやモリブデン等の金属からなる導電体膜を堆積する。導電体膜をフォトリソグラフィとエッチング技術を用いて加工することで、リング状平面構造１３１とコンタクト形成部１３０を備えたゲート電極を形成する。
次に、必要に応じ、シリコン酸化膜のような注入保護膜を、絶縁膜の表面に形成した後、例えばフォトレジストによるマスキングとイオン注入法を用いることで、拡散層領域を形成しようとする領域へ、ボロンのようなｐ型不純物を導入する（ｐ型の装置を形成する場合）。
【００３２】
しかる後、適宜アニール処理を行い、不純物を活性化することで、拡散層領域１１２、１１３を形成することで、図１（ａ）及び（ｂ）の構造が得られる。拡散層領域１１２、１１３を形成するためのイオン注入の際に、ゲート電極が注入マスクとして機能する。そのため、ゲート電極下の半導体層１１９への不純物注入は抑えられ、ゲート電極に覆われない領域には不純物が注入される。これによって、リング状平面構造１３１の内側と外側にそれぞれ、拡散層領域１１２、１１３が自己整合的に形成されることになる。
この後、必要に応じ、層間絶縁膜を形成し、層間絶縁膜を貫通するコンタクトプラグを拡散層領域１１２、１１３、第１のゲート電極１３０に設け、更にコンタクトプラグと接続する上部配線を形成してもよい。
以上の製造工程は、特殊な技術や装置を必要とすることなく、例えば通常の薄膜トランジスタの製造に用いられる技術や装置を用いて容易に実現することができる。
【００３３】
図３（ａ）及び（ｂ）を用いて、本実施形態の装置への書込み動作と読出し動作を説明する。図３（ａ）及び（ｂ）は、リング状平面構造１３１付近の断面模式図であり、図１（ａ）のＣ〜Ｃ’間における断面図に相当する。
書込み動作は、拡散層領域１１２、１１３の一方をソース、一方をドレインとして、ドレインに負の書込み電圧を印加し、更にリング状平面構造１３１に、ソースの電位に対して負の書込み電圧を印加することにより行う。図３（ａ）及び（ｂ）では、拡散層領域１１２をソース、拡散層領域１１３をドレインとしている。図３（ａ）のようにソース〜ドレイン間に電流１５１を流し、その際に発生する高エネルギーな電荷を、電荷蓄積機能を有するゲート絶縁膜１４９中へ注入することによって行う（図の矢印１５２）。本実施形態では、ゲート絶縁膜１４９が３層構造を有しているため、電荷蓄積絶縁膜１４２中へ電荷が注入される。
【００３４】
例えば、拡散層領域１１２（ソース）をグラウンド電位とし、拡散層領域１１３（ドレイン）へ書込みドレイン電圧（例えば−５〜−１５Ｖ）を印加する。ゲート電極には書込みゲート電圧（例えば−６〜−３０Ｖ）を印加する。この時、ソースとなる拡散層領域１１２と、ドレインとなる拡散層領域１１３との間のチャネル１１０に大きな電流１５１が流れ、チャネル１１０の温度がジュール熱による発熱で上昇する。この温度上昇により高エネルギーな電荷が多量に発生する。発生した高エネルギーの電荷の一部は、ゲート電極１３０の電界の影響により紙面上方向へ走り（図３（ａ）の１５２）、電荷蓄積機能を有するゲート絶縁膜１４９中へ飛び込んでトラップされる。これにより、電荷蓄積機能を有するゲート絶縁膜１４９へ電荷（図３（ａ）ではホール）がトラップされた書込み状態を、高速に実現することができる。加えて、この書き込み方法は、メモリ素子へのダメージも少ない。
このような効果は、支持基板としてガラス基板や樹脂基板等の断熱性の高い材質の基板を用いた場合、書込み時の電流によるジュール熱により素子を効果的に加熱できるため、顕著に得ることができる。
【００３５】
次に、本実施形態のメモリ素子の読出し動作について説明する。本実施形態のメモリ素子における記憶情報の読み出しは、ゲート絶縁膜１４９中の電荷の多寡が、拡散層領域１１２、１１３間のドライブ電流の多寡に影響することを利用する。すなわち、例えば拡散層領域１１３をソース、拡散層領域１１４をドレインとして使用する場合は、拡散層領域１１３をグラウンド電位とし、拡散層領域１１２へ読出しドレイン電圧（例えば−５Ｖ）を印加する。ゲート電極１３０へ読出しゲート電圧（例えば−５Ｖ）を印加する。ゲート電極１３０へ読出しゲート電圧が印加されることにより、図３（ｂ）に示すように、拡散層領域１１３〜拡散層領域１１２間のチャネルに読出し電流１５３が流れる。この時、書込み状態すなわちゲート絶縁膜１４９にホール（電荷）が蓄積された状態であれば、この蓄積したホールは、ゲート電極１３０がチャネルへ及ぼす電界の影響を打ち消す。このため、書込み前の状態に比べ、拡散層領域１１３〜拡散層領域１１２間に流れる読出し電流１５３が小さくなる。つまり、情報記憶をゲート絶縁膜１４９のトラップ電荷量と結びつけ、これをドライブ電流の多寡に反映させることにより、情報の記憶と読出しが可能となる。
【００３６】
なお、本実施形態のメモリ素子においては、ゲート電極がリング状平面構造を有することで、リング状平面構造の下に形成されるチャネルもリング状をなす。リングの太さ（リング中心方向に沿う幅）がチャネル長に相当することになり、リングの周長がチャネル幅に相当することになる。チャネル長が小さいと、書込み時の電流が流れやすくなることから、メモリ素子を書込みやすい。その一方、過度にチャネル長が小さいと、短チャネル効果の影響が大きくなり、かつメモリ素子間の特性バラツキも大きくなる。従って、チャネル長は０．１〜５μｍの範囲にするのがよく、より好ましいチャネル長は０．３〜３μｍである。またチャネル幅は、リングの内側の拡散層領域に最低１つのコンタクトプラグを設置できるようなサイズとすることが好ましい。すなわち、リングの内側の拡散層領域に最低１つのコンタクトプラグを設置すると共に、このコンタクトプラグがゲート電極に接触しないように、製造時のフォトリソグラフィにおける目合わせズレ等のマージンをリング状平面構造〜コンタクトプラグ間に見込んで、チャネル幅を規定することが好ましい。例えばリングの内周を正方形に設計する場合、その内周の１辺は、例えば、上記マージン×２＋コンタクトプラグ径の大きさに規定できる。この場合、チャネル幅は４辺分、つまり、おおよそその４倍の値となる。
【００３７】
ここで、本実施形態は、書込みの際、電流によって発生する熱を利用した書込み方法を行っている。このため、チャネル幅が大きい方が、書込み時により大きなジュール熱をチャネルが発生し、チャネルの温度が上がりやすいことから、メモリ素子への書込みをより高速に行うことができる。
【００３８】
この特性は、基板の材料としてガラスや樹脂等の熱伝導率の低いものを用いた場合に顕著であり、チャネル幅が大きいほど書込み効率が高く、より低電圧での書込みが可能となる。本実施形態ではリング型ゲートを採用することによって、リング径はその内部にコンタクトプラグが設置できるような大きさとなる。従って設計しうるチャネル幅（リング周長）もこれに相応して大きくなるが、チャネル幅が大きいことによる書込み効率の向上、という利点が同時に得られる。例えばコンタクトプラグ径を０．５μｍ、コンタクトプラグとゲート電極との距離を１μｍとし、リングの内周を正方形に設計した場合、チャネル幅はおおよそ１０μｍとなる。チャネル幅５μｍ以上あれば、書込み時の発熱による書込み効率促進効果が顕著に得られるので、５μｍ以上とすることが好ましい。この観点では、上記の例は十分なチャネル幅を有していることになる。
【００３９】
なお上記では、リング状平面構造１３１の内側の拡散層領域１１２をドレイン、リング状平面構造１３１外側の拡散層領域１１３をソースとしたが、逆に内側をソース、外側をドレインとすることも可能である。上記のように外側をソースとした場合、ソース側のチャネル幅がリング状平面構造の外周、ドレイン側のチャネル幅がリング状平面構造の内周となる。つまり、ソース側よりもドレイン側の方が、チャネル幅が小さくなる。書込みの際に、ソース〜ドレイン間に電位差を与え電流を流すと、チャネル幅が大きく電流を流しやすい外周のソース近傍での電圧降下を抑制できる。この抑制により、チャネル幅の小さい内周のドレイン近傍の方に、より強い横方向電界がかかり、効果的に電荷を発生させることができるので、高速な書込みができる。
【００４０】
ここで、図４（ａ）〜（ｃ）に、本実施形態のメモリ素子に対する、参考技術（１）のメモリ素子の構造を示す。図４（ａ）は平面模式図、図４（ｂ）は図４（ａ）のＢ〜Ｂ’間の断面模式図、図４（ｃ）は図４（ａ）のＣ〜Ｃ’間の断面模式図である。参考技術（１）のメモリ素子は、本実施形態のようなリング状ではなく、半導体層１１９表面を単純に横切る構造のゲート電極１３３を有している。ゲート電極１３３の両側の半導体層に２つの拡散層領域１１２、１１３が設けられ、その間にボディ領域１１１を有し、特にその表面付近は、電流が流れる経路であるチャネル１１４となっている。すなわち、従来の薄膜トランジスタとほぼ同様の平面形状を有している。この参考技術のメモリ素子も、書込み・読出し動作を上述と同様の方法で行うことができる。
【００４１】
この参考技術（１）のメモリ素子は、上述のように、ゲート電極１３３が半導体層１１９を横切るように設置されており、両者が向かい合った領域がチャネル１１４となっている。そのため、チャネル１１４のチャネル幅方向の端は、図４（ｂ）に示すように、半導体層１１９のエッヂ部１１５となっている。このため、書込み動作時に、エッヂ部１１５に電界が集中することで、メモリ素子間の動作バラツキや、動作不良が生じる場合がある。
【００４２】
図５に、本実施形態のメモリ素子と参考技術（１）のメモリ素子の、初期状態及び書込み状態の読出し特性の例を示す。図５は各状態のドレイン電流〜ゲート電圧（Ｉｄ−Ｖｇ）カーブである。ここでは、ゲート絶縁膜としての、トップ絶縁膜１４３／電荷蓄積絶縁膜１４２／ボトム絶縁膜１４１には、シリコン酸化膜（膜厚４０ｎｍ）／シリコン窒化膜（膜厚４０ｎｍ）／シリコン酸化膜（膜厚１０ｎｍ）を用い、ゲート長は０．６μｍ、ゲート幅は４０μｍとした。書込みは、ソース電位を基準とし、ドレインに−７Ｖ、ゲート電極に−２７Ｖを、１秒間印加して行った。読出しは、ソースに対しドレインに−５Ｖを印加し、ゲート電圧はスイープした。図５では、横軸にゲート電圧、縦軸にドレイン電流の絶対値（チャネル幅１μｍあたり換算）をプロットしている。
【００４３】
図５に示すように、参考技術（１）では、本実施形態に比べ、書込み後の電流が大きくなっていることがわかる。大きくなるのは、以下の理由によると考えられる。参考技術（１）ではチャネル幅方向のチャネル端が、半導体層のエッヂ部１１５になっており、書込み時に電界が集中しやすい。そのため、エッヂ部においてはホール注入のみならず、電子注入も顕著に発生する。注入によりトラップされた電子のポテンシャルは、図５の参考技術（１）のように、書込み状態の電流を大きくすると考えられる。
【００４４】
一方、本実施形態では、図１（ａ）及び（ｂ）で説明したように、チャネルをリング状に構成することによって、いわば、チャネル端が無いかのような効果をもたらすことができる。これによって、参考技術（１）よりも書込み状態の電流を抑えられると考えられる。図６（ａ）に、本実施形態のメモリ素子の、書込み時及び読出し時の電流の流れを示す（図中の１５１（１５３））。図では、ゲート電極１３０を点線で示し、コンタクトプラグは省略している。このように、リング状のチャネル１１４に電流が流れ、参考技術のように、エッヂ部１１５のようなチャネル端が存在しないために、エッヂ部に起因する書込み状態の読出し電流の増加が発生しないものと考えられる。
【００４５】
ここで、ゲート電極のリング状平面構造１３１とゲート電極配線１３２の交点の拡大模式図を図６（ｂ）に示す。この交点ではチャネルの構造がやや変則的になっており、２つの拡散層１１２と１１３とは対向していない。ゲート電極配線１３２の配線長方向に直交する幅が太いほど、この対向していない交点領域も大きくなる。過度に太いと、書込み時に、この交点領域のゲート絶縁膜へ十分なキャリア注入を行うことができないことがある。そのため、交点領域のみ低いしきい値にとどまり、書込み後の読出しにおいてリークパスとなって読み出し電流を増加させる恐れがある。そこで、ゲート電極配線１３２の太さは、交点領域近傍において、リング状平面構造１３１の太さの２倍以下であることが好ましい。これにより、書込み時には交点領域にも、ゲート電極配線１３２の両側の拡散層領域１１３ａ、１１３ｂと、リング状平面構造１３１内の拡散層領域１１２との間で、十分な書込み電流１５１が流れ、この領域のゲート絶縁膜へも十分なキャリア注入がなされ、高しきい値とすることができる。このため、書込み後の読み出しの際には、ソース〜ドレイン間電流を小さいものとすることができる。
【００４６】
交点領域は小さい方が好ましく、この点で、ゲート電極配線１３２は細い方が好ましい。例えばゲート電極配線１３２とリング状平面構造１３２の太さを概ね同じとすることで、特に信頼性の高いメモリ素子とすることができる。
例えば初期状態と書込み状態の２つの状態を情報記憶に結びつける場合、両者の読出し電流差（メモリウィンドウ）が大きいほど、メモリ素子としての信頼性が高くなる。特に書込み状態の読出し電流が低く抑えられている時には、メモリ読出し回路による２つの状態の判別が、より容易に安定して行えるので、メモリ読出し回路を簡略化することができるというメリットがある。特に、ガラスのような耐熱性の低い基板を支持基板１０１として用い、メモリ読出し回路用トランジスタを同一基板上に薄膜トランジスタとして形成する場合、メモリ読出し用回路が、特性バラツキの大きい薄膜トランジスタで形成されることになる。この場合、書込み状態の読出し電流を可能な限りゼロに近づければ、初期状態との差を顕著にできる。顕著にできれば、読出しを安定して行うことができるので、信頼性の高い装置を得ることができる。この点で、本実施形態は有利であり、メモリウィンドウの大きい、信頼性の高いメモリ素子を得ることができる。
【００４７】
また、メモリ素子のゲート電極と、ソース・ドレイン間に高電圧を印加することで、ＦＮトンネル現象を利用して、ゲート絶縁膜へのキャリア注入を行い、これによって例えば消去動作を行うこともできる。つまり、ＦＮトンネル現象を利用する消去状態と、書込み状態との２つの状態を情報記憶に結び付けることも可能である。この場合も、参考技術（１）では、チャネル端の半導体層のエッヂ部に電界が集中し、メモリ素子の破壊や異常動作が起こる恐れがある。従って、半導体層のエッヂをチャネルが有さない本実施形態の方が、参考技術（１）より、安定した消去が可能となる。
なお、上記のように、ゲート電極をリング状に形成してチャネル端の影響を抑制することが、本実施形態の特徴であるので、図１の構造だけではなく、例えば図２の構造のように、リング状のゲート電極の構造を適宜アレンジできる。
【００４８】
なお、上記実施形態においては、ゲート電極へのコンタクトプラグを、リング状平面構造１３１の外に設けたコンタクト形成部１３０において行っているが、リング状平面構造１３１上へ設置することも可能である。その場合、ゲート長は、コンタクトプラグの径と目合わせずれマージンとを少なくとも含む大きさとすればよい。但し、チャネル長を小さくする方が、メモリ素子に情報を書込みやすくなる。従って、本実施形態のようにリング状平面構造１３１の外にコンタクトプラグを設置する方が、チャネル長を小さくできる。加えて、リング状平面構造１３１の外にコンタクトプラグを設置すると、チャネル長設計の自由度を向上できる。
【００４９】
（実施形態２）
図７は、実施形態２のメモリ素子の模式図であり、図７（ａ）は平面図、図７（ｂ）は図７（ａ）のＢ〜Ｂ’間における断面図である。
実施形態１との違いは、半導体層１１９の一部に、ｎ型の導電型を有するボディコンタクト領域１１６を設けている点にある。すなわち、ゲート電極の、リング状平面構造１３１から延長したゲート電極配線１３２の方向に、半導体層１１９も延長されている。その延長された半導体層１１９の一部に、ｎ型のボディコンタクト領域１１６が設けられている。更に、ボディコンタクト領域１１６は、コンタクトプラグ１０２を通じて、層間絶縁膜上の上部配線（図示略）によって、適宜周辺回路に接続され、電圧の印加が可能となっている。その他の構成については、実施形態１に準拠している。
【００５０】
ボディコンタクト領域１１６は、図７（ａ）の平面図において、コンタクト形成部１３０と接するように設けられるのが好ましい。これにより、後に説明する消去動作の際に、チャネルに発生するキャリアのうち不要のものを（本実施形態の場合は書き込み時にホールを注入するので、電子を）、ゲート電極下の蓄積層を介してボディコンタクト領域へと速やかに排出することができる。排出の結果、ボディ電位の制御性が高まるので、安定した消去動作が可能となる。
【００５１】
ボディコンタクト領域１１６は上記のように、ゲート電極配線と接するように設けられる。また、ボディコンタクト領域１１６と拡散層領域１１３とは直接に隣接させず、両者間に不純物濃度が両者より低い半導体層領域を設けることが好ましい。特に、図７に示すように、ボディコンタクト領域１１６と拡散層領域１１３の間が、ゲート電極配線で仕切られたように配置されることがより好ましい。後で説明する消去動作において、ｎ型のボディコンタクト領域１１６とｐ型の拡散層領域１１３の間に、逆方向バイアスに相当する電圧が印加されることになるため、比較的高濃度の領域を接するように配置すると、逆方向リーク電流が発生する場合がある。特にガラス基板のような耐熱性の低い基板を用いた場合、製造プロセスにおいて高温処理ができないため、半導体層１１９の結晶性を高くすることが困難である。そのため、半導体層１１９には、結晶欠陥や結晶粒界が多く含まれるために、このような逆方向リーク電流が発生しやすい。このような逆方向リーク電流は、消費電力の増加を招くのみならず、ボディ電位の制御性を低下させ異常動作の原因となる可能性もある。上記のように、ボディコンタクト領域１１６と拡散層領域１１３の間に低濃度の半導体層領域を設けると、このような逆方向リーク電流を抑えることができる。特に図７のようにボディコンタクト領域１１６と拡散層１１３との間をゲート電極配線で仕切るような構造とすることで、逆方向リーク電流を効果的に抑えることができる。
【００５２】
本実施形態のメモリ素子の構造は、上記実施形態１で説明したものと同様の方法で得ることができる。但し、拡散層領域１１２、１１３を形成しようとする領域と、ボディコンタクト領域１１６を形成しようとする領域にはそれぞれ、ｐ型不純物、ｎ型不純物が注入されるように、フォトレジストによるマスキングとイオン注入法を用いて、不純物元素を打ち分けるとよい。ボディコンタクト領域１１６へ導入するｎ型不純物としては、リンや砒素を用いることができる（以上、ｐ型デバイスを形成する場合）。ボディコンタクト領域を有する本実施形態の構造も、特殊な技術や装置を用いることなく、実施形態１と同様、容易に製造することができる。
【００５３】
本実施形態の書込み及び読出し方法も、上記実施形態１に準拠すればよい。ここで、本実施形態ではボディコンタクト領域１１６を有しており、書込み及び読出しの際には、ボディコンタクト領域１１６へは電圧を印加せずフローティング状態としてもよいが、適当な電圧を印加することにより、動作をより安定化させることもできる。すなわち、書込み及び／又は読出しの際、ボディコンタクト領域１１６へ例えばソースと同じ電圧を印加することにより、書込み及び／又は読出しの際のボディ１１１の電位の制御性を高めることができる。高めることによって、メモリ素子間の動作バラツキを抑えることができる。
【００５４】
次に、ボディコンタクト領域１１６への電圧印加を用いた、本実施形態のメモリ素子の消去動作について説明する。消去動作は、ボディコンタクト領域１１６の電位に対して、ゲート電極に高電位（ゲート絶縁膜の膜厚によって適宜設定される）を印加することによって、ボトム絶縁膜１４１を介したＦＮトンネルにより、電荷蓄積絶縁膜１４２へ電子を注入することによって行うことができる。より好ましい消去動作の形態として、次の方法を用いることができる。図８を用いてこれを説明する。
【００５５】
図８は、図７（ａ）のＣ〜Ｃ’間における断面模式図に相当する。消去動作は、ボディコンタクト領域１１６の電位を基準とし、この電位に対して拡散層領域１１２及び１１３へ負の消去電圧（例えば−６〜−２５Ｖ）、ゲート電極へ正の消去電圧（例えば５〜１０Ｖ）を印加する。このとき、チャネル１１４には、ボディコンタクト領域により電位を制御された電子蓄積層が形成され、拡散層領域１１２、１１３との間に、高電界のかかった逆接合空乏層が形成される。あるいは、拡散層領域１１２、１１３の強いポテンシャルによってチャネルは空乏化され、ゲート電極と拡散層領域１１２、１１３の電位差により、高電界がかかった空乏層が形成される。高電界がかかった空乏層においては、バンド間トンネル電流あるいはこれに類するリーク電流（図８の矢印１５４）が発生するため、これに起因したホットキャリア（電子）の生成が起こる。一部のホットキャリアはゲート電極の電界によって、ゲート絶縁膜１４９中に飛び込み（図８の矢印１５５）、トラップされているホールの電荷を消去する。以上によりＦＮトンネル現象を用いた電荷注入よりも、高速な消去動作が可能となる。
【００５６】
本実施形態のメモリ素子のチャネル長は３．４μｍ以下が好ましく、書換えを繰り返し安定に行うためには、チャネル長は２．４μｍ以下が更に好ましい。チャネル長を０．９μｍ以下とすれば、高速な消去が可能な高性能半導体素子が得られるのでとりわけ好ましい。一方、短チャネル効果の影響や素子間特性バラツキを抑えるため、チャネル長は０．１μｍ以上が好ましいことは、実施形態１と同様である。
【００５７】
なお、支持基板として耐熱性の低いガラス基板や樹脂基板等を用いた場合は、高温のプロセスを用いることが困難なことから、ゲート絶縁膜に高密度な膜を用いることが困難である。このような膜がホットホールに晒されるとダメージを受けやすく、素子性能の劣化を招きやすい。この場合特に、本実施形態のようにｐ型の装置としてメモリ素子を形成することで、メモリ素子の劣化を抑制することができる。ｐ型の装置とすることで、書込み時のホール注入はジュール熱のアシストを用いた低ダメージで行うことができる。また、消去は、ホールではなく電子注入により行うので、ダメージが少ない。
【００５８】
ここで、図９（ａ）及び（ｂ）に、本実施形態のメモリ素子と比較するための、参考技術（２）のメモリ素子の構造を示す。図９（ａ）は平面模式図、図９（ｂ）は図９（ａ）のＢ〜Ｂ’間における断面模式図である。図９（ａ）のＣ〜Ｃ’間における断面は、図４（ｃ）と同様である。参考技術（２）のメモリ素子は、本実施形態のようなリング状のゲート電極構造をとらず、ゲート電極１３３が半導体層１１９表面を単純に横切るように設けられている。図４（ａ）〜（ｃ）の参考技術（１）のメモリ素子と異なる点は、半導体層１１９が、ゲート電極１３３に沿った方向に、拡散層領域１１２、１１３から更に広げられ、その一部にｎ型の導電型を有するボディコンタクト領域１１６が設けられている点である。拡散層領域１１２、１１３に隣接した半導体層１１９の領域は、薄いｎ型領域１１７からなる。拡散層領域１１２と１１３の間に挟まれた領域が、チャネルとして機能するため、図９（ｂ）の矢印１１８で示した範囲が、チャネルとなる。
【００５９】
図１０（ａ）に、本実施形態のメモリ素子と参考技術（２）のメモリ素子の、初期状態、及び書込み状態の読出し特性の例を示す。図１０（ａ）は、ドレイン電流〜ゲート電圧（Ｉｄ−Ｖｇ）カーブである。ここでは、ゲート絶縁膜としての、トップ絶縁膜１４３／電荷蓄積絶縁膜１４２／ボトム絶縁膜１４１として、シリコン酸化膜（膜厚１０ｎｍ）／シリコン窒化膜（膜厚１５ｎｍ）／シリコン酸化膜（膜厚１０ｎｍ）を用い、チャネル長は０．６μｍ、チャネル幅は４０μｍとした。書込みは、ソースに０Ｖ、ドレインに−７Ｖ、ゲート電極に−１８Ｖを、１秒間印加して行った。読出しは、ソースに対しドレインに−５Ｖを印加し、ゲート電圧はスイープした。図１０（ａ）では、横軸にゲート電圧、縦軸にドレイン電流の絶対値（チャネル幅１μｍあたり換算）をプロットしている。
【００６０】
図１０（ａ）に示すように、書込み状態のＩｄ−Ｖｇカーブが、本実施形態に比べ、参考技術（２）の方が低いゲート電圧で立ち上がっている。例えば本実施形態のＩｄ−ＶｇグラフがＶｇ＝−４Ｖ付近から立ち上がっているのに対し、参考技術（２）ではＶｇ＝−２Ｖ付近から立ち上がっている。このために書込み状態の電流値も参考技術（２）の方が全体的に大きくなっている。逆に言えば、本実施形態の方が、書込み状態の電流がより低く抑えられ、初期状態との差を顕著なものとすることができている。
【００６１】
更に、本実施形態と参考技術（２）それぞれについて、消去動作を行い、再度書込みを行った結果を、図１０（ｂ）に示す。消去条件はどちらも、ボディ電位を０Ｖ、ソース及びドレインを−９Ｖ、ゲート電圧を９Ｖとし、１秒間の印加して行った。書込みは上記と同じである。消去後に書き込んだ場合、参考技術（２）のＩｄ−Ｖｇカーブ立ち上がりは、図１０（ａ）の場合よりも更に低いゲート電圧（Ｖｇ＝０Ｖ付近）において立ち上がっており、電流値が全体的に増加している。一方、本実施形態では、消去後に書き込んだ場合でも、図１０（ａ）同様に電流値が低く抑えられ、消去状態と書込み状態の電流差、いわゆるメモリウィンドウを大きなものとすることができている。つまり、信頼性の高いメモリ素子となっているのである。
【００６２】
参考技術（２）よりも本実施形態の方が書込み後の読出し電流を低く抑えられる原因については、以下のように考えられる。図１１は、参考技術（２）の読出し時の電流の流れを示し、ゲート電極を点線で示し、コンタクトプラグは省略している。参考技術（２）では、２つの拡散層領域１１２、１１３に挟まれた半導体層１１９内の領域がチャネルを成しており、両拡散層領域間に主な読出し電流１５３が流れる。書込みや消去の際、主にこのチャネル上のゲート絶縁膜へキャリアの注入が行われ、このキャリアのポテンシャルが、読出し電流１５３の多寡に影響する。書込みの際には、拡散層領域１１２と拡散層領域１１３との間に電流を流してキャリアを発生させていることから、キャリア注入は両拡散層に挟まれた領域に限定的に起こる。この領域では、書込み後にはしきい値が高くなり、読み出し電流１５３は書き込み前の状態に比べて効果的に減少する。
【００６３】
しかし、半導体層１１９は更にチャネルの外にまで広がりを持って設けられている（図の１１７の領域）。ゲート電極１３３の下であれば、この領域にも読み出しの際には反転層が形成されうるため、チャネル幅方向のチャネル端部において、回りこみ電流パス１５６が生じることになる。この回り込み電流１５６は、メインの読出し電流１５３の特性に対し、並列に存在する寄生トランジスタのような挙動を示し、この寄生トランジスタ部には書込み後にも十分なホールが注入されないため、書込み後にも読出し電流が効果的に下げられない、と考えられる。
【００６４】
更には、消去の際は拡散層領域１１２、１１３のチャネルに面した端部において、キャリアを発生させて注入を行っている。つまり、書込みと消去のメカニズムが異なっていることからも、書込み時のキャリア注入と消去時のキャリア注入で、平面的な広がりが若干異なる可能性がある。すなわち、書込み時のホール注入が、両拡散層に挟まれた領域に限定的に起こるのに対し、消去時の電子注入が、紙面横方向に広がりを持つ場合には、チャネル端部において、消去時に電子は注入されるのに書込み時にはホールがあまり注入されない領域が生じる可能性がある。このような場合には、書き込み状態の読み出しにおける回り込み電流１５６が更に顕著なものとなって、電流が十分に抑えられない恐れがある。
【００６５】
一方、本実施形態では、図６（ａ）及び（ｂ）でも説明したように、チャネルがリング状に形成されている。つまり、いわばチャネルの端が無いかのような構造をとるため、チャネル端の電流リークパスが生じることなく、書込み後の読出し電流を効果的に抑えられるのだと考えられる。これにより、本実施形態では、消去状態と書込み状態の読出し電流の差を顕著なものとすることができ、安定した読み出し可能な、信頼性の高いメモリ素子が提供されるのである。
【００６６】
なお、本実施形態でも、ゲート電極配線の太さは、リング部との交点付近において、リング部の太さの２倍以下であることが好ましく、両者を概ね同じ太さとすることが特に好ましい。これにより、交点領域の面積を十分に小さくし、この領域においても書込み時に十分なキャリア注入が発生してしきい値を上昇させ、書込み状態の読出しの際にこの領域におけるリークを抑え、読出し電流を小さくすることができる。よって、メモリウィンドウの大きい、信頼性の高いメモリを得ることができる。
【００６７】
なお、上記実施形態においては、ゲート電極へのコンタクトプラグを、リング状平面構造１３１の外に設けたコンタクト形成部１３０において行っているが、リング状平面構造１３１上へ設置することも可能である。その場合、ゲート長は、コンタクトプラグの径と目合わせずれマージンとを少なくとも含む大きさとすればよい。但し、チャネル長を小さくする方が、メモリ素子に情報を書込みやすくなる。従って、本実施形態のようにリング状平面構造１３１の外にコンタクトプラグを設置する方が、チャネル長を小さくできる。加えて、リング状平面構造１３１の外にコンタクトプラグを設置すると、チャネル長設計の自由度を向上できる。
【図面の簡単な説明】
【００６８】
【図１】実施形態１のメモリ素子を示す概略図である。
【図２】本発明のメモリ素子の概略平面図である。
【図３】実施形態１のメモリ素子の動作を表す概略断面図である。
【図４】参考技術（１）のメモリ素子の概略図である。
【図５】実施形態１のメモリ素子と、参考技術（１）のメモリ素子の、初期状態及び書き込み状態における読出し電流（絶対値）とゲート電圧の関係を示すグラフである。
【図６】実施形態１のメモリ素子の書込み時及び読出し時の電流経路を表す模式図である。
【図７】実施形態２のメモリ素子を示す概略図である。
【図８】実施形態２のメモリ素子の消去動作を表す概略断面図である。
【図９】参考技術（２）のメモリ素子の概略図である。
【図１０】実施形態２のメモリ素子と、参考技術（２）のメモリ素子の、読出し電流（絶対値）とゲート電圧の関係を示すグラフである。
【図１１】参考技術（２）のメモリ素子の読出し時の電流経路を表す模式図である。
【図１２】従来のメモリ素子の概略断面図である。
【図１３】従来のメモリ素子の概略断面図である。
【符号の説明】
【００６９】
１０１ 支持基板
１０２ コンタクトプラグ
１１１ ボディ領域
１１２ 拡散層領域（ドレイン）
１１３ １１３ａ、１１３ｂ 拡散層領域（ソース）
１１４ チャネル
１１５ エッヂ部
１１６ ボディコンタクト領域
１１７ 薄いｎ型領域
１１８ チャネル幅
１１９ 半導体層
１３０ コンタクト形成部
１３１ リング状平面構造
１３２ ゲート電極配線
１３３ ゲート電極
１４１ ボトム絶縁膜
１４２ 電荷蓄積絶縁膜
１４３ トップ絶縁膜
１４９ ゲート絶縁膜
１５１ 書込み時電流
１５２ 注入ホール
１５３ 読出し電流
１５４ 消去時電流
１５５ 注入電子
１５６ 読出し時の回り込み電流
【特許請求の範囲】
【請求項１】
表面が絶縁体からなる支持基板の上に設けられた半導体層と、
前記半導体層内に設けられた、第１の導電型の２つの拡散層領域と、
前記２つの拡散層領域の間の前記半導体層内に位置するチャネルと、
前記チャネルの上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
を有し、
前記ゲート絶縁膜は、電荷蓄積機能を有し、
前記ゲート電極は、その少なくとも一部がリング状平面構造をなし、
前記２つの拡散層領域の一方が、前記リング状平面構造の内側に存在し、他方が前記リング状平面構造の外側に存在することを特徴とする半導体記憶装置。
【請求項２】
前記ゲート電極がゲート電極配線を備え、前記ゲート電極配線が前記リング状平面構造の外周の少なくとも一部に接続されてなる請求項１に記載の半導体記憶装置。
【請求項３】
前記ゲート電極配線は、前記リング状平面構造のリング中心方向に沿う幅の２倍以下の配線長方向に直交する幅を有する請求項２に記載の半導体記憶装置。
【請求項４】
前記リング状平面構造の内側に存在する拡散層領域がドレイン、前記外側に存在する拡散層領域がソースである請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記半導体層が、第２導電型のボディコンタクト領域を有する請求項１〜４のいずれか１つに記載の半導体記憶装置。
【請求項６】
前記ボディコンタクト領域が、前記ゲート電極配線とオーバーラップしている部分を有する請求項５に記載の半導体記憶装置。
【請求項７】
前記支持基板が、ガラス基板又は樹脂基板である請求項１〜６のいずれか１つに記載の半導体記憶装置
【請求項８】
前記第１の導電型が、ｐ型である請求項１〜７のいずれか１つに記載の半導体記憶装置。
【請求項１】
表面が絶縁体からなる支持基板の上に設けられた半導体層と、
前記半導体層内に設けられた、第１の導電型の２つの拡散層領域と、
前記２つの拡散層領域の間の前記半導体層内に位置するチャネルと、
前記チャネルの上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
を有し、
前記ゲート絶縁膜は、電荷蓄積機能を有し、
前記ゲート電極は、その少なくとも一部がリング状平面構造をなし、
前記２つの拡散層領域の一方が、前記リング状平面構造の内側に存在し、他方が前記リング状平面構造の外側に存在することを特徴とする半導体記憶装置。
【請求項２】
前記ゲート電極がゲート電極配線を備え、前記ゲート電極配線が前記リング状平面構造の外周の少なくとも一部に接続されてなる請求項１に記載の半導体記憶装置。
【請求項３】
前記ゲート電極配線は、前記リング状平面構造のリング中心方向に沿う幅の２倍以下の配線長方向に直交する幅を有する請求項２に記載の半導体記憶装置。
【請求項４】
前記リング状平面構造の内側に存在する拡散層領域がドレイン、前記外側に存在する拡散層領域がソースである請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記半導体層が、第２導電型のボディコンタクト領域を有する請求項１〜４のいずれか１つに記載の半導体記憶装置。
【請求項６】
前記ボディコンタクト領域が、前記ゲート電極配線とオーバーラップしている部分を有する請求項５に記載の半導体記憶装置。
【請求項７】
前記支持基板が、ガラス基板又は樹脂基板である請求項１〜６のいずれか１つに記載の半導体記憶装置
【請求項８】
前記第１の導電型が、ｐ型である請求項１〜７のいずれか１つに記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１０−１３５５５６（Ｐ２０１０−１３５５５６Ａ）
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願番号】特願２００８−３０９８４９（Ｐ２００８−３０９８４９）
【出願日】平成２０年１２月４日（２００８．１２．４）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願日】平成２０年１２月４日（２００８．１２．４）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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