【課題】本発明の目的は、書き込み／消去特性が向上しつつ、電荷保持特性、が向上した、ＭＯＮＯＳ型メモリを、簡単、且つ、再現性高く、形成する方法を提供することである。
【解決手段】本発明の半導体装置は、シリコン基板上に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成された電荷蓄積膜と、電荷蓄積膜上に形成されたブロック膜と、ブロック膜上に形成された制御ゲート電極膜と、を備えるＭＯＮＯＳ型メモリセルであって、トンネル絶縁膜は、シリコン基板上に形成された第１のシリコン酸化膜と、第１のシリコン酸化膜上に形成されたボロンを含むシリコン窒化膜と、シリコン窒化膜上に形成された第２のシリコン酸化膜と、を備えたものである。 （もっと読む）

【課題】安価なメモリデバイスを提供する。
【解決手段】１Ｆ^２当り少なくとも１ビットを記憶するよう構成されたメモリセルのアレイは、アレイの最小ピッチの半分に等しい距離で離間した電子メモリ機能を与える実質的に縦型の構造を含む。電子メモリ機能を与える構造は、ゲート当り１ビットを超えて記憶するよう構成されている。また、アレイは、実質的に縦型の構造を含むメモリセルに対する電気接点も含む。セルは、第１のソース／ドレイン領域に隣接したゲート絶縁物にトラップされた多数の電荷レベルの１つを有するようプログラムすることができる。これにより、チャネル領域は第１のしきい値電圧領域と第２のしきい値電圧領域とを有し、プログラムされたセルが低減されたドレインソース電流で動作する。 （もっと読む）

【課題】動作信頼性を向上させる半導体記憶装置、及びその製造方法を提供すること。
【解決手段】活性領域ＡＡ上に形成された第１絶縁膜１６と、前記第１絶縁膜１６上に複数配置された微小結晶体の電荷蓄積部１７と、前記電荷蓄積部１７を覆うように、前記第１絶縁膜１６上に形成された第２絶縁膜１８と、前記第２絶縁膜１８上に形成された制御ゲート１９とを具備し、前記第１絶縁膜１６のゲート幅方向の端部における前記電荷蓄積部１７の密度は、ゲート幅方向の中心部における密度よりも大きい。 （もっと読む）

【課題】高メモリ密度、低電力消費、及び高信頼性を達成可能なＮＡＮＤ型多値メモリセルを提供する。
【解決手段】ＮＡＮＤ型多値メモリセルは、２つのドレイン／ソース領域を基板に有する。２つのドレイン／ソース領域の間における基板の上方には、酸化物−窒化物−酸化物構造体が形成される。このうち窒化物層は、電荷を非対称に捕獲する層として機能する。酸化物−窒化物−酸化物構造体の上方には、制御ゲートが配置される。ドレイン／ソース領域に非対称のバイアスをかけることで、ドレイン／ソース領域に高い電圧が生じ、これによってドレイン／ソース領域の略近傍における電荷捕獲層にＧＩＤＬ（ゲートに起因するドレインでの電流漏れ）正孔注入処理を行い、正孔を非対称な分布で注入する。 （もっと読む）

【課題】垂直壁の貫通ホールが形成でき、また、貫通ホールがテーパ状となった場合においても上部と下部とでしきい値電圧特性が均一化でき、安定して動作する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】基板１１と、基板の主面１１ａ上に設けられ、主面に対して垂直な第１方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、積層構造体を前記第１方向に貫通する半導体ピラーＳＰと、電極膜のそれぞれと半導体ピラーとの交差部に設けられた記憶部（記憶層４８）と、を備える不揮発性半導体記憶装置が提供される。電極膜は、アモルファスシリコン及びポリシリコンの少なくともいずれかを含む。基板からの距離が近い第１領域ＲＧ１の電極膜に含まれる添加物の濃度は、第１領域よりも基板からの距離が遠い第２領域ＲＧ２の電極膜に含まれる添加物の濃度とは異なる。 （もっと読む）

【課題】ワードゲートとコントロールゲートの間の高低差を大きくすることなく、シリサイドショートを防止することが可能な不揮発性半導体記憶装置、及びその製造方法を提供すること。
【解決手段】本発明にかかる不揮発性半導体記憶装置は、半導体基板１上にゲート絶縁膜２を介して形成され、一定の幅を有する部分が上に突出した突出部３ｂが設けられているワードゲート３と、ワードゲート３の側壁面にＯＮＯ膜４を介して設けられたコントロールゲート５と、コントロールゲート５の側壁面と、ワードゲート３の突出部３ｂの側壁面とに形成された絶縁性のサイドウォール７と、ワードゲート３の突出部３ｂの上面と、コントロールゲート５の表面の一部とに形成されたシリサイド層９と、を備え、突出部３ｂの幅は、突出部３ｂよりも下側の部分のワードゲート３の幅よりも狭いものである。 （もっと読む）

【課題】深さの異なる複数のコンタクトホールの底部径のばらつきを抑制する半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、複数の導電層ＷＬ１〜ＷＬ４が階段状に加工された階段構造部を有する積層体と、階段構造部を覆って設けられた層間絶縁層４３と、層間絶縁層４３を貫通し、それぞれが対応する各段の導電層ＷＬ１〜ＷＬ４に達して形成された複数のコンタクトホール６１〜６４の内部に設けられたコンタクト電極６０とを備え、複数のコンタクトホール６１〜６４の底部の孔径は略同じであり、下段側の導電層に達するコンタクトホールは、上段側の導電層に達するコンタクトホールよりも深く、上端部の孔径が大きい。 （もっと読む）

不揮発性メモリ・セルが、基板層を有し、第１の導電型のフィン形状半導体部材が基板層上にある。フィン形状部材は、第２の導電型の第１の領域と、第１の領域から離間配置された第２の導電型の第２の領域とを有し、チャネル領域が第１の領域と第２の領域との間に延びている。フィン形状部材は、第１の領域と第２の領域との間に上面及び２つの側面を有する。ワード線が、第１の領域に隣接し、チャネル領域の第１の部分の上面及び２つの側面に容量結合される。浮遊ゲートが、ワード線に隣接し、上面から絶縁され、チャネル領域の第２の部分の２つの側面に容量結合される。 （もっと読む）

【課題】高密度、且つ工程マージンの確保された３次元メモリセルアレイを含む半導体メモリ素子を提供する。
【解決手段】平坦な基板と、基板に対して垂直に形成され且つ各々複数の貯蔵セルを含む複数のメモリストリングからなるメモリストリングアレイと水平方向に互いに重畳した複数のワードラインを含み、ワードラインは各々基板に平行で且つメモリストリングに接続された第１部分及び第１部分から延伸され基板に対して上方に傾斜する第２部分を含み、メモリストリングアレイは複数のワードラインの各々の第１部分の中間部分に配置され、ワードラインの各々に接続されて各々対応する貯蔵セルを形成し、複数のワードラインの第１、第２グループは各々、メモリストリングアレイの第１、第２の側方に配置された第１、第２導電ラインのグループの各々と電気的に接続される。 （もっと読む）

【課題】制御ゲート電極からリークした電子のエネルギーの増加を抑制し、トンネル絶縁膜の絶縁性の劣化を防止する。
【解決手段】本発明の例に係わる不揮発性半導体記憶装置は、半導体層１０１と、半導体層１０１の表面に形成された第１の絶縁膜１０２と、第１の絶縁膜１０２の表面に形成された電荷蓄積膜１０３と、電荷蓄積膜の表面に形成された第２の絶縁膜１０４と、第２の絶縁膜１０４の表面に形成された制御ゲート電極１０５とを具備し、電荷蓄積膜１０３及び第２の絶縁膜１０４の少なくとも一方に、散乱によって電子のエネルギーを減少させる非弾性散乱層が少なくとも一層含まれている。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性メモリの信頼性を向上させる。
【解決手段】メモリセルは、選択ゲート６とその一方の側面に配置されたメモリゲート８とを有している。メモリゲート８は、一部が選択ゲート６の一方の側面に形成され、他部がメモリゲート８の下部に形成されたＯＮＯ膜７を介して選択ゲート６およびｐ型ウエル２と電気的に分離されている。選択ゲート６の側面にはサイドウォール状の酸化シリコン膜１２が形成されており、メモリゲートの側面にはサイドウォール状の酸化シリコン膜９と酸化シリコン膜１２とが形成されている。メモリゲート８の下部に形成されたＯＮＯ膜７は、酸化シリコン膜９の下部で終端し、酸化シリコン膜１２の堆積時にメモリゲート８の端部近傍の酸化シリコン膜１２中に低破壊耐圧領域が生じるのを防いでいる。 （もっと読む）

【課題】記憶領域の増大を抑制しつつ、より多くの情報を記憶できる不揮発性半導体記憶素子を提供する。
【解決手段】第１ソース／ドレイン拡散層（１１）と、第２ソース／ドレイン拡散層（１２）と、チャネル領域の上に構成され、電気的に絶縁される二つの電荷蓄積層（２１）と、電気的に絶縁された二つのゲート電極（１３、１４）とを具備する不揮発性半導体記憶装置を構成する。第１の電荷蓄積層（２−１、２−２）は、第１領域（２−１）と第２領域（２−２）とを有し、第２の電荷蓄積層（２−３、２−４）は、第３領域（２−３）と第４領域（２−４）とを有するものとする。そして、第１のゲート電極（１３）は、第１領域（２−１）と第３領域（２−３）とに跨り、第２のゲート電極（１４）は、第２領域（２−２）と第４領域（２−４）とに跨る。 （もっと読む）

【課題】階層が異なる電極層間での特性ばらつきを抑制する半導体装置の製造方法及び半導体装置を提供する。
【解決手段】本発明の半導体装置の製造方法は、絶縁層１５と電極層ＷＬとを交互に複数積層する工程と、絶縁層１５と電極層ＷＬとの積層体を貫通するメモリホール１８を形成する工程と、メモリホール１８の内壁に導電膜３１を形成する工程と、導電膜３１に対して異方性エッチングを行い、メモリホール１８の側壁に導電膜３１を選択的に残す工程と、熱処理を行い、導電膜３１を絶縁物に変質させる工程と、電極層ＷＬを覆う絶縁物を除去し、メモリホール１８内に電極層ＷＬを露出させる工程と、を備えた。 （もっと読む）

【課題】チップ内のメモリプレーン数が増えてもロウデコーダ数の増加を抑える。
【解決手段】ＮＡＮＤ型フラッシュメモリは、第１及び第２メモリプレーン１１Ａ，１１Ｂ間に配置され、第１ＮＡＮＤブロックＢＫｉ内の第１ワード線ＷＬ０〜ＷＬｎ及び第３ＮＡＮＤブロックＢＫｉ内の第２ワード線ＷＬ０〜ＷＬｎに共通接続される第１転送トランジスタ１８と、第１メモリプレーン１１Ａの第２メモリプレーン１１Ｂ側とは反対側の第１端に配置され、第２ＮＡＮＤブロックＢＫ（ｉ＋１）内の第３ワード線ＷＬ０〜ＷＬｎに接続される第２転送トランジスタ１８と、第２メモリプレーン１１Ｂの第１メモリプレーン１１Ａ側とは反対側の第２端に配置され、第４ＮＡＮＤブロックＢＫ（ｉ＋１）内の第４ワード線ＷＬ０〜ＷＬｎに接続される第３転送トランジスタ１８とを備える。 （もっと読む）

【課題】電荷蓄積膜を用いる不揮発性記憶用ＭＯＳ型トランジスタと、これを選択するＭＯＳ型トランジスタが隣接するスプリットゲート構造を有する不揮発性メモリセルにおいて、電荷保持特性を向上し、ゲート電極を低抵抗化する。
【解決手段】電荷蓄積膜のコーナー部２０の薄膜化を抑制して電荷保持特性を向上するために、選択ゲート電極１５の側壁にテーパーを設ける。また、自己整合で形成するゲート電極を低抵抗化するシリサイドを安定に行うため、選択ゲート電極１５の側壁をリセスさせる。もしくは、自己整合ゲート電極上部１８と選択ゲート電極上部６５の間に段差を設ける。 （もっと読む）

メモリデバイスを有するシステムにおいて、あるイベントがシステム操作中に検出される。メモリデバイスは、そのイベントの検出に応じて、メモリデバイスの使用に起因する劣化を反転させるために加熱される。別のシステムにおいて、メモリデバイスは、そのシステムの別のメモリデバイス内でのデータアクセス操作と同時に使用に起因する劣化を回復させるために加熱される。第１および第２のメモリデバイスと連結されたメモリコントローラを有する別のシステムにおいては、データは、メンテナンス操作が第１のメモリデバイス内において必要であると決定することに応じて、第１のメモリデバイスから第２のメモリデバイスに退避される。 （もっと読む）

【課題】選択ゲート電極を低抵抗化し、半導体ピラーを選択する選択ゲートトランジスタの応答特性が良好な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】第１方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、前記第１方向において積層構造体ＭＬに積層された選択ゲート電極ＳＧと、積層構造体ＭＬと選択ゲート電極ＳＧとを前記第１方向に貫通する半導体ピラーＳＰと、電極膜ＷＬのそれぞれと半導体ピラーＳＰとの交差部に設けられた記憶部と、半導体ピラーＳＰと選択ゲート電極ＳＧとの間に設けられた選択ゲート絶縁膜ＳＧＩと、を備えた不揮発性半導体記憶装置が提供される。選択ゲート電極ＳＧは、選択ゲート電極ＳＧの前記第１方向に対して垂直な面上に設けられた第１シリサイド層５１を有する。 （もっと読む）

【課題】優れた特性を有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１００に設けられた素子形成領域１０ｂと、素子形成領域上に形成されたトンネル絶縁膜１１と、トンネル絶縁膜上に形成された電荷蓄積絶縁膜１２と、電荷蓄積絶縁膜上に形成されたブロック絶縁膜１４と、ブロック絶縁膜上に形成された制御ゲート電極１５と、を備えたメモリセルトランジスタと、メモリセルトランジスタに隣接して形成された素子分離領域１３と、を具備し、メモリセルトランジスタのチャネル幅方向に平行な断面において、電荷蓄積絶縁膜の端部の膜厚は、電荷蓄積絶縁膜の中央部の膜厚よりも薄い。 （もっと読む）

【課題】メモリ半導体装置、その製造方法及び動作方法を提供する。
【解決手段】メモリ半導体装置は、基板の上部面に垂直長軸を有し、２次元的に配列される複数の半導体パターン、及び複数の半導体パターンを横切る長軸を有しながら、複数の半導体パターン間で３次元的に配列される複数のワードラインを包含できる。 （もっと読む）

【課題】貫通ホールの径の変動に起因した電界の変動を補償し、良好な動作特性を有する不揮発性半導体記憶装置を提供する。
【解決手段】第１方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、積層構造体を第１方向に貫通する半導体ピラーＳＰと、電極膜のそれぞれと半導体ピラーとの間に設けられた記憶層４８と、記憶層と半導体ピラーとの間に設けられた内側絶縁膜４２と、電極膜のそれぞれと記憶層との間に設けられた外側絶縁膜４３と、を備える。第１方向に対して垂直な第２方向における外側絶縁膜の外径が大きい領域では、外径が小さい領域よりも、第２方向における外側絶縁膜の厚さが厚い。 （もっと読む）