【課題】低温で結晶半導体を形成可能な結晶半導体の製造方法を提供する。
【解決手段】８０〜２４０ｎｍの膜厚を有するａ−Ｇｅ膜２が基板１上に形成される（工程（ｂ）参照）。そして、約１０ｎｍの膜厚を有するＳｉＯ_２膜３がａ−Ｇｅ膜２上に形成される（工程（ｃ）参照）。その後、約９０ｎｍの膜厚を有するＰｔ薄膜４がスパッタリングまたは蒸着によってＳｉＯ_２膜３上に形成される（工程（ｄ）参照）。そして、Ｐｔ薄膜４は、水素リモートプラズマによって処理される（工程（ｅ）参照）。 （もっと読む）

【課題】メモリ装置を製造するための方法。
【解決手段】ナノ粒子２４４を含むメモリ装置１００を製造するための方法であって、少なくとも１つの半導体をベースとする基板において、ソースおよびドレイン領域１１８、１２０と、ソースおよびドレイン領域１１８、１２０の間に配置され、かつメモリ装置１００のチャネル１２１を形成するための基板の少なくとも１つの領域上に少なくとも１つの第１の誘電体２４１とを形成するステップと、少なくとも１つの導電材料のナノ粒子を懸濁した状態で含み、少なくとも第１の誘電体２４１を覆う少なくとも１つのイオン液を堆積するステップと、ナノ粒子２４４の堆積物を少なくとも第１の誘電体２４１上に形成するステップと、残りのイオン液を除去するステップと、ナノ粒子２４４の堆積物の少なくとも一部上に、少なくとも１つの第２の誘電体２５２および少なくとも１つの制御ゲート２５４を形成するステップとを含む。 （もっと読む）

【課題】電流値分布幅をより狭くして電流ウィンドウをより広げる。
【解決手段】半導体基板における電荷蓄積部に電荷を徐々に蓄積するため、ゲート電圧は書き込み回数が増加するに従って徐々に増加させる（Ｂ）。チャネル領域に流れる電流の値が、電荷蓄積部に蓄積される電荷の量が所定のデータに対応する値となった場合に該チャネル領域に流れる電流の予め定められた目標値よりも大きい領域において、該電流の値が該目標値に近づいた場合に、ソース電圧、ドレイン電圧を下げることにより、１回当たりの電荷の蓄積量の増加割合を減少させる（Ｃ）。よって、各電荷蓄積部への電荷の蓄積量が目標値を超えることを抑えることができる。 （もっと読む）

【課題】メモリセルのしきい値電圧の分布幅の拡大を抑制することが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリは、第１の絶縁膜、電荷保持層、第２の絶縁膜、および、制御ゲートを含み、電荷保持層に保持された電荷量に応じた情報を記憶するメモリセルが直列に複数接続されたＮＡＮＤストリングと、制御ゲートおよび半導体ウェルに印加する電圧を制御する制御回路とを備え、書き込み動作後、選択メモリセルにデータが書き込まれたか否かを検証するベリファイリード動作を行う前に、制御回路は、選択メモリセルの制御ゲートに、半導体ウェルの電位と同電位または書き込み電圧と同極性である第１の電圧を印加し、書き込み対象ではない非選択メモリセルの制御ゲートには、書き込み電圧と同極性であり第１の電圧よりも絶対値として大きい第２の電圧を印加するデトラップ動作を行う。 （もっと読む）

【課題】ブロック絶縁膜をゲート幅方向に連続するように構成しながら、シリコン基板の上面部のうちのワード線方向の端部とゲート電極との間の絶縁破壊の発生を抑制する。
【解決手段】素子分離領域２によって区画された活性領域３を有する半導体基板１と、活性領域３上に形成されたトンネル絶縁膜７と、トンネル絶縁膜７上に形成された電荷蓄積膜８と、電荷蓄積膜８上に形成されたブロック絶縁膜９と、ブロック絶縁膜９上に形成されたゲート電極１０、１１とを有してなるメモリセルトランジスタを備え、ブロック絶縁膜９をゲート幅方向に連続するように形成し、更に、電荷蓄積膜８のうちのゲート幅方向の端部８ａの膜厚を厚くするように構成した。 （もっと読む）

【課題】選択ゲートトランジスタに隣接するメモリセルに発生するＧＩＤＬ電流を防止する。
【解決手段】本発明の例に係わる不揮発性半導体記憶装置は、半導体基板１と、半導体基板１上に形成され、絶縁膜で構成される電荷蓄積層３及びゲート電極９をそれぞれ有する第１及び第２のメモリセルと、第１のメモリセルＭＣａに隣接して形成される選択ゲートトランジスタＳＴ１とを具備し、選択ゲートトランジスタＳＴ１のチャネル領域は、第１導電型の領域１２と、第１導電型の領域１２の上面に第１導電型とは反対の第２導電型の領域１３で形成され、第１のメモリセルＭＣａのチャネル領域は、第１導電型の領域１４と、第１導電型の領域１４の上面の少なくとも一部に第２導電型の領域１５が形成され、第１のメモリセルＭＣａに格納されるデータ数は、第２のメモリセルＭＣに格納されるデータ数より少なく形成される。 （もっと読む）

【課題】ゲート絶縁膜とゲート電極との間の界面層にカーボン層を導入して、低い閾値電圧を実現している例では、カーボン層中のカーボンはＳｉ半導体基板中に入り、欠陥準位を形成するため、ＥＷＦが不安定であった。本発明は上記問題点を解決するためになされたもので、ｐ−ｍｅｔａｌを用いたＭＩＳ型半導体装置において、ＥＷＦを安定して増加させることが可能な半導体装置を提供する。
【解決手段】半導体基板１０と、半導体基１０上に形成された絶縁膜２０と、絶縁膜２０上に形成され、且つ、ＣＮ基又はＣＯ基を含む界面層３０と、界面層３０上に形成された金属層４０とを備えて半導体装置を構成する。 （もっと読む）

【課題】半導体または誘電体と、金属との界面において、接合する金属の実効仕事関数を最適化することを可能にするとともに、抵抗を可及的に低くすることを可能にする。
【解決手段】半導体膜４ａと、半導体膜上に形成された酸化膜６ｂと、酸化膜上に形成された金属膜１２ａと、を備え、酸化膜がＴｉ酸化膜であって、酸化膜に、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔから選ばれた少なくとも一つの元素が添加されている。 （もっと読む）

【課題】素子分離領域形成時に周辺回路領域のゲート絶縁膜へのダメージを防ぐことが可能な半導体記憶装置及びその製造方法を提供すること。
【解決手段】メモリセル及び周辺トランジスタが配置される第１、第２領域にゲート絶縁膜及び導電層を順次形成し、前記第２領域に第１トレンチを形成し、前記第１トレンチに露出する前記第１導電層、前記ゲート絶縁膜の側面、前記第１トレンチの側面及び底面に沿って第１シリコン酸化膜を堆積し、前記第１領域に第２トレンチを形成すると共に、前記第１トレンチ側面の前記第１シリコン酸化膜を残存させつつ、前記第１トレンチの底面を第２トレンチよりも深く形成し、第２シリコン酸化膜の堆積と該第２シリコン酸化膜の一部の除去とを繰り返して第１、第２トレンチ内に第２シリコン酸化膜を埋め込み、前記第１、第２領域に第１、第２素子分離領域を形成する。 （もっと読む）

【課題】本発明は、半導体基板表面の斜面に不揮発性素子のチャネル領域を形成して素子の微細化を図ることを最も主要な特徴とする。
【解決手段】素子分離領域によって区画され、表面が凹凸を連続的に繰り返すように形成された素子形成領域１３を有する半導体基板と、素子形成領域上に形成されたトンネル絶縁膜１４と、素子形成領域の互いに隣り合う凹部上と凸部上及びその間の斜面上に渡って連続するように、トンネル絶縁膜１４を介して形成された浮遊ゲート１５と、浮遊ゲート上に形成されたゲート間絶縁膜１６と、ゲート間絶縁膜上に形成された制御ゲート１１と、浮遊ゲートに隣接するように凹部に形成された拡散層１７とを具備する。 （もっと読む）

【課題】ＭＯＮＯＳ型の半導体記憶装置で、メモリセルトランジスタ間の素子分離絶縁膜の上面の高さが、電荷蓄積膜の厚さの範囲に位置するように制御された半導体記憶装置を提供する。
【解決手段】シリコン基板１上に、トンネル絶縁膜２１、電荷蓄積膜２２、ブロック絶縁膜２３および制御ゲート電極２４を順に積層したゲート電極部ＭＧと、ゲート電極部ＭＧの下部のチャネル領域を挟んだシリコン基板１の第１の方向の両側に形成されるソース／ドレイン領域３０と、を有するメモリセルトランジスタＴｒｍと、メモリセルトランジスタＴｒｍを隣接するメモリセルトランジスタと分離するシリコン基板１に形成された素子分離絶縁膜１２と、を備え、第１の方向に垂直な第２の方向に沿った断面での素子分離絶縁膜１２の上面は、端部で電荷蓄積膜２２の厚さの範囲内に存在し、中央部付近で最も高く、端部と中央部との間で極小となる形状を有する。 （もっと読む）

【課題】不揮発性メモリセルを有する半導体装置において、メモリ周辺回路の信頼性を向上させることのできる技術を提供する。
【解決手段】メモリ周辺回路領域の高圧系ｎＭＩＳおよび高圧系ｐＭＩＳのゲート絶縁膜１４を、半導体基板１の主面上に順次積層された下層の絶縁膜１１ｂ、電荷蓄積層ＣＳＬおよび上層の絶縁膜１１ｔにより構成し、続いて上層の絶縁膜１１ｔ上に積層されたｎ型の導電膜により高圧系ｎＭＩＳのゲート電極ＧＨｎまたは高圧系ｐＭＩＳのゲート電極ＧＨｐを構成する。メモリ周辺回路領域の低圧系ｎＭＩＳおよび低圧系ｐＭＩＳのゲート絶縁膜８を、半導体基板１の主面上に形成された酸化シリコン膜により構成する。 （もっと読む）

【課題】トンネル絶縁膜中に挿入する微粒子層における粒径の微小化でエネルギーバリアを高くして記憶保持を改善しても、低電圧／低電界書き込み・消去時にける低いエネルギーバリアによる書き込み・消去の劣化を抑制する。
【解決手段】半導体基板１００のチャネル領域１０１上にトンネル絶縁膜１１０を介して電荷蓄積層１３０を形成した不揮発性半導体メモリであって、トンネル絶縁膜１１０中に、第１の導電性微粒子を含む第１の微粒子層１２１をチャネル側に、第１の導電性微粒子よりも平均粒径が大きい複数の第２の導電性微粒子を含む第２の微粒子層１２２を電荷蓄積層側に設け、第１の導電性微粒子における電子１個の帯電に必要なエネルギーの平均値ΔＥ₁ を、第２の導電性微粒子の電子１個の帯電に必要なエネルギーの平均値ΔＥよりも小さくし、ΔＥ₁ とΔＥとの差を熱揺らぎのエネルギー（ｋ_BＴ）よりも大きくした。 （もっと読む）

【課題】高い信頼性を有し、安価な不揮発性半導体記憶装置、その製造方法を提供する。
【解決手段】メモリストリングＭＳは、一対の柱状部、及びそれらの下端を連結させる連結部を有するＵ字状半導体層３５、柱状部を取り囲むトンネル絶縁層３４ｃ、電荷蓄積層３４ｂ、ブロック絶縁層３４ａ、及びブロック絶縁層３４ａを取り囲むワード線導電層３２ａ〜３２ｄを備える。ソース側選択トランジスタＳＳＴｒは、柱状部から上に延びるソース側柱状半導体層４７ｂ、ソース側柱状半導体層４７ｂを取り囲む第２ソース側ゲート絶縁層４６ｄ、第１ソース側ゲート絶縁層４６ｂ、及び第１ソース側ゲート絶縁層４６ｂを取り囲むソース側導電層４２ｂを備える。ブロック絶縁層３４ａは、ソース側ゲート絶縁層４６Ｂと連続して形成されている。Ｕ字状半導体層３５は、ソース側柱状導体層４７ｂと連続して形成されている。 （もっと読む）

【課題】高い信頼性を有する不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリトランジスタＭＴｒの制御電極として機能するワード線導電層３１ａ〜３１ｄとを備える。ワード線導電層３１ａ〜３１ｄは、その端部の位置が異なるように階段状に形成された階段部ＳＴを構成する。また、不揮発性半導体記憶装置は、階段部ＳＴを構成するワード線導電層３１ａ〜３１ｄの上面から上方に延びる第２コンタクトプラグ層５５ｂ〜５５ｅを備える。第２コンタクトプラグ層５５ｂ〜５５ｅは、上端が基板Ｂａと平行な面において揃うように形成され且つその上端から下端へとその径が小さくなるように形成されている。第１、第２コンタクトプラグ層５４、５５ｂ〜５５ｆは、その積層方向の長さが長いほど、その上端の径が大きくなるように形成されている。 （もっと読む）

【課題】セル電流を増大させる不揮発性半導体記憶装置、その製造方法を提供する。
【解決手段】メモリトランジスタ層３０は、一対の柱状部３５ａ、及び連結部３５ｂを有するＵ字状半導体層３５と、Ｕ字状半導体層３５の側面を取り囲むように形成された電荷蓄積層３４ｂと、電荷蓄積層３４ｂの側面を取り囲むように形成された第１〜第４ワード線導電層３２ａ〜３２ｄとを備える。選択トランジスタ層４０Ａは、柱状部３５ａの上面から上方に延びるドレイン側柱状半導体層４７ａ（ソース側柱状半導体層４７ｂ）と、その側面を取り囲むように形成されたドレイン側ゲート絶縁層４６Ａ（ソース側ゲート絶縁層４６Ｂ）と、その側面を取り囲むように形成されたドレイン側導電層４２ａ（ソース側導電層４２ｂ）と、その上面に形成され、且つシリコンゲルマニウムを含む半導体層４９ａとを備える。 （もっと読む）

【課題】読み出し時のセル電流を増大させる揮発性半導体記憶装置を提供する。
【解決手段】メモリストリングＭＳは、基板Ｂａに対して垂直方向に延びるメモリ柱状半導体層３５と、メモリ柱状半導体層３５の側面を取り囲むように形成された電荷蓄積層３４ｂと、電荷蓄積層３４ｂの側面を取り囲むように形成され、メモリトランジスタＭＴｒ１〜ＭＴｒ４の制御電極として機能するワード線導電層３１ａ〜３１ｄとを備える。ワード線導電層３１ａ〜３１ｄは、その間に誘電体を挟んで前記垂直方向に所定間隔Ｌをもって設けられている。誘電体は、酸化シリコンの比誘電率よりも小さい比誘電率を有する空気にて構成されている。所定間隔Ｌは、空気の等価酸化膜厚Ｄ_ＥＯＴが、次の関係式［数１］を満たすように設定されている。
［数１］
Ｄ_ｓｉｏ２＜Ｄ_ＥＯＴ＜Ｄ_ｋ （もっと読む）

【課題】上部絶縁層と素子分離絶縁層の界面に起因する信頼性劣化が抑制された半導体装置を提供する。
【解決手段】半導体装置は，半導体基板と，前記半導体基板上に配置され，かつトンネル絶縁膜，電荷蓄積層，上部絶縁層，および制御電極が順に積層される積層構造と，前記積層構造の側面に配置される素子分離絶縁層と，前記半導体基板の前記トンネル絶縁膜の両側に形成された不純物ドーピング層と，を具え，前記素子分離絶縁層は，ＳｉＯ_２，ＳｉＮ及びＳｉＯＮの少なくとも一つからなり，前記上部絶縁層は，希土類金属，Ｙ，Ｚｒ，及びＨｆからなる群より選ばれる少なくとも一つの金属Ｍ，及びＳｉを含む酸化物であり，前記電荷蓄積層，前記上部絶縁層，前記制御電極それぞれのチャネル長方向の長さＬ_{ｃｈａｒｇｅ}，Ｌ_ｔｏｐ，Ｌ_ｇａｔｅが関係「Ｌ_{ｃｈａｒｇｅ}，Ｌ_ｇａｔｅ ＜ Ｌ_ｔｏｐ」を満たす。 （もっと読む）

【課題】メモリトランジスタの特性が良好な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板１１上に、それぞれ複数の絶縁膜及び電極膜１４が交互に積層された積層体を設ける。電極膜１４は、Ｘ方向に延びる複数本の制御ゲート電極ＣＧに分断する。また、積層体内に、選択ゲート電極ＳＧｂ、ＳＧｓ、制御ゲート電極ＣＧを貫き、一端がソース線ＳＬに接続され、他端がビット線ＢＬに接続されたＵ字ピラー３０を設ける。そして、各制御ゲート電極ＣＧは、Ｙ方向において隣り合う２本のシリコンピラー３１によって貫かれており、接続部材３２によって相互に接続された２本のシリコンピラー３１は、相互に異なる制御ゲート電極ＣＧを貫いている。 （もっと読む）

【課題】スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。
【解決手段】半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。続いて、そのメモリゲート電極ＭＧの側面にサイドウォール８を形成した後、半導体基板１Subの主面上にフォトレジストパターンＰＲ２を形成する。その後、フォトレジストパターンＰＲ２をエッチングマスクとして、半導体基板１Subの主面の一部をエッチングにより除去して窪み１３を形成する。この窪み１３の形成領域では上記ｎ型の半導体領域６が除去される。その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。 （もっと読む）