不揮発性半導体記憶装置
【課題】読み出し時のセル電流を増大させる揮発性半導体記憶装置を提供する。
【解決手段】メモリストリングＭＳは、基板Ｂａに対して垂直方向に延びるメモリ柱状半導体層３５と、メモリ柱状半導体層３５の側面を取り囲むように形成された電荷蓄積層３４ｂと、電荷蓄積層３４ｂの側面を取り囲むように形成され、メモリトランジスタＭＴｒ１〜ＭＴｒ４の制御電極として機能するワード線導電層３１ａ〜３１ｄとを備える。ワード線導電層３１ａ〜３１ｄは、その間に誘電体を挟んで前記垂直方向に所定間隔Ｌをもって設けられている。誘電体は、酸化シリコンの比誘電率よりも小さい比誘電率を有する空気にて構成されている。所定間隔Ｌは、空気の等価酸化膜厚ＤＥＯＴが、次の関係式［数１］を満たすように設定されている。
［数１］
Ｄｓｉｏ２＜ＤＥＯＴ＜Ｄｋ
【解決手段】メモリストリングＭＳは、基板Ｂａに対して垂直方向に延びるメモリ柱状半導体層３５と、メモリ柱状半導体層３５の側面を取り囲むように形成された電荷蓄積層３４ｂと、電荷蓄積層３４ｂの側面を取り囲むように形成され、メモリトランジスタＭＴｒ１〜ＭＴｒ４の制御電極として機能するワード線導電層３１ａ〜３１ｄとを備える。ワード線導電層３１ａ〜３１ｄは、その間に誘電体を挟んで前記垂直方向に所定間隔Ｌをもって設けられている。誘電体は、酸化シリコンの比誘電率よりも小さい比誘電率を有する空気にて構成されている。所定間隔Ｌは、空気の等価酸化膜厚ＤＥＯＴが、次の関係式［数１］を満たすように設定されている。
［数１］
Ｄｓｉｏ２＜ＤＥＯＴ＜Ｄｋ
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）のが一般的だが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、リソグラフィ工程に要するコストは増加の一途を辿っている。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
【０００３】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が提案されている（特許文献１参照）。
【０００４】
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある（特許文献１）。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層の導電層、及びピラー状の柱状半導体層が設けられる。導電層の上下には、酸化シリコン（ＳｉＯ２）にて構成された層間絶縁層が設けられる。柱状半導体層は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体層の周りには、メモリゲート絶縁層が設けられる。これら導電層、柱状半導体層、メモリゲート絶縁層を含む構成は、メモリストリングと呼ばれる。
【０００５】
しかしながら、メモリストリングにおいて、柱状半導体層は、不純物をほとんど含まない多結晶シリコンにて構成されている。これにより、導電層からの漏れ電場を利用したとしても、柱状半導体層は、所望とする抵抗値に下げることは困難である。すなわち、従来、読み出し時の電流が少ないという問題がある。
【０００６】
そこで、導電層の間の層間絶縁層の膜厚を薄くし、柱状半導体層の抵抗値を下げようとすると、メモリの書き込み時、層間絶縁層の耐圧がもたないという問題が生じる。つまり、層間絶縁層の耐圧を確保しつつ、読み出し時のセル電流を増大させる技術が、望まれている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、読み出し時のセル電流を増大させる不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングを有する不揮発性半導体記憶装置であって、前記メモリストリングは、基板に対して垂直方向に延びる柱状部を有する第１半導体層と、前記第１半導体層の側面を取り囲むように形成された電荷蓄積層と、前記電荷蓄積層の側面を取り囲むように形成され、前記メモリセルの制御電極として機能する複数の第１導電層とを備え、複数の前記第１導電層は、その間に誘電体を挟んで前記垂直方向に所定間隔Ｌをもって設けられ、前記誘電体は、酸化シリコンの比誘電率よりも小さい比誘電率を有する第１誘電体にて構成され、前記所定間隔Ｌは、前記第１誘電体の等価酸化膜厚ＤＥＯＴが、次の関係式［数１］を満たすように設定されていることを特徴とする不揮発性半導体記憶装置。
【００１０】
［数１］
Ｄｓｉｏ２＜ＤＥＯＴ＜Ｄｋ
（ただし、Ｄｓｉｏ２は、前記誘電体が酸化シリコンにて構成され、且つその厚さが前記第１導電層に印加される最大電圧に耐えうる最小の厚さとした場合における、酸化シリコンの厚さであり、前記誘電体を酸化シリコンにて構成し、且つその酸化シリコンの膜厚をＤｓｉｏ２とした場合における、前記第１導電層の１層当たりの前記第１半導体層の抵抗値をＲｓｉｏ２と定義すると、Ｄｋは、抵抗値Ｒｓｉｏ２を与えるような前記第１誘電体の等価酸化膜厚である）
【００１１】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングを有する不揮発性半導体記憶装置であって、前記メモリストリングは、基板に対して垂直方向に延びる柱状部を有する半導体層と、前記半導体層の側面を取り囲むように形成された第１絶縁層と、前記第１絶縁層の側面を取り囲むように形成された電荷蓄積層と、前記電荷蓄積層の側面を取り囲むように形成された第２絶縁層と、前記第２絶縁層の側面を取り囲むように形成され、前記メモリセルの制御電極として機能する複数の導電層とを備え、前記第２絶縁層の比誘電率は、酸化シリコンの比誘電率よりも高いことを特徴とする。
【発明の効果】
【００１２】
本発明は、読み出し時のセル電流を増大させる不揮発性半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置１００のブロック図である。
【図２】第１実施形態に係る不揮発性半導体記憶装置の一部の回路図である。
【図３】第１実施形態に係る不揮発性半導体記憶装置１００の一部省略斜視図である。
【図４】第１実施形態に係る不揮発性半導体記憶装置１００の断面図である。
【図５】図４の一部拡大図である。
【図６】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図７】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図８】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図９】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。
【図１０】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１１】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。
【図１２】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１３】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１４】第２実施形態に係る不揮発性半導体記憶装置の断面図である。
【図１５】ワード線導電層３１ａ〜３１ｄの間に設ける構成を変えて、ワード線導電層３１ａ〜３１ｄの間の間隔（物理膜厚）と、メモリ柱状半導体層３５の一部の抵抗とをプロットした図である。
【図１６】図１５の横軸であるワード線導電層３１ａ〜３１ｄの間の間隔（物理膜厚）を等価酸化膜厚（ＥＯＴ）に変換したグラフである。
【図１７】ワード線導電層３１ａ〜３１ｄの間に、膜厚３５ｎｍの酸化シリコン（ＳｉＯ２）を設けた場合における、電場、及び電界分布を示す図である。
【図１８】ワード線導電層３１ａ〜３１ｄの間に、膜厚３５ｎｍの窒化シリコン（ＳｉＮ）を設けた場合における、電場、及び電界分布を示す図である。
【図１９】ワード線導電層３１ａ〜３１ｄの間に、膜厚７０ｎｍの窒化シリコン（ＳｉＮ）を設けた場合における、電場、及び電界分布を示す図である。
【図２０】ワード線導電層３１ａ〜３１ｄの間に、膜厚３５ｎｍの酸化シリコン（ＳｉＯ２）を設け、ブロック絶縁層３４ａを酸化シリコン（ＳｉＯ２）とした場合における、電場、及び電界分布を示す図である。
【図２１】ワード線導電層３１ａ〜３１ｄの間に、膜厚３５ｎｍの窒化シリコン（ＳｉＯ２）を設け、ブロック絶縁層３４ａを酸化アルミニウム（Ａｌ２Ｏ３）とした場合における、電場、及び電界分布を示す図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
【００１５】
[第１実施形態]
（第１実施形態に係る不揮発性半導体記憶装置１００の構成）
先ず、図１を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の構成について説明する。図１、第１本発明の実施形態に係る不揮発性半導体記憶装置１００のブロック図である。
【００１６】
第１実施形態に係る不揮発性半導体記憶装置１００は、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５、制御信号生成部（高電圧生成部）１６を備える。
【００１７】
メモリセルアレイ１１は、データを電気的に記憶するメモリトランジスタＭＴｒを有する。ロウデコーダ１２、１３は、取り込まれたブロックアドレス信号及びロウアドレス信号をデコードし、メモリセルアレイ１１を制御する。センスアンプ１４は、メモリセルアレイ１１からデータを読み出す。カラムデコーダ１５は、カラムアドレス信号をデコードし、センスアンプ１４を制御する。制御信号生成部１６は、基準電圧を昇圧させて、書き込みや消去時に必要となる高電圧を生成し、さらに、制御信号を生成し、ロウデコーダ１２、１３、センスアンプ１４、及びカラムデコーダ１５を制御する。
【００１８】
次に、図２〜図４を参照し、メモリセルアレイ１１の積層構造及び回路構成について説明する。図２は、メモリセルアレイ１１の概略斜視図である。図３は、図２の拡大図である。図４は、図３の断面図である。以下、積層方向に直交する方向をロウ方向とし、積層方向及びロウ方向に直交する方向をカラム方向とする。なお、図３は、配線間に設けられた層間絶縁層を省略して記載している。
【００１９】
メモリセルアレイ１１は、図２に示すように、複数のメモリブロックＭＢを有する。メモリブロックＭＢは、半導体基板Ｂａ（図示略）上に、カラム方向に配列されている。換言すると、メモリブロックＭＢは、半導体基板Ｂａ上に所定領域毎に形成されている。
【００２０】
メモリブロックＭＢは、図２に示すように、複数のメモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを備える。メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ４にて構成されている。ドレイン側選択トランジスタＳＤＴｒは、メモリストリングＭＳの一端（メモリトランジスタＭＴｒ４）に接続されている。ソース側選択トランジスタＳＳＴｒは、メモリストリングＭＳの他端（メモリトランジスタＭＴｒ１）に接続されている。
【００２１】
図２に示すように、メモリブロックＭＢにおいて、ロウ方向に一列に配列されたメモリトランジスタＭＴｒ１の制御ゲートは、ロウ方向に延びるワード線ＷＬ１に共通接続されている。同様に、ロウ方向に一列に配列されたメモリトランジスタＭＴｒ２の制御ゲートは、ロウ方向に延びるワード線ＷＬ２に共通接続されている。ロウ方向に一列に配列されたメモリトランジスタＭＴｒ３の制御ゲートは、ロウ方向に延びるワード線ＷＬ３に共通接続されている。ロウ方向に一列に配列されたメモリトランジスタＭＴｒ４の制御ゲートは、ロウ方向に延びるワード線ＷＬ４に共通接続されている。ワード線ＷＬ１〜ＷＬ４は、各々独立の信号で制御されている。
【００２２】
図２に示すように、メモリブロックＭＢにおいて、ロウ方向に一列に配列された各ドレイン側選択トランジスタＳＤＴｒの制御ゲートは、ドレイン側選択ゲート線ＳＧＤに共通接続されている。ドレイン側選択ゲート線ＳＧＤは、ロウ方向に延びるように形成されている。ドレイン側選択ゲート線ＳＧＤは、カラム方向に複数本設けられ、各々独立の信号で制御される。また、カラム方向に配列されたドレイン側選択トランジスタＳＤＴｒの他端は、ビット線ＢＬに共通に接続されている。ビット線ＢＬは、メモリブロックＭＢを跨いでカラム方向に延びるように形成されている。ビット線ＢＬは、ロウ方向に複数本設けられ、各々独立の信号で制御されている。
【００２３】
図２に示すように、メモリブロックＭＢにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタＳＳＴｒの制御ゲートは、ソース側選択ゲート線ＳＧＳに共通接続されている。ソース側選択ゲート線ＳＧＳは、ロウ方向に延びるように形成されている。ソース側選択ゲート線ＳＧＳは、カラム方向に複数本設けられ、各々独立の信号で制御されている。また、カラム方向に配列されたソース側選択トランジスタＳＤＴｒの他端は、ソースＳＬに共通に接続されている。
【００２４】
上記のようなメモリブロックＭＢの回路構成は、図３及び図４に示す積層構造により実現されている。各メモリブロックＭＢは、半導体基板Ｂａ上に順次積層されたソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０を有する。
【００２５】
ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒとして機能する層である。メモリトランジスタ層３０は、メモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ４）として機能する層である。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒとして機能する層である。
【００２６】
半導体基板Ｂａは、図３及び図４に示すように、上面に拡散層Ｂａ１を有する。拡散層Ｂａ１は、ソース線ＳＬとして機能する。
【００２７】
ソース側選択トランジスタ層２０は、図３及び図４に示すように、半導体基板Ｂａ上に、ソース側第１絶縁層２１、ソース側導電層２２、ソース側第２絶縁層２３、及び層間絶縁層２４を有する。
【００２８】
ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３は、半導体基板Ｂａ上に、順次積層されている。ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に構成されている。すなわち、ソース側第１絶縁層２１の側面、ソース側導電層２２の側面、及びソース側第２絶縁層２３の側面は、ロウ方向に延びる溝２５を構成する。層間絶縁層２４は、溝２５を埋めるように形成されている。
【００２９】
ソース側第１絶縁層２１、ソース側第２絶縁層２３、及び層間絶縁層２４は、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側導電層２２は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
【００３０】
ソース側選択トランジスタ層２０は、図４に示すように、ソース側ホール２６を有する。
【００３１】
ソース側ホール２６は、ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３を貫通するように形成されている。ソース側ホール２６は、半導体基板Ｂａの拡散層Ｂａ１と整合する位置に形成されている。ソース側ホール２６は、ロウ方向及びカラム方向にて構成される面内にマトリクス状に形成されている。
【００３２】
ソース側選択トランジスタ層２０は、図３及び図４に示すように、ソース側ゲート絶縁層２７、及びソース側柱状半導体層２８を有する。
【００３３】
ソース側ゲート絶縁層２７は、ソース側ホール２６に面する側面に、所定の厚さをもって形成されている。ソース側柱状半導体層２８は、積層方向に延びるように柱状に形成されている。ソース側柱状半導体層２８は、ソース側ゲート絶縁層２７の側面、及び拡散層Ｂａ１の上面に接するように形成されている。ソース側柱状半導体層２８は、ソース側ホール２６を埋めるように形成されている。ソース側柱状半導体層２８は、ロウ方向及びカラム方向にて構成される面内にマトリクス状に形成されている。
【００３４】
ソース側ゲート絶縁層２７は、酸化アルミニウム（Ａｌ２Ｏ３）（比誘電率：ｋ＝１０）、又は酸化シリコン（ＳｉＯ２）（比誘電率：ｋ＝３．９）にて構成されている。ソース側柱状半導体層２８は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
【００３５】
ソース側選択トランジスタ２０の構成において、ソース側導電層２２は、ソース側選択トランジスタＳＳＴｒの制御ゲート電極として機能する。また、ソース側導電層２２は、ソース側選択ゲート線ＳＧＳとして機能する。
【００３６】
上記ソース側選択トランジスタ２０の構成を換言すると、ソース側ゲート絶縁層２７は、ソース側柱状半導体層２８を取り囲むように形成されている。ソース側導電層２２は、ソース側ゲート絶縁層２７を取り囲むように形成されている。
【００３７】
メモリトランジスタ層３０は、図３及び図４に示すように、ソース側選択トランジスタ２０上に、ワード線導電層３１ａ〜３１ｄ、及び保護層３２を有する。
【００３８】
ワード線導電層３１ａ〜３１ｄは、カラム方向に所定ピッチをもって、ロウ方向に延びるストライプ状に形成されている。ワード線導電層３１ａ〜３１ｄのカラム方向の側面には、空隙Ａｇが設けられている。すなわち、ワード線導電層３１ａ〜３１ｄは、上下に空隙Ａｇを介して形成されている。
【００３９】
ワード線導電層３１ａ〜３１ｄは、半導体基板Ｂａに対して垂直方向に所定間隔Ｌをもって形成されており、ワード線導電層３１ａ〜３１ｄの間に形成されている空隙Ａｇは、例えば、略真空（ｋ≒１）（誘電体）である。
【００４０】
ここで、所定間隔Ｌは、酸化シリコン（ＳｉＯ２）にて構成された層間絶縁層を用いてワード線導電層３１ａ〜３１ｄの間を埋めた場合において、所定の破壊耐圧Ｍ（Ｖ）が得られる間隔よりも小さく設定される。これにより、後述するメモリ柱状半導体層３５の抵抗値を小さくし、読み出し時のセル電流を増大させることができる。
【００４１】
すなわち、酸化シリコンで構成された層間絶縁層は、１０９（Ｖ／ｍ）程度の電界が加わったときに破壊される。このため、酸化シリコンで構成された層間絶縁層の厚さは、設定された破壊耐圧がＭ（Ｖ）である場合には、Ｍ（ｎｍ）以下にすることができない。たとえば、破壊耐圧Ｍが３５（Ｖ）に設定されていれば、上記層間絶縁層（酸化シリコン）は、少なくとも３５（ｎｍ）以上の厚さ（物理膜厚）に設定しなければならない。
【００４２】
しかし、第１実施形態では、ワード線導電層３１ａ〜３１ｄの間である空隙Ａｇ１に酸化シリコンよりも誘電率の小さい誘電体（空気）を設け、且つその誘電体の厚さ（所定間隔Ｌ：物理膜厚）が、同一の破壊耐圧の条件において、酸化シリコンの場合に比べ小さく設定されている。所定間隔Ｌの具体的な数値範囲は、後述するように、同一の容量を与える酸化シリコンの厚さである等価酸化膜厚ＤＥＯＴに基づいて決定される。
【００４３】
保護層３２は、第４ワード線導電層３１ｄの上面に形成されている。保護層３２は、ロウ方向及びカラム方向に所定領域に亘って２次元的に広がるように形成されている。
【００４４】
ワード線導電層３１ａ〜３１ｄは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。保護層３２は、窒化シリコン（ＳｉＮ）にて構成されている。上記のように、ワード線導電層３１ａ〜３１ｄの間は、空隙Ａｇとなっている。また、空隙Ａｇ１は、略真空（ｋ≒１）である。すなわち、ワード線導電層３１ａ〜３１ｄの間の比誘電率は、略「１」であり、酸化シリコン（ＳｉＯ２）の比誘電率（ｋ＝３．９）よりも小さい。
【００４５】
メモリトランジスタ層３０は、図４に示すように、メモリホール３３を有する。
【００４６】
メモリホール３３は、保護層３２、及びワード線導電層３１ａ〜３１ｄを貫通するように形成されている。メモリホール３３は、ソース側ホール２６と整合する位置に形成されている。メモリホール３３は、ロウ方向及びカラム方向にて構成される面内にマトリクス状に形成されている。
【００４７】
メモリトランジスタ層３０は、図３及び図４に示すように、メモリゲート絶縁層３４、及びメモリ柱状半導体層３５を有する。
【００４８】
メモリゲート絶縁層３４は、メモリホール３３に面する側面に形成されている。メモリゲート絶縁層３４は、図５に示すように、ブロック絶縁層３４ａ、電荷蓄積層３４ｂ、及びトンネル絶縁層３４ｃを有する。ブロック絶縁層３４ａは、メモリホール３３に面する側面に形成されている。電荷蓄積層３４ｂは、ブロック絶縁層３４ａの側面に形成されている。トンネル絶縁層３４ｃは、電荷蓄積層３４ｂの側面に形成されている。
【００４９】
メモリ柱状半導体層３５は、積層方向に延びるように柱状に形成されている。メモリ柱状半導体層３５は、トンネル絶縁層３４ｃの側面、及びソース側柱状半導体層２８の上面に接するように形成されている。メモリ柱状半導体層３５は、メモリホール３３を埋めるように形成されている。メモリ柱状半導体層３５は、ロウ方向及びカラム方向にて構成される面内にマトリクス状に形成されている。
【００５０】
ブロック絶縁層３４ａは、酸化アルミニウム（Ａｌ２Ｏ３）（比誘電率：ｋ＝１０）にて構成されている。すなわち、ブロック絶縁層３４ａは、酸化シリコン（ＳｉＯ２）（比誘電率：ｋ＝３．９）よりも比誘電率の高い材料にて構成されている。トンネル絶縁層３４ｃは、酸化シリコン（ＳｉＯ２）（比誘電率：ｋ＝３．９）にて構成されている。電荷蓄積層３４ｂは、窒化シリコン（ＳｉＮ）にて構成されている。メモリ柱状半導体層３５は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
【００５１】
メモリトランジスタ３０の構成において、ワード線導電層３１ａ〜３１ｄは、メモリトランジスタＭＴｒ１〜ＭＴｒ４の制御ゲート電極として機能する。また、ワード線導電層３１ａ〜３１ｄは、ワード線ＷＬ１〜ＷＬ４として機能する。
【００５２】
上記メモリトランジスタ３０の構成を換言すると、トンネル絶縁層３４ｃは、メモリ柱状半導体層３５を取り囲むように形成されている。電荷蓄積層３４ｂは、トンネル絶縁層３４ｃを取り囲むように形成されている。ブロック絶縁層３４ａは、電荷蓄積層３４ｂを取り囲むように形成されている。ワード線導電層３１ａ〜３１ｄは、ブロック絶縁層３４ａを取り囲むように形成されている。
【００５３】
ドレイン側選択トランジスタ層４０は、図３及び図４に示すように、半導体基板Ｂａ上に、ドレイン側第１絶縁層４１、ドレイン側導電層４２、ドレイン側第２絶縁層４３、及び層間絶縁層４４を有する。
【００５４】
ドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３は、半導体基板Ｂａ上に、順次積層されている。ドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に構成されている。すなわち、ドレイン側第１絶縁層４１の側面、ドレイン側導電層４２の側面、及びドレイン側第２絶縁層４３の側面は、ロウ方向に延びる溝４５を構成する。層間絶縁層４４は、溝４５を埋めるように形成されている。
【００５５】
ドレイン側第１絶縁層４１、ドレイン側第２絶縁層４３、及び層間絶縁層４４は、酸化シリコン（ＳｉＯ２）にて構成されている。ドレイン側導電層４２は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
【００５６】
ドレイン側選択トランジスタ層４０は、図４に示すように、ドレイン側ホール４６を有する。
【００５７】
ドレイン側ホール４６は、ドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３を貫通するように形成されている。ドレイン側ホール４６は、メモリホール３３と整合する位置に形成されている。ドレイン側ホール４６は、ロウ方向及びカラム方向にて構成される面内にマトリクス状に形成されている。
【００５８】
ドレイン側選択トランジスタ層４０は、図３及び図４に示すように、ドレイン側ゲート絶縁層４７、及びドレイン側柱状半導体層４８を有する。
【００５９】
ドレイン側ゲート絶縁層４７は、ドレイン側ホール４６に面する側面に、所定の厚さをもって形成されている。ドレイン側柱状半導体層４８は、積層方向に延びるように柱状に形成されている。ドレイン側柱状半導体層４８は、ドレイン側ゲート絶縁層４７の側面、及びメモリ柱状半導体層３５の上面に接するように形成されている。ドレイン側柱状半導体層４８は、ドレイン側ホール４６を埋めるように形成されている。ドレイン側柱状半導体層４８は、ロウ方向及びカラム方向にて構成される面内にマトリクス状に形成されている。
【００６０】
ドレイン側ゲート絶縁層４７は、酸化アルミニウム（Ａｌ２Ｏ３）（比誘電率：ｋ＝１０）又は酸化シリコン（ＳｉＯ２）（比誘電率：ｋ＝３．９）にて構成されている。
【００６１】
ドレイン側選択トランジスタ４０の構成において、ドレイン側導電層４２は、ドレイン側選択トランジスタＳＤＴｒの制御ゲート電極として機能する。また、ドレイン側導電層４２は、ドレイン側選択ゲート線ＳＧＤとして機能する。
【００６２】
上記ドレイン側選択トランジスタ４０の構成を換言すると、ドレイン側ゲート絶縁層４７は、ドレイン側柱状半導体層４８を取り囲むように形成されている。ドレイン側導電層４２は、ドレイン側ゲート絶縁層４７を取り囲むように形成されている。
【００６３】
（第１実施形態に係る不揮発性半導体記憶装置１００の製造方法）
次に、図６〜図１３を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の製造方法を説明する。図６〜図１３は、第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【００６４】
先ず、図６に示すように、半導体基板Ｂａ上に、ソース側選択トランジスタ層２０を形成する。
【００６５】
次に、図７に示すように、ソース側選択トランジスタ層２０の上に、酸化シリコン（ＳｉＯ２）、ポリシリコン（ｐ−Ｓｉ）を交互に積層させ、最後に、窒化シリコン（ＳｉＮ）を堆積させる。これら構成により、ソース側選択トランジスタ層２０の上に、順次、犠牲層５１を介して、４つの層３１ａＡ〜３１ｄＡが形成される。また、層３１ｄＡの上面に、層３２Ａが形成される。ここで、犠牲層５１は、積層方向に所定の厚みＬをもって形成する。
【００６６】
続いて、図８に示すように、層３２Ａ、層３１ａＡ〜３１ｄＡ、及び犠牲層５１を貫通するように、メモリホール３３を形成する。メモリホール３３は、ソース側ホール２６と整合する位置に形成する。
【００６７】
次に、図９に示すように、メモリホール３３に面する側面に、順次、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）、ポリシリコン（ｐ−Ｓｉ）を堆積させる。これら工程により、メモリホール３３内に、メモリゲート絶縁層３４、及びメモリ柱状半導体層３５が形成される。
【００６８】
続いて、図１０に示すように、層３２Ｂ、層３１ａＡ〜３１ｄＡ、及び犠牲層５１を貫通するように溝５２を形成する。溝５２は、カラム方向に隣接するメモリホール３３の間に形成する。溝５２は、ロウ方向に延びるように形成する。これら工程により、層３１ａＡ〜３１ｄＡは、ワード線導電層３１ａ〜３１ｄとなる。層３２Ａは、層３２Ｂとなる。なお、ワード線導電層３１ａ〜３１ｄの側面は、空隙Ａｇとなる。
【００６９】
次に、図１１に示すように、溝５２を介して、フッ酸処理により、犠牲層５１を除去する。これにより、犠牲層５１の設けられていた空間は、空隙Ａｇとなる。
【００７０】
続いて、図１２に示すように、埋め込み性の低い成膜方法により、層３２Ｂ上に、窒化シリコン（ＳｉＮ）を堆積させる。この工程により、層３２Ｂは、溝５２の上部に蓋をする層３１Ｃとなる。ここで、埋め込み性の低い成膜方法は、例えば、プラズマＣＶＤなどである。
【００７１】
次に、図１３に示すように、層３２Ｂに対して、エッチバックを行う。この工程により、層３２Ｂは、保護層３２となる。続いて、保護層３２の上に、ドレイン側選択トランジスタ層４０を形成し、図４に示す積層構造を形成する。
【００７２】
[第２実施形態]
（第２実施形態に係る不揮発性半導体記憶装置の構成）
次に、図１４を参照して、第２実施形態に係る不揮発性半導体記憶装置の構成について説明する。図１４は、第２実施形態に係る不揮発性半導体記憶装置を示す断面図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００７３】
第２実施形態に係る不揮発性半導体記憶装置は、図１４に示すように、第１実施形態と異なるメモリトランジスタ層３０Ａを有する。
【００７４】
メモリトランジスタ層３０Ａは、第１実施形態の構成に加えて、さらに層間絶縁層３６を有する。層間絶縁層３６は、ワード線導電層３１ａ〜３１ｄの間を埋めるように形成されている。層間絶縁層３６の垂直方向の長さは、所定長さＬである。すなわち、ワード線導電層３１ａ〜３１ｄは、垂直方向に所定間隔Ｌをもって形成されている。所定長さＬ（所定間隔Ｌ）は、酸化シリコン（ＳｉＯ２）にて構成された層間絶縁層を用いてワード線導電層３１ａ〜３１ｄの間を埋めた場合に動作上の破壊耐圧となる層間絶縁層の垂直方向の長さ未満である。
【００７５】
層間絶縁層３６は、例えば、塗布型誘電膜材料（比誘電率：ｋ＝２．４〜３．０）にて構成されている。すなわち、層間絶縁層３６の比誘電率は、酸化シリコン（ＳｉＯ２）（比誘電率：ｋ＝３．９）よりも小さい。
【００７６】
（第２実施形態に係る不揮発性半導体記憶装置の製造方法）
次に、第２実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。先ず、第１実施形態の図６〜図１１に示す工程を実行する。続いて、溝５２、及び空隙Ａｇ内を満たすように、層間絶縁層３６を形成する。次に、第１実施形態の図１２及び図１３に示す工程を実行し、図１４に示す第２実施形態に係る不揮発性半導体記憶装置が形成される。
【００７７】
[第１及び第２実施形態に係る不揮発性半導体記憶装置の効果]
（ワード線導電層３１ａ〜３１ｄの間の比誘電率、及び間隔による効果）
次に、第１及び第２実施形態に係る不揮発性半導体記憶装置の効果について説明する。先ず、ワード線導電層３１ａ〜３１ｄの間の比誘電率、及び間隔による効果について説明する。
【００７８】
第１及び第２実施形態において、ワード線導電層３１ａ〜３１ｄは、半導体基板Ｂａと平行な垂直方向に所定間隔Ｌをもって形成されている。
【００７９】
ワード線導電層３１ａ〜３１ｄの間に形成されている空隙Ａｇは、例えば、略真空（ｋ≒１）であり、酸化シリコン（ＳｉＯ２）よりも低い比誘電率を有する。
【００８０】
また、第２実施形態において、ワード線導電層３１ａ〜３１ｄの間に形成されている層間絶縁層３６は、例えば、塗布型誘電膜材料（比誘電率：ｋ＝２．４〜３．０）にて構成されている。層間絶縁層３６は、酸化シリコン（ＳｉＯ２）の誘電率よりも低い比誘電率（ｋ＝２．４〜３．０）を有する。
【００８１】
上記構成により、酸化シリコン（ＳｉＯ２）にて構成された層間絶縁層を用いてワード線導電層３１ａ〜３１ｄの間を埋めた場合と比較して、ワード線導電層３１ａ〜３１ｄの間の誘電体のチャネル表面にかかる電場が大きくなり、メモリストリングＭＳの抵抗を下げることができる。すなわち、第１及び第２実施形態に係る不揮発性半導体記憶装置は、読み出し時のセル電流を増大させることができる。
【００８２】
以下、図１５、及び図１６を参照して、上記の効果をもたらす要因を具体的に説明する。図１５は、ワード線導電層３１ａ〜３１ｄの間に層間絶縁層として埋め込む誘電体の種類を変えて、ワード線導電層３１ａ〜３１ｄの間の間隔（物理膜厚）と、ワード線導電層３１ｂの側面に位置するメモリ柱状半導体層３５の一部の抵抗とをプロットした図である。具体的に、メモリ柱状半導体層３５の一部の抵抗とは、ワード線導電層３１ａ〜３１ｄの一本当りのメモリ柱状半導体層３５の抵抗である。図１５は、第１実施形態を線分Ａ１にて示し、第２実施形態を線分Ａ２にて示している。上述した第１実施形態において、ワード線導電層３１ａ〜３１ｄの間に設ける誘電体は、空隙Ａｇ内の真空（比誘電率：ｋ≒１）である。上述した第２実施形態において、ワード線導電層３１ａ〜３１ｄの間に設ける誘電体は、層間絶縁層３６（比誘電率：ｋ＝２）である。また、図１５は、第１及び第２実施形態Ａ１、Ａ２の他、比較例１、２を、線分Ａ３、Ａ４にて示している。比較例１において、ワード線導電層３１ａ〜３１ｄの間に設ける誘電体は、酸化シリコン（ＳｉＯ２）（比誘電率：ｋ＝３．９）とする。比較例２において、ワード線導電層３１ａ〜３１ｄの間に設ける誘電体は、窒化シリコン（ＳｉＮ）（比誘電率：ｋ＝７．５）とする。
【００８３】
図１５に示すように、同じ物理膜厚（間隔）であれば、ワード線導電層３１ａ〜３１ｄの間に設ける誘電体が比誘電率の高いものであるほど、ワード線導電層３１ａ〜３１ｄの一層当りのメモリ柱状半導体層３５の抵抗値は低くなる。読み出し時のセル電流の増大という観点で図１５のみを見ると、ワード線導電層３１ａ〜３１ｄの間の誘電体は、比誘電率の高い材料を用いるのが好適であるように見える。しかし、誘電体の物理膜厚を一定にしつつその比誘電率を上げることは、破壊耐圧の低下につながる。
【００８４】
図１６は、図１５の横軸であるワード線導電層３１ａ〜３１ｄの間の物理膜厚（間隔）を等価酸化膜厚（ＥＯＴ）に変換したグラフである。ここで、等価酸化膜厚（ＥＯＴ）は、以下に示す（数式１）で表すことができる。同一の等価酸化膜厚（ＥＯＴ）は、同一の容量を有する。なお、Ｔは、物理膜厚（ｍ）である。εｏｘは、酸化シリコン（ＳｉＯ２）の比誘電率（ｋ＝３．９）である。εｘは、ワード線導電層３１ａ〜３１ｄの間に設けられる誘電体の比誘電率である。
【００８５】
ＥＯＴ＝Ｔ×（εｏｘ／εｘ） …（数式１）
【００８６】
上記（数式１）から分かるように、一定の等価酸化膜厚（ＥＯＴ）を得ようとする場合に、比誘電率εｘが大きくなれば、物理膜厚（間隔）も大きくする必要がある。
【００８７】
図１６に示すように、同じ等価酸化膜厚（ＥＯＴ）であれば、ワード線導電層３１ａ〜３１ｄの間に設ける構成が比誘電率の低いものであるほど、ワード線導電層３１ａ〜３１ｄの抵抗値は低くなる。
【００８８】
ここで、図１６を参照して、第１及び第２実施形態における所定間隔Ｌの条件を説明する。第１実施形態において、所定間隔Ｌは、空隙Ａｇの空気（誘電体）の等価酸化膜厚ＤＥＯＴが、次の（数式２）を満たすように設定されている。また、第２実施形態において、所定間隔Ｌは、層間絶縁層３６（誘電体）の等価酸化膜厚ＤＥＯＴが、次の（数式２）を満たすように設定されている。
【００８９】
Ｄｓｉｏ２＜ＤＥＯＴ＜Ｄｋ …（数式２）
【００９０】
図１６に示すように、上記（数式２）におけるＤｓｉｏ２は、ワード線導層３１ａ〜３１ｄ間の誘電体が酸化シリコンにて構成され、且つその厚さがワード線導電層３１ａ〜３１ｄに印加される最大電圧に耐えうる最小の厚さとした場合における、酸化シリコンの厚さである。
【００９１】
図１６に示すように、上記（数式２）におけるＤｋは、第１実施形態において、抵抗値Ｒｓｉｏ２を与えるような空隙Ａｇ内の空気の等価酸化膜厚である。また、上記（数式２）におけるＤｋは、第２実施形態において、抵抗値Ｒｓｉｏ２を与えるような層間絶縁層３６の等価酸化膜厚である。第１実施形態におけるＤｋは、図１６に示す「Ｄｋ１」となり、第２実施形態におけるＤｋは、図１６に示す「Ｄｋ２」となる。抵抗値Ｒｓｉｏ２は、図１６に示すように、ワード線導電層３１ａ〜３１ｄ間の誘電体を酸化シリコンにて構成し、且つその酸化シリコンの膜厚をＤｓｉｏ２とした場合における、ワード線導電層３１ａ〜３１ｄの１層当たりのメモリ柱状半導体層３５の抵抗値である。
【００９２】
上記所定間隔Ｌの条件により、第１及び第２実施形態に係る不揮発性半導体記憶装置は、比較例１、２よりも、ワード線導電層３１ａ〜３１ｄの１層当りのメモリ柱状半導体層３５の抵抗値を下げることができる。
【００９３】
次に、図１７〜図１９を参照して、上記図１５及び図１６に示した現象をより具体的に説明する。図１７は、ワード線導電層３１ａ〜３１ｄの間に、膜厚３５ｎｍの酸化シリコン（ＳｉＯ２）を設けた場合における、電場、及び電界分布を示す図である。図１８は、ワード線導電層３１ａ〜３１ｄの間に、膜厚３５ｎｍの窒化シリコン（ＳｉＮ）を設けた場合における、電場、及び電界分布を示す図である。つまり、図１８は、図１７と物理膜厚を揃えている。図１９は、ワード線導電層３１ａ〜３１ｄの間に、膜厚７０ｎｍの窒化シリコン（ＳｉＮ）を設けた場合における、電場、及び電界分布を示す図である。つまり、図１９は、図１７と等価酸化膜厚を揃えている。図１７〜図１９の符号“Ｇ１”にて示す図は、メモリ柱状半導体層３５の側面近傍の位置における、積層方向（X Axis）（μｍ）に沿った、電場（Ｖ／ｃｍ）の変化を示している。図１７〜図１９の符号“Ｇ２”にて示す図は、水平方向（Y Axis）（μｍ）、及び積層方向（X Axis）（μｍ）の電界分布を等高線にて表した図である。
【００９４】
ここで、物理膜厚を揃えて、ワード線導電層３１ａ〜３１ｄの間の構成を、酸化シリコン（ＳｉＯ２）から窒化シリコン（ＳｉＮ）に変えることで、ワード線導電層３１ａ〜３１ｄの間の誘電体の比誘電率は高くなる。これにより、図１７及び図１８に示すように、ワード線導電層３１ａ〜３１ｄの間の誘電体におけるチャネルの漏れ電場が大きくなる。したがって、図１８の矢印Ｂ１に示すように、ワード線導電層３１ａ〜３１ｄの間の誘電体のチャネル表面にかかる電場が大きくなり、チャネル抵抗が下がる。
【００９５】
一方、等価酸化膜厚を揃えつつ、ワード線導電層３１ａ〜３１ｄの間の誘電体を、酸化シリコン（ＳｉＯ２）からより比誘電率が大きい窒化シリコン（ＳｉＮ）に変えることで、物理膜厚は大きくなる。これらにより、図１７及び図１９に示すように、ワード線導電層３１ａ〜３１ｄの間の誘電体におけるチャネルの漏れ電場は、小さくなる。したがって、図１９の矢印Ｂ２に示すように、ワード線導電層３１ａ〜３１ｄの間のチャネル表面にかかる電場が小さくなり、チャネル抵抗が上がる。
【００９６】
以上図１７〜図１９の説明を要約すると、ワード線導電層３１ａ〜３１ｄ間の誘電体の誘電率を酸化シリコンに比べ低くし、その誘電体の厚さを酸化シリコンの場合の最小厚さよりも小さくする（等価酸化膜厚を揃える）ことにより、ワード線導電層３１ａ〜３１ｄの間の誘電体におけるチャネルの漏れ電場は大きくなり、そのチャネル抵抗は下がる。すなわち、第１及び第２実施形態に係る不揮発性半導体記憶装置は、図１７〜図１９に示した誘電体（酸化シリコン、窒化シリコン）よりも、誘電率の低い誘電体（空隙Ａｇ１内の空気、層間絶縁層３６）を設け、その厚さを小さくする（等価酸化膜厚を揃える）ことにより、チャネル抵抗を下げている。
【００９７】
（ブロック絶縁層３４ａの比誘電率による効果）
次に、ブロック絶縁層３４ａの比誘電率による効果について説明する。第１及び第２実施形態に係る不揮発性半導体記憶装置は、酸化シリコン（ＳｉＯ２）よりも比誘電率の高い酸化アルミニウム（Ａｌ２Ｏ３）にて構成されたブロック絶縁層３４ａを有する。この構成により、ブロック絶縁層３４ａを酸化シリコン（ＳｉＯ２）にて構成した場合と比較して、ワード線導電層３１ａ〜３１ｄの間のチャネル表面にかかる電場が大きくなり、メモリストリングＭＳの抵抗を下げることができる。すなわち、第１及び第２実施形態に係る不揮発性半導体記憶装置は、読み出し時のセル電流を増大させることができる。
【００９８】
以下、図２０及び図２１を参照して、上記の効果をもたらす要因を具体的に説明する。図２０は、ワード線導電層３１ａ〜３１ｄの間に、膜厚３５ｎｍの酸化シリコン（ＳｉＯ２）を設け、ブロック絶縁層３４ａを酸化シリコン（ＳｉＯ２）とした場合における、電場、及び電界分布を示す図である。図２１は、ワード線導電層３１ａ〜３１ｄの間に、膜厚３５ｎｍの窒化シリコン（ＳｉＯ２）を設け、ブロック絶縁層３４ａを酸化アルミニウム（Ａｌ２Ｏ３）とした場合における、電場、及び電界分布を示す図である。
【００９９】
ブロック絶縁層３４ａを、酸化シリコン（ＳｉＯ２）から、酸化アルミニウム（Ａｌ２Ｏ３）に変えることで、比誘電率は高くなる。これにより、図２０及び図２１に示すように、ワード線導電層３１ａ〜３１ｄの間のチャネルの漏れ電場は、大きくなる。したがって、図２１の矢印Ｂ３に示すように、ワード線導電層３１ａ〜３１ｄの間のチャネル表面にかかる電場が大きくなり、チャネル抵抗が下がる。
【０１００】
以上、図２０及び図２１にて説明した理由により、第１及び第２実施形態に係る不揮発性半導体記憶装置は、読み出し時のセル電流を増大させることができる。
【０１０１】
［その他実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
【０１０２】
例えば、上記第１実施形態において、ワード線導電層３１ａ〜３１ｄ間の空隙Ａｇ内は、略真空（比誘電率：ｋ≒１）である。また、上記第２実施形態において、ワード線導電層３１ａ〜３１ｄの間には、層間絶縁層３６（比誘電率：ｋ＝２）が設けられている。しかしながら、本発明は、上記構成に限られるものではなく、第１実施形態は、空隙Ａｇ内に、酸化シリコン（ＳｉＯ２）よりも比誘電率の小さい流体（気体）を封入した構成を有するものであってもよい。また、第２実施形態は、酸化シリコン（ＳｉＯ２）よりも比誘電率の小さい層間絶縁層３６であればよい。
【０１０３】
また、第１及び第２実施形態において、メモリ柱状半導体層３５は、基板Ｂａと平行な方向からみて「Ｉ字状」に形成されている。しかしながら、メモリ柱状半導体層３５は、上記形状に限らず、「Ｕ字状」に形成されていてもよい。すなわち、メモリ柱状半導体層３５は、一対の柱状部と、それら一対の柱状部の下端を連結する連結部にて構成されていてもよい。
【符号の説明】
【０１０４】
１００…不揮発性半導体記憶装置、 ２０…ソース側選択トランジスタ層、 ３０、３０Ａ…メモリトランジスタ層、 ４０…ドレイン側選択トランジスタ層、 Ｂａ…半導体基板、 ＭＴｒ１〜ＭＴｒ４…メモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ。
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）のが一般的だが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、リソグラフィ工程に要するコストは増加の一途を辿っている。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
【０００３】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が提案されている（特許文献１参照）。
【０００４】
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある（特許文献１）。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層の導電層、及びピラー状の柱状半導体層が設けられる。導電層の上下には、酸化シリコン（ＳｉＯ２）にて構成された層間絶縁層が設けられる。柱状半導体層は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体層の周りには、メモリゲート絶縁層が設けられる。これら導電層、柱状半導体層、メモリゲート絶縁層を含む構成は、メモリストリングと呼ばれる。
【０００５】
しかしながら、メモリストリングにおいて、柱状半導体層は、不純物をほとんど含まない多結晶シリコンにて構成されている。これにより、導電層からの漏れ電場を利用したとしても、柱状半導体層は、所望とする抵抗値に下げることは困難である。すなわち、従来、読み出し時の電流が少ないという問題がある。
【０００６】
そこで、導電層の間の層間絶縁層の膜厚を薄くし、柱状半導体層の抵抗値を下げようとすると、メモリの書き込み時、層間絶縁層の耐圧がもたないという問題が生じる。つまり、層間絶縁層の耐圧を確保しつつ、読み出し時のセル電流を増大させる技術が、望まれている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、読み出し時のセル電流を増大させる不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングを有する不揮発性半導体記憶装置であって、前記メモリストリングは、基板に対して垂直方向に延びる柱状部を有する第１半導体層と、前記第１半導体層の側面を取り囲むように形成された電荷蓄積層と、前記電荷蓄積層の側面を取り囲むように形成され、前記メモリセルの制御電極として機能する複数の第１導電層とを備え、複数の前記第１導電層は、その間に誘電体を挟んで前記垂直方向に所定間隔Ｌをもって設けられ、前記誘電体は、酸化シリコンの比誘電率よりも小さい比誘電率を有する第１誘電体にて構成され、前記所定間隔Ｌは、前記第１誘電体の等価酸化膜厚ＤＥＯＴが、次の関係式［数１］を満たすように設定されていることを特徴とする不揮発性半導体記憶装置。
【００１０】
［数１］
Ｄｓｉｏ２＜ＤＥＯＴ＜Ｄｋ
（ただし、Ｄｓｉｏ２は、前記誘電体が酸化シリコンにて構成され、且つその厚さが前記第１導電層に印加される最大電圧に耐えうる最小の厚さとした場合における、酸化シリコンの厚さであり、前記誘電体を酸化シリコンにて構成し、且つその酸化シリコンの膜厚をＤｓｉｏ２とした場合における、前記第１導電層の１層当たりの前記第１半導体層の抵抗値をＲｓｉｏ２と定義すると、Ｄｋは、抵抗値Ｒｓｉｏ２を与えるような前記第１誘電体の等価酸化膜厚である）
【００１１】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングを有する不揮発性半導体記憶装置であって、前記メモリストリングは、基板に対して垂直方向に延びる柱状部を有する半導体層と、前記半導体層の側面を取り囲むように形成された第１絶縁層と、前記第１絶縁層の側面を取り囲むように形成された電荷蓄積層と、前記電荷蓄積層の側面を取り囲むように形成された第２絶縁層と、前記第２絶縁層の側面を取り囲むように形成され、前記メモリセルの制御電極として機能する複数の導電層とを備え、前記第２絶縁層の比誘電率は、酸化シリコンの比誘電率よりも高いことを特徴とする。
【発明の効果】
【００１２】
本発明は、読み出し時のセル電流を増大させる不揮発性半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置１００のブロック図である。
【図２】第１実施形態に係る不揮発性半導体記憶装置の一部の回路図である。
【図３】第１実施形態に係る不揮発性半導体記憶装置１００の一部省略斜視図である。
【図４】第１実施形態に係る不揮発性半導体記憶装置１００の断面図である。
【図５】図４の一部拡大図である。
【図６】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図７】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図８】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図９】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。
【図１０】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１１】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。
【図１２】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１３】第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【図１４】第２実施形態に係る不揮発性半導体記憶装置の断面図である。
【図１５】ワード線導電層３１ａ〜３１ｄの間に設ける構成を変えて、ワード線導電層３１ａ〜３１ｄの間の間隔（物理膜厚）と、メモリ柱状半導体層３５の一部の抵抗とをプロットした図である。
【図１６】図１５の横軸であるワード線導電層３１ａ〜３１ｄの間の間隔（物理膜厚）を等価酸化膜厚（ＥＯＴ）に変換したグラフである。
【図１７】ワード線導電層３１ａ〜３１ｄの間に、膜厚３５ｎｍの酸化シリコン（ＳｉＯ２）を設けた場合における、電場、及び電界分布を示す図である。
【図１８】ワード線導電層３１ａ〜３１ｄの間に、膜厚３５ｎｍの窒化シリコン（ＳｉＮ）を設けた場合における、電場、及び電界分布を示す図である。
【図１９】ワード線導電層３１ａ〜３１ｄの間に、膜厚７０ｎｍの窒化シリコン（ＳｉＮ）を設けた場合における、電場、及び電界分布を示す図である。
【図２０】ワード線導電層３１ａ〜３１ｄの間に、膜厚３５ｎｍの酸化シリコン（ＳｉＯ２）を設け、ブロック絶縁層３４ａを酸化シリコン（ＳｉＯ２）とした場合における、電場、及び電界分布を示す図である。
【図２１】ワード線導電層３１ａ〜３１ｄの間に、膜厚３５ｎｍの窒化シリコン（ＳｉＯ２）を設け、ブロック絶縁層３４ａを酸化アルミニウム（Ａｌ２Ｏ３）とした場合における、電場、及び電界分布を示す図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
【００１５】
[第１実施形態]
（第１実施形態に係る不揮発性半導体記憶装置１００の構成）
先ず、図１を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の構成について説明する。図１、第１本発明の実施形態に係る不揮発性半導体記憶装置１００のブロック図である。
【００１６】
第１実施形態に係る不揮発性半導体記憶装置１００は、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５、制御信号生成部（高電圧生成部）１６を備える。
【００１７】
メモリセルアレイ１１は、データを電気的に記憶するメモリトランジスタＭＴｒを有する。ロウデコーダ１２、１３は、取り込まれたブロックアドレス信号及びロウアドレス信号をデコードし、メモリセルアレイ１１を制御する。センスアンプ１４は、メモリセルアレイ１１からデータを読み出す。カラムデコーダ１５は、カラムアドレス信号をデコードし、センスアンプ１４を制御する。制御信号生成部１６は、基準電圧を昇圧させて、書き込みや消去時に必要となる高電圧を生成し、さらに、制御信号を生成し、ロウデコーダ１２、１３、センスアンプ１４、及びカラムデコーダ１５を制御する。
【００１８】
次に、図２〜図４を参照し、メモリセルアレイ１１の積層構造及び回路構成について説明する。図２は、メモリセルアレイ１１の概略斜視図である。図３は、図２の拡大図である。図４は、図３の断面図である。以下、積層方向に直交する方向をロウ方向とし、積層方向及びロウ方向に直交する方向をカラム方向とする。なお、図３は、配線間に設けられた層間絶縁層を省略して記載している。
【００１９】
メモリセルアレイ１１は、図２に示すように、複数のメモリブロックＭＢを有する。メモリブロックＭＢは、半導体基板Ｂａ（図示略）上に、カラム方向に配列されている。換言すると、メモリブロックＭＢは、半導体基板Ｂａ上に所定領域毎に形成されている。
【００２０】
メモリブロックＭＢは、図２に示すように、複数のメモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを備える。メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ４にて構成されている。ドレイン側選択トランジスタＳＤＴｒは、メモリストリングＭＳの一端（メモリトランジスタＭＴｒ４）に接続されている。ソース側選択トランジスタＳＳＴｒは、メモリストリングＭＳの他端（メモリトランジスタＭＴｒ１）に接続されている。
【００２１】
図２に示すように、メモリブロックＭＢにおいて、ロウ方向に一列に配列されたメモリトランジスタＭＴｒ１の制御ゲートは、ロウ方向に延びるワード線ＷＬ１に共通接続されている。同様に、ロウ方向に一列に配列されたメモリトランジスタＭＴｒ２の制御ゲートは、ロウ方向に延びるワード線ＷＬ２に共通接続されている。ロウ方向に一列に配列されたメモリトランジスタＭＴｒ３の制御ゲートは、ロウ方向に延びるワード線ＷＬ３に共通接続されている。ロウ方向に一列に配列されたメモリトランジスタＭＴｒ４の制御ゲートは、ロウ方向に延びるワード線ＷＬ４に共通接続されている。ワード線ＷＬ１〜ＷＬ４は、各々独立の信号で制御されている。
【００２２】
図２に示すように、メモリブロックＭＢにおいて、ロウ方向に一列に配列された各ドレイン側選択トランジスタＳＤＴｒの制御ゲートは、ドレイン側選択ゲート線ＳＧＤに共通接続されている。ドレイン側選択ゲート線ＳＧＤは、ロウ方向に延びるように形成されている。ドレイン側選択ゲート線ＳＧＤは、カラム方向に複数本設けられ、各々独立の信号で制御される。また、カラム方向に配列されたドレイン側選択トランジスタＳＤＴｒの他端は、ビット線ＢＬに共通に接続されている。ビット線ＢＬは、メモリブロックＭＢを跨いでカラム方向に延びるように形成されている。ビット線ＢＬは、ロウ方向に複数本設けられ、各々独立の信号で制御されている。
【００２３】
図２に示すように、メモリブロックＭＢにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタＳＳＴｒの制御ゲートは、ソース側選択ゲート線ＳＧＳに共通接続されている。ソース側選択ゲート線ＳＧＳは、ロウ方向に延びるように形成されている。ソース側選択ゲート線ＳＧＳは、カラム方向に複数本設けられ、各々独立の信号で制御されている。また、カラム方向に配列されたソース側選択トランジスタＳＤＴｒの他端は、ソースＳＬに共通に接続されている。
【００２４】
上記のようなメモリブロックＭＢの回路構成は、図３及び図４に示す積層構造により実現されている。各メモリブロックＭＢは、半導体基板Ｂａ上に順次積層されたソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０を有する。
【００２５】
ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒとして機能する層である。メモリトランジスタ層３０は、メモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ４）として機能する層である。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒとして機能する層である。
【００２６】
半導体基板Ｂａは、図３及び図４に示すように、上面に拡散層Ｂａ１を有する。拡散層Ｂａ１は、ソース線ＳＬとして機能する。
【００２７】
ソース側選択トランジスタ層２０は、図３及び図４に示すように、半導体基板Ｂａ上に、ソース側第１絶縁層２１、ソース側導電層２２、ソース側第２絶縁層２３、及び層間絶縁層２４を有する。
【００２８】
ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３は、半導体基板Ｂａ上に、順次積層されている。ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に構成されている。すなわち、ソース側第１絶縁層２１の側面、ソース側導電層２２の側面、及びソース側第２絶縁層２３の側面は、ロウ方向に延びる溝２５を構成する。層間絶縁層２４は、溝２５を埋めるように形成されている。
【００２９】
ソース側第１絶縁層２１、ソース側第２絶縁層２３、及び層間絶縁層２４は、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側導電層２２は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
【００３０】
ソース側選択トランジスタ層２０は、図４に示すように、ソース側ホール２６を有する。
【００３１】
ソース側ホール２６は、ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３を貫通するように形成されている。ソース側ホール２６は、半導体基板Ｂａの拡散層Ｂａ１と整合する位置に形成されている。ソース側ホール２６は、ロウ方向及びカラム方向にて構成される面内にマトリクス状に形成されている。
【００３２】
ソース側選択トランジスタ層２０は、図３及び図４に示すように、ソース側ゲート絶縁層２７、及びソース側柱状半導体層２８を有する。
【００３３】
ソース側ゲート絶縁層２７は、ソース側ホール２６に面する側面に、所定の厚さをもって形成されている。ソース側柱状半導体層２８は、積層方向に延びるように柱状に形成されている。ソース側柱状半導体層２８は、ソース側ゲート絶縁層２７の側面、及び拡散層Ｂａ１の上面に接するように形成されている。ソース側柱状半導体層２８は、ソース側ホール２６を埋めるように形成されている。ソース側柱状半導体層２８は、ロウ方向及びカラム方向にて構成される面内にマトリクス状に形成されている。
【００３４】
ソース側ゲート絶縁層２７は、酸化アルミニウム（Ａｌ２Ｏ３）（比誘電率：ｋ＝１０）、又は酸化シリコン（ＳｉＯ２）（比誘電率：ｋ＝３．９）にて構成されている。ソース側柱状半導体層２８は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
【００３５】
ソース側選択トランジスタ２０の構成において、ソース側導電層２２は、ソース側選択トランジスタＳＳＴｒの制御ゲート電極として機能する。また、ソース側導電層２２は、ソース側選択ゲート線ＳＧＳとして機能する。
【００３６】
上記ソース側選択トランジスタ２０の構成を換言すると、ソース側ゲート絶縁層２７は、ソース側柱状半導体層２８を取り囲むように形成されている。ソース側導電層２２は、ソース側ゲート絶縁層２７を取り囲むように形成されている。
【００３７】
メモリトランジスタ層３０は、図３及び図４に示すように、ソース側選択トランジスタ２０上に、ワード線導電層３１ａ〜３１ｄ、及び保護層３２を有する。
【００３８】
ワード線導電層３１ａ〜３１ｄは、カラム方向に所定ピッチをもって、ロウ方向に延びるストライプ状に形成されている。ワード線導電層３１ａ〜３１ｄのカラム方向の側面には、空隙Ａｇが設けられている。すなわち、ワード線導電層３１ａ〜３１ｄは、上下に空隙Ａｇを介して形成されている。
【００３９】
ワード線導電層３１ａ〜３１ｄは、半導体基板Ｂａに対して垂直方向に所定間隔Ｌをもって形成されており、ワード線導電層３１ａ〜３１ｄの間に形成されている空隙Ａｇは、例えば、略真空（ｋ≒１）（誘電体）である。
【００４０】
ここで、所定間隔Ｌは、酸化シリコン（ＳｉＯ２）にて構成された層間絶縁層を用いてワード線導電層３１ａ〜３１ｄの間を埋めた場合において、所定の破壊耐圧Ｍ（Ｖ）が得られる間隔よりも小さく設定される。これにより、後述するメモリ柱状半導体層３５の抵抗値を小さくし、読み出し時のセル電流を増大させることができる。
【００４１】
すなわち、酸化シリコンで構成された層間絶縁層は、１０９（Ｖ／ｍ）程度の電界が加わったときに破壊される。このため、酸化シリコンで構成された層間絶縁層の厚さは、設定された破壊耐圧がＭ（Ｖ）である場合には、Ｍ（ｎｍ）以下にすることができない。たとえば、破壊耐圧Ｍが３５（Ｖ）に設定されていれば、上記層間絶縁層（酸化シリコン）は、少なくとも３５（ｎｍ）以上の厚さ（物理膜厚）に設定しなければならない。
【００４２】
しかし、第１実施形態では、ワード線導電層３１ａ〜３１ｄの間である空隙Ａｇ１に酸化シリコンよりも誘電率の小さい誘電体（空気）を設け、且つその誘電体の厚さ（所定間隔Ｌ：物理膜厚）が、同一の破壊耐圧の条件において、酸化シリコンの場合に比べ小さく設定されている。所定間隔Ｌの具体的な数値範囲は、後述するように、同一の容量を与える酸化シリコンの厚さである等価酸化膜厚ＤＥＯＴに基づいて決定される。
【００４３】
保護層３２は、第４ワード線導電層３１ｄの上面に形成されている。保護層３２は、ロウ方向及びカラム方向に所定領域に亘って２次元的に広がるように形成されている。
【００４４】
ワード線導電層３１ａ〜３１ｄは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。保護層３２は、窒化シリコン（ＳｉＮ）にて構成されている。上記のように、ワード線導電層３１ａ〜３１ｄの間は、空隙Ａｇとなっている。また、空隙Ａｇ１は、略真空（ｋ≒１）である。すなわち、ワード線導電層３１ａ〜３１ｄの間の比誘電率は、略「１」であり、酸化シリコン（ＳｉＯ２）の比誘電率（ｋ＝３．９）よりも小さい。
【００４５】
メモリトランジスタ層３０は、図４に示すように、メモリホール３３を有する。
【００４６】
メモリホール３３は、保護層３２、及びワード線導電層３１ａ〜３１ｄを貫通するように形成されている。メモリホール３３は、ソース側ホール２６と整合する位置に形成されている。メモリホール３３は、ロウ方向及びカラム方向にて構成される面内にマトリクス状に形成されている。
【００４７】
メモリトランジスタ層３０は、図３及び図４に示すように、メモリゲート絶縁層３４、及びメモリ柱状半導体層３５を有する。
【００４８】
メモリゲート絶縁層３４は、メモリホール３３に面する側面に形成されている。メモリゲート絶縁層３４は、図５に示すように、ブロック絶縁層３４ａ、電荷蓄積層３４ｂ、及びトンネル絶縁層３４ｃを有する。ブロック絶縁層３４ａは、メモリホール３３に面する側面に形成されている。電荷蓄積層３４ｂは、ブロック絶縁層３４ａの側面に形成されている。トンネル絶縁層３４ｃは、電荷蓄積層３４ｂの側面に形成されている。
【００４９】
メモリ柱状半導体層３５は、積層方向に延びるように柱状に形成されている。メモリ柱状半導体層３５は、トンネル絶縁層３４ｃの側面、及びソース側柱状半導体層２８の上面に接するように形成されている。メモリ柱状半導体層３５は、メモリホール３３を埋めるように形成されている。メモリ柱状半導体層３５は、ロウ方向及びカラム方向にて構成される面内にマトリクス状に形成されている。
【００５０】
ブロック絶縁層３４ａは、酸化アルミニウム（Ａｌ２Ｏ３）（比誘電率：ｋ＝１０）にて構成されている。すなわち、ブロック絶縁層３４ａは、酸化シリコン（ＳｉＯ２）（比誘電率：ｋ＝３．９）よりも比誘電率の高い材料にて構成されている。トンネル絶縁層３４ｃは、酸化シリコン（ＳｉＯ２）（比誘電率：ｋ＝３．９）にて構成されている。電荷蓄積層３４ｂは、窒化シリコン（ＳｉＮ）にて構成されている。メモリ柱状半導体層３５は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
【００５１】
メモリトランジスタ３０の構成において、ワード線導電層３１ａ〜３１ｄは、メモリトランジスタＭＴｒ１〜ＭＴｒ４の制御ゲート電極として機能する。また、ワード線導電層３１ａ〜３１ｄは、ワード線ＷＬ１〜ＷＬ４として機能する。
【００５２】
上記メモリトランジスタ３０の構成を換言すると、トンネル絶縁層３４ｃは、メモリ柱状半導体層３５を取り囲むように形成されている。電荷蓄積層３４ｂは、トンネル絶縁層３４ｃを取り囲むように形成されている。ブロック絶縁層３４ａは、電荷蓄積層３４ｂを取り囲むように形成されている。ワード線導電層３１ａ〜３１ｄは、ブロック絶縁層３４ａを取り囲むように形成されている。
【００５３】
ドレイン側選択トランジスタ層４０は、図３及び図４に示すように、半導体基板Ｂａ上に、ドレイン側第１絶縁層４１、ドレイン側導電層４２、ドレイン側第２絶縁層４３、及び層間絶縁層４４を有する。
【００５４】
ドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３は、半導体基板Ｂａ上に、順次積層されている。ドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に構成されている。すなわち、ドレイン側第１絶縁層４１の側面、ドレイン側導電層４２の側面、及びドレイン側第２絶縁層４３の側面は、ロウ方向に延びる溝４５を構成する。層間絶縁層４４は、溝４５を埋めるように形成されている。
【００５５】
ドレイン側第１絶縁層４１、ドレイン側第２絶縁層４３、及び層間絶縁層４４は、酸化シリコン（ＳｉＯ２）にて構成されている。ドレイン側導電層４２は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
【００５６】
ドレイン側選択トランジスタ層４０は、図４に示すように、ドレイン側ホール４６を有する。
【００５７】
ドレイン側ホール４６は、ドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３を貫通するように形成されている。ドレイン側ホール４６は、メモリホール３３と整合する位置に形成されている。ドレイン側ホール４６は、ロウ方向及びカラム方向にて構成される面内にマトリクス状に形成されている。
【００５８】
ドレイン側選択トランジスタ層４０は、図３及び図４に示すように、ドレイン側ゲート絶縁層４７、及びドレイン側柱状半導体層４８を有する。
【００５９】
ドレイン側ゲート絶縁層４７は、ドレイン側ホール４６に面する側面に、所定の厚さをもって形成されている。ドレイン側柱状半導体層４８は、積層方向に延びるように柱状に形成されている。ドレイン側柱状半導体層４８は、ドレイン側ゲート絶縁層４７の側面、及びメモリ柱状半導体層３５の上面に接するように形成されている。ドレイン側柱状半導体層４８は、ドレイン側ホール４６を埋めるように形成されている。ドレイン側柱状半導体層４８は、ロウ方向及びカラム方向にて構成される面内にマトリクス状に形成されている。
【００６０】
ドレイン側ゲート絶縁層４７は、酸化アルミニウム（Ａｌ２Ｏ３）（比誘電率：ｋ＝１０）又は酸化シリコン（ＳｉＯ２）（比誘電率：ｋ＝３．９）にて構成されている。
【００６１】
ドレイン側選択トランジスタ４０の構成において、ドレイン側導電層４２は、ドレイン側選択トランジスタＳＤＴｒの制御ゲート電極として機能する。また、ドレイン側導電層４２は、ドレイン側選択ゲート線ＳＧＤとして機能する。
【００６２】
上記ドレイン側選択トランジスタ４０の構成を換言すると、ドレイン側ゲート絶縁層４７は、ドレイン側柱状半導体層４８を取り囲むように形成されている。ドレイン側導電層４２は、ドレイン側ゲート絶縁層４７を取り囲むように形成されている。
【００６３】
（第１実施形態に係る不揮発性半導体記憶装置１００の製造方法）
次に、図６〜図１３を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の製造方法を説明する。図６〜図１３は、第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す断面図である。
【００６４】
先ず、図６に示すように、半導体基板Ｂａ上に、ソース側選択トランジスタ層２０を形成する。
【００６５】
次に、図７に示すように、ソース側選択トランジスタ層２０の上に、酸化シリコン（ＳｉＯ２）、ポリシリコン（ｐ−Ｓｉ）を交互に積層させ、最後に、窒化シリコン（ＳｉＮ）を堆積させる。これら構成により、ソース側選択トランジスタ層２０の上に、順次、犠牲層５１を介して、４つの層３１ａＡ〜３１ｄＡが形成される。また、層３１ｄＡの上面に、層３２Ａが形成される。ここで、犠牲層５１は、積層方向に所定の厚みＬをもって形成する。
【００６６】
続いて、図８に示すように、層３２Ａ、層３１ａＡ〜３１ｄＡ、及び犠牲層５１を貫通するように、メモリホール３３を形成する。メモリホール３３は、ソース側ホール２６と整合する位置に形成する。
【００６７】
次に、図９に示すように、メモリホール３３に面する側面に、順次、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）、ポリシリコン（ｐ−Ｓｉ）を堆積させる。これら工程により、メモリホール３３内に、メモリゲート絶縁層３４、及びメモリ柱状半導体層３５が形成される。
【００６８】
続いて、図１０に示すように、層３２Ｂ、層３１ａＡ〜３１ｄＡ、及び犠牲層５１を貫通するように溝５２を形成する。溝５２は、カラム方向に隣接するメモリホール３３の間に形成する。溝５２は、ロウ方向に延びるように形成する。これら工程により、層３１ａＡ〜３１ｄＡは、ワード線導電層３１ａ〜３１ｄとなる。層３２Ａは、層３２Ｂとなる。なお、ワード線導電層３１ａ〜３１ｄの側面は、空隙Ａｇとなる。
【００６９】
次に、図１１に示すように、溝５２を介して、フッ酸処理により、犠牲層５１を除去する。これにより、犠牲層５１の設けられていた空間は、空隙Ａｇとなる。
【００７０】
続いて、図１２に示すように、埋め込み性の低い成膜方法により、層３２Ｂ上に、窒化シリコン（ＳｉＮ）を堆積させる。この工程により、層３２Ｂは、溝５２の上部に蓋をする層３１Ｃとなる。ここで、埋め込み性の低い成膜方法は、例えば、プラズマＣＶＤなどである。
【００７１】
次に、図１３に示すように、層３２Ｂに対して、エッチバックを行う。この工程により、層３２Ｂは、保護層３２となる。続いて、保護層３２の上に、ドレイン側選択トランジスタ層４０を形成し、図４に示す積層構造を形成する。
【００７２】
[第２実施形態]
（第２実施形態に係る不揮発性半導体記憶装置の構成）
次に、図１４を参照して、第２実施形態に係る不揮発性半導体記憶装置の構成について説明する。図１４は、第２実施形態に係る不揮発性半導体記憶装置を示す断面図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００７３】
第２実施形態に係る不揮発性半導体記憶装置は、図１４に示すように、第１実施形態と異なるメモリトランジスタ層３０Ａを有する。
【００７４】
メモリトランジスタ層３０Ａは、第１実施形態の構成に加えて、さらに層間絶縁層３６を有する。層間絶縁層３６は、ワード線導電層３１ａ〜３１ｄの間を埋めるように形成されている。層間絶縁層３６の垂直方向の長さは、所定長さＬである。すなわち、ワード線導電層３１ａ〜３１ｄは、垂直方向に所定間隔Ｌをもって形成されている。所定長さＬ（所定間隔Ｌ）は、酸化シリコン（ＳｉＯ２）にて構成された層間絶縁層を用いてワード線導電層３１ａ〜３１ｄの間を埋めた場合に動作上の破壊耐圧となる層間絶縁層の垂直方向の長さ未満である。
【００７５】
層間絶縁層３６は、例えば、塗布型誘電膜材料（比誘電率：ｋ＝２．４〜３．０）にて構成されている。すなわち、層間絶縁層３６の比誘電率は、酸化シリコン（ＳｉＯ２）（比誘電率：ｋ＝３．９）よりも小さい。
【００７６】
（第２実施形態に係る不揮発性半導体記憶装置の製造方法）
次に、第２実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。先ず、第１実施形態の図６〜図１１に示す工程を実行する。続いて、溝５２、及び空隙Ａｇ内を満たすように、層間絶縁層３６を形成する。次に、第１実施形態の図１２及び図１３に示す工程を実行し、図１４に示す第２実施形態に係る不揮発性半導体記憶装置が形成される。
【００７７】
[第１及び第２実施形態に係る不揮発性半導体記憶装置の効果]
（ワード線導電層３１ａ〜３１ｄの間の比誘電率、及び間隔による効果）
次に、第１及び第２実施形態に係る不揮発性半導体記憶装置の効果について説明する。先ず、ワード線導電層３１ａ〜３１ｄの間の比誘電率、及び間隔による効果について説明する。
【００７８】
第１及び第２実施形態において、ワード線導電層３１ａ〜３１ｄは、半導体基板Ｂａと平行な垂直方向に所定間隔Ｌをもって形成されている。
【００７９】
ワード線導電層３１ａ〜３１ｄの間に形成されている空隙Ａｇは、例えば、略真空（ｋ≒１）であり、酸化シリコン（ＳｉＯ２）よりも低い比誘電率を有する。
【００８０】
また、第２実施形態において、ワード線導電層３１ａ〜３１ｄの間に形成されている層間絶縁層３６は、例えば、塗布型誘電膜材料（比誘電率：ｋ＝２．４〜３．０）にて構成されている。層間絶縁層３６は、酸化シリコン（ＳｉＯ２）の誘電率よりも低い比誘電率（ｋ＝２．４〜３．０）を有する。
【００８１】
上記構成により、酸化シリコン（ＳｉＯ２）にて構成された層間絶縁層を用いてワード線導電層３１ａ〜３１ｄの間を埋めた場合と比較して、ワード線導電層３１ａ〜３１ｄの間の誘電体のチャネル表面にかかる電場が大きくなり、メモリストリングＭＳの抵抗を下げることができる。すなわち、第１及び第２実施形態に係る不揮発性半導体記憶装置は、読み出し時のセル電流を増大させることができる。
【００８２】
以下、図１５、及び図１６を参照して、上記の効果をもたらす要因を具体的に説明する。図１５は、ワード線導電層３１ａ〜３１ｄの間に層間絶縁層として埋め込む誘電体の種類を変えて、ワード線導電層３１ａ〜３１ｄの間の間隔（物理膜厚）と、ワード線導電層３１ｂの側面に位置するメモリ柱状半導体層３５の一部の抵抗とをプロットした図である。具体的に、メモリ柱状半導体層３５の一部の抵抗とは、ワード線導電層３１ａ〜３１ｄの一本当りのメモリ柱状半導体層３５の抵抗である。図１５は、第１実施形態を線分Ａ１にて示し、第２実施形態を線分Ａ２にて示している。上述した第１実施形態において、ワード線導電層３１ａ〜３１ｄの間に設ける誘電体は、空隙Ａｇ内の真空（比誘電率：ｋ≒１）である。上述した第２実施形態において、ワード線導電層３１ａ〜３１ｄの間に設ける誘電体は、層間絶縁層３６（比誘電率：ｋ＝２）である。また、図１５は、第１及び第２実施形態Ａ１、Ａ２の他、比較例１、２を、線分Ａ３、Ａ４にて示している。比較例１において、ワード線導電層３１ａ〜３１ｄの間に設ける誘電体は、酸化シリコン（ＳｉＯ２）（比誘電率：ｋ＝３．９）とする。比較例２において、ワード線導電層３１ａ〜３１ｄの間に設ける誘電体は、窒化シリコン（ＳｉＮ）（比誘電率：ｋ＝７．５）とする。
【００８３】
図１５に示すように、同じ物理膜厚（間隔）であれば、ワード線導電層３１ａ〜３１ｄの間に設ける誘電体が比誘電率の高いものであるほど、ワード線導電層３１ａ〜３１ｄの一層当りのメモリ柱状半導体層３５の抵抗値は低くなる。読み出し時のセル電流の増大という観点で図１５のみを見ると、ワード線導電層３１ａ〜３１ｄの間の誘電体は、比誘電率の高い材料を用いるのが好適であるように見える。しかし、誘電体の物理膜厚を一定にしつつその比誘電率を上げることは、破壊耐圧の低下につながる。
【００８４】
図１６は、図１５の横軸であるワード線導電層３１ａ〜３１ｄの間の物理膜厚（間隔）を等価酸化膜厚（ＥＯＴ）に変換したグラフである。ここで、等価酸化膜厚（ＥＯＴ）は、以下に示す（数式１）で表すことができる。同一の等価酸化膜厚（ＥＯＴ）は、同一の容量を有する。なお、Ｔは、物理膜厚（ｍ）である。εｏｘは、酸化シリコン（ＳｉＯ２）の比誘電率（ｋ＝３．９）である。εｘは、ワード線導電層３１ａ〜３１ｄの間に設けられる誘電体の比誘電率である。
【００８５】
ＥＯＴ＝Ｔ×（εｏｘ／εｘ） …（数式１）
【００８６】
上記（数式１）から分かるように、一定の等価酸化膜厚（ＥＯＴ）を得ようとする場合に、比誘電率εｘが大きくなれば、物理膜厚（間隔）も大きくする必要がある。
【００８７】
図１６に示すように、同じ等価酸化膜厚（ＥＯＴ）であれば、ワード線導電層３１ａ〜３１ｄの間に設ける構成が比誘電率の低いものであるほど、ワード線導電層３１ａ〜３１ｄの抵抗値は低くなる。
【００８８】
ここで、図１６を参照して、第１及び第２実施形態における所定間隔Ｌの条件を説明する。第１実施形態において、所定間隔Ｌは、空隙Ａｇの空気（誘電体）の等価酸化膜厚ＤＥＯＴが、次の（数式２）を満たすように設定されている。また、第２実施形態において、所定間隔Ｌは、層間絶縁層３６（誘電体）の等価酸化膜厚ＤＥＯＴが、次の（数式２）を満たすように設定されている。
【００８９】
Ｄｓｉｏ２＜ＤＥＯＴ＜Ｄｋ …（数式２）
【００９０】
図１６に示すように、上記（数式２）におけるＤｓｉｏ２は、ワード線導層３１ａ〜３１ｄ間の誘電体が酸化シリコンにて構成され、且つその厚さがワード線導電層３１ａ〜３１ｄに印加される最大電圧に耐えうる最小の厚さとした場合における、酸化シリコンの厚さである。
【００９１】
図１６に示すように、上記（数式２）におけるＤｋは、第１実施形態において、抵抗値Ｒｓｉｏ２を与えるような空隙Ａｇ内の空気の等価酸化膜厚である。また、上記（数式２）におけるＤｋは、第２実施形態において、抵抗値Ｒｓｉｏ２を与えるような層間絶縁層３６の等価酸化膜厚である。第１実施形態におけるＤｋは、図１６に示す「Ｄｋ１」となり、第２実施形態におけるＤｋは、図１６に示す「Ｄｋ２」となる。抵抗値Ｒｓｉｏ２は、図１６に示すように、ワード線導電層３１ａ〜３１ｄ間の誘電体を酸化シリコンにて構成し、且つその酸化シリコンの膜厚をＤｓｉｏ２とした場合における、ワード線導電層３１ａ〜３１ｄの１層当たりのメモリ柱状半導体層３５の抵抗値である。
【００９２】
上記所定間隔Ｌの条件により、第１及び第２実施形態に係る不揮発性半導体記憶装置は、比較例１、２よりも、ワード線導電層３１ａ〜３１ｄの１層当りのメモリ柱状半導体層３５の抵抗値を下げることができる。
【００９３】
次に、図１７〜図１９を参照して、上記図１５及び図１６に示した現象をより具体的に説明する。図１７は、ワード線導電層３１ａ〜３１ｄの間に、膜厚３５ｎｍの酸化シリコン（ＳｉＯ２）を設けた場合における、電場、及び電界分布を示す図である。図１８は、ワード線導電層３１ａ〜３１ｄの間に、膜厚３５ｎｍの窒化シリコン（ＳｉＮ）を設けた場合における、電場、及び電界分布を示す図である。つまり、図１８は、図１７と物理膜厚を揃えている。図１９は、ワード線導電層３１ａ〜３１ｄの間に、膜厚７０ｎｍの窒化シリコン（ＳｉＮ）を設けた場合における、電場、及び電界分布を示す図である。つまり、図１９は、図１７と等価酸化膜厚を揃えている。図１７〜図１９の符号“Ｇ１”にて示す図は、メモリ柱状半導体層３５の側面近傍の位置における、積層方向（X Axis）（μｍ）に沿った、電場（Ｖ／ｃｍ）の変化を示している。図１７〜図１９の符号“Ｇ２”にて示す図は、水平方向（Y Axis）（μｍ）、及び積層方向（X Axis）（μｍ）の電界分布を等高線にて表した図である。
【００９４】
ここで、物理膜厚を揃えて、ワード線導電層３１ａ〜３１ｄの間の構成を、酸化シリコン（ＳｉＯ２）から窒化シリコン（ＳｉＮ）に変えることで、ワード線導電層３１ａ〜３１ｄの間の誘電体の比誘電率は高くなる。これにより、図１７及び図１８に示すように、ワード線導電層３１ａ〜３１ｄの間の誘電体におけるチャネルの漏れ電場が大きくなる。したがって、図１８の矢印Ｂ１に示すように、ワード線導電層３１ａ〜３１ｄの間の誘電体のチャネル表面にかかる電場が大きくなり、チャネル抵抗が下がる。
【００９５】
一方、等価酸化膜厚を揃えつつ、ワード線導電層３１ａ〜３１ｄの間の誘電体を、酸化シリコン（ＳｉＯ２）からより比誘電率が大きい窒化シリコン（ＳｉＮ）に変えることで、物理膜厚は大きくなる。これらにより、図１７及び図１９に示すように、ワード線導電層３１ａ〜３１ｄの間の誘電体におけるチャネルの漏れ電場は、小さくなる。したがって、図１９の矢印Ｂ２に示すように、ワード線導電層３１ａ〜３１ｄの間のチャネル表面にかかる電場が小さくなり、チャネル抵抗が上がる。
【００９６】
以上図１７〜図１９の説明を要約すると、ワード線導電層３１ａ〜３１ｄ間の誘電体の誘電率を酸化シリコンに比べ低くし、その誘電体の厚さを酸化シリコンの場合の最小厚さよりも小さくする（等価酸化膜厚を揃える）ことにより、ワード線導電層３１ａ〜３１ｄの間の誘電体におけるチャネルの漏れ電場は大きくなり、そのチャネル抵抗は下がる。すなわち、第１及び第２実施形態に係る不揮発性半導体記憶装置は、図１７〜図１９に示した誘電体（酸化シリコン、窒化シリコン）よりも、誘電率の低い誘電体（空隙Ａｇ１内の空気、層間絶縁層３６）を設け、その厚さを小さくする（等価酸化膜厚を揃える）ことにより、チャネル抵抗を下げている。
【００９７】
（ブロック絶縁層３４ａの比誘電率による効果）
次に、ブロック絶縁層３４ａの比誘電率による効果について説明する。第１及び第２実施形態に係る不揮発性半導体記憶装置は、酸化シリコン（ＳｉＯ２）よりも比誘電率の高い酸化アルミニウム（Ａｌ２Ｏ３）にて構成されたブロック絶縁層３４ａを有する。この構成により、ブロック絶縁層３４ａを酸化シリコン（ＳｉＯ２）にて構成した場合と比較して、ワード線導電層３１ａ〜３１ｄの間のチャネル表面にかかる電場が大きくなり、メモリストリングＭＳの抵抗を下げることができる。すなわち、第１及び第２実施形態に係る不揮発性半導体記憶装置は、読み出し時のセル電流を増大させることができる。
【００９８】
以下、図２０及び図２１を参照して、上記の効果をもたらす要因を具体的に説明する。図２０は、ワード線導電層３１ａ〜３１ｄの間に、膜厚３５ｎｍの酸化シリコン（ＳｉＯ２）を設け、ブロック絶縁層３４ａを酸化シリコン（ＳｉＯ２）とした場合における、電場、及び電界分布を示す図である。図２１は、ワード線導電層３１ａ〜３１ｄの間に、膜厚３５ｎｍの窒化シリコン（ＳｉＯ２）を設け、ブロック絶縁層３４ａを酸化アルミニウム（Ａｌ２Ｏ３）とした場合における、電場、及び電界分布を示す図である。
【００９９】
ブロック絶縁層３４ａを、酸化シリコン（ＳｉＯ２）から、酸化アルミニウム（Ａｌ２Ｏ３）に変えることで、比誘電率は高くなる。これにより、図２０及び図２１に示すように、ワード線導電層３１ａ〜３１ｄの間のチャネルの漏れ電場は、大きくなる。したがって、図２１の矢印Ｂ３に示すように、ワード線導電層３１ａ〜３１ｄの間のチャネル表面にかかる電場が大きくなり、チャネル抵抗が下がる。
【０１００】
以上、図２０及び図２１にて説明した理由により、第１及び第２実施形態に係る不揮発性半導体記憶装置は、読み出し時のセル電流を増大させることができる。
【０１０１】
［その他実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
【０１０２】
例えば、上記第１実施形態において、ワード線導電層３１ａ〜３１ｄ間の空隙Ａｇ内は、略真空（比誘電率：ｋ≒１）である。また、上記第２実施形態において、ワード線導電層３１ａ〜３１ｄの間には、層間絶縁層３６（比誘電率：ｋ＝２）が設けられている。しかしながら、本発明は、上記構成に限られるものではなく、第１実施形態は、空隙Ａｇ内に、酸化シリコン（ＳｉＯ２）よりも比誘電率の小さい流体（気体）を封入した構成を有するものであってもよい。また、第２実施形態は、酸化シリコン（ＳｉＯ２）よりも比誘電率の小さい層間絶縁層３６であればよい。
【０１０３】
また、第１及び第２実施形態において、メモリ柱状半導体層３５は、基板Ｂａと平行な方向からみて「Ｉ字状」に形成されている。しかしながら、メモリ柱状半導体層３５は、上記形状に限らず、「Ｕ字状」に形成されていてもよい。すなわち、メモリ柱状半導体層３５は、一対の柱状部と、それら一対の柱状部の下端を連結する連結部にて構成されていてもよい。
【符号の説明】
【０１０４】
１００…不揮発性半導体記憶装置、 ２０…ソース側選択トランジスタ層、 ３０、３０Ａ…メモリトランジスタ層、 ４０…ドレイン側選択トランジスタ層、 Ｂａ…半導体基板、 ＭＴｒ１〜ＭＴｒ４…メモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ。
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングを有する不揮発性半導体記憶装置であって、
前記メモリストリングは、
基板に対して垂直方向に延びる柱状部を有する第１半導体層と、
前記第１半導体層の側面を取り囲むように形成された電荷蓄積層と、
前記電荷蓄積層の側面を取り囲むように形成され、前記メモリセルの制御電極として機能する複数の第１導電層とを備え、
複数の前記第１導電層は、その間に誘電体を挟んで前記垂直方向に所定間隔Ｌをもって設けられ、
前記誘電体は、酸化シリコンの比誘電率よりも小さい比誘電率を有する第１誘電体にて構成され、
前記所定間隔Ｌは、前記第１誘電体の等価酸化膜厚ＤＥＯＴが、次の関係式［数１］を満たすように設定されていることを特徴とする不揮発性半導体記憶装置。
［数１］
Ｄｓｉｏ２＜ＤＥＯＴ＜Ｄｋ
（ただし、Ｄｓｉｏ２は、前記誘電体が酸化シリコンにて構成され、且つその厚さが前記第１導電層に印加される最大電圧に耐えうる最小の厚さとした場合における、酸化シリコンの厚さであり、
前記誘電体を酸化シリコンにて構成し、且つその酸化シリコンの膜厚をＤｓｉｏ２とした場合における、前記第１導電層の１層当たりの前記第１半導体層の抵抗値をＲｓｉｏ２と定義すると、Ｄｋは、抵抗値Ｒｓｉｏ２を与えるような前記第１誘電体の等価酸化膜厚である）
【請求項２】
前記第１誘電体は、真空又は酸化シリコンよりも比誘電率の低い気体にて構成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリストリングは、
前記電荷蓄積層と前記第１半導体層の間に形成された第１絶縁層と、
前記電荷蓄積層と前記第１導電層の間に形成された第２絶縁層とを備え、
前記第２絶縁層の比誘電率は、酸化シリコンの比誘電率よりも高い
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリストリングの一端に接続され、前記メモリストリングへの導通を制御する選択トランジスタを備え、
前記選択トランジスタは、
前記第１半導体層の上面又は下面から前記垂直方向に延びる第２半導体層と、
前記第２半導体層の側面を取り囲むように形成された第３絶縁層と、
前記第３絶縁層の側面を取り囲むように形成された第２導電層とを備え、
前記第３絶縁層の比誘電率は、酸化シリコンの比誘電率よりも高い
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングを有する不揮発性半導体記憶装置であって、
前記メモリストリングは、
基板に対して垂直方向に延びる柱状部を有する半導体層と、
前記半導体層の側面を取り囲むように形成された第１絶縁層と、
前記第１絶縁層の側面を取り囲むように形成された電荷蓄積層と、
前記電荷蓄積層の側面を取り囲むように形成された第２絶縁層と、
前記第２絶縁層の側面を取り囲むように形成され、前記メモリセルの制御電極として機能する複数の導電層とを備え、
前記第２絶縁層の比誘電率は、酸化シリコンの比誘電率よりも高い
ことを特徴とする不揮発性半導体記憶装置。
【請求項１】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングを有する不揮発性半導体記憶装置であって、
前記メモリストリングは、
基板に対して垂直方向に延びる柱状部を有する第１半導体層と、
前記第１半導体層の側面を取り囲むように形成された電荷蓄積層と、
前記電荷蓄積層の側面を取り囲むように形成され、前記メモリセルの制御電極として機能する複数の第１導電層とを備え、
複数の前記第１導電層は、その間に誘電体を挟んで前記垂直方向に所定間隔Ｌをもって設けられ、
前記誘電体は、酸化シリコンの比誘電率よりも小さい比誘電率を有する第１誘電体にて構成され、
前記所定間隔Ｌは、前記第１誘電体の等価酸化膜厚ＤＥＯＴが、次の関係式［数１］を満たすように設定されていることを特徴とする不揮発性半導体記憶装置。
［数１］
Ｄｓｉｏ２＜ＤＥＯＴ＜Ｄｋ
（ただし、Ｄｓｉｏ２は、前記誘電体が酸化シリコンにて構成され、且つその厚さが前記第１導電層に印加される最大電圧に耐えうる最小の厚さとした場合における、酸化シリコンの厚さであり、
前記誘電体を酸化シリコンにて構成し、且つその酸化シリコンの膜厚をＤｓｉｏ２とした場合における、前記第１導電層の１層当たりの前記第１半導体層の抵抗値をＲｓｉｏ２と定義すると、Ｄｋは、抵抗値Ｒｓｉｏ２を与えるような前記第１誘電体の等価酸化膜厚である）
【請求項２】
前記第１誘電体は、真空又は酸化シリコンよりも比誘電率の低い気体にて構成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリストリングは、
前記電荷蓄積層と前記第１半導体層の間に形成された第１絶縁層と、
前記電荷蓄積層と前記第１導電層の間に形成された第２絶縁層とを備え、
前記第２絶縁層の比誘電率は、酸化シリコンの比誘電率よりも高い
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリストリングの一端に接続され、前記メモリストリングへの導通を制御する選択トランジスタを備え、
前記選択トランジスタは、
前記第１半導体層の上面又は下面から前記垂直方向に延びる第２半導体層と、
前記第２半導体層の側面を取り囲むように形成された第３絶縁層と、
前記第３絶縁層の側面を取り囲むように形成された第２導電層とを備え、
前記第３絶縁層の比誘電率は、酸化シリコンの比誘電率よりも高い
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングを有する不揮発性半導体記憶装置であって、
前記メモリストリングは、
基板に対して垂直方向に延びる柱状部を有する半導体層と、
前記半導体層の側面を取り囲むように形成された第１絶縁層と、
前記第１絶縁層の側面を取り囲むように形成された電荷蓄積層と、
前記電荷蓄積層の側面を取り囲むように形成された第２絶縁層と、
前記第２絶縁層の側面を取り囲むように形成され、前記メモリセルの制御電極として機能する複数の導電層とを備え、
前記第２絶縁層の比誘電率は、酸化シリコンの比誘電率よりも高い
ことを特徴とする不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１０−１９２５１７（Ｐ２０１０−１９２５１７Ａ）
【公開日】平成２２年９月２日（２０１０．９．２）
【国際特許分類】
【出願番号】特願２００９−３２６９７（Ｐ２００９−３２６９７）
【出願日】平成２１年２月１６日（２００９．２．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年９月２日（２０１０．９．２）
【国際特許分類】
【出願日】平成２１年２月１６日（２００９．２．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]