【課題】ゲート絶縁膜中に電荷蓄積部を含む不揮発性メモリセルを有する半導体装置において、不揮発性メモリ領域の面積を縮小する。
【解決手段】メモリゲート電極１１Ａに、局所的に電界が集中するコーナー部１１ｃｎを設け、メモリゲート電極１１Ａ中の電荷をＦＮトンネル動作によりゲート絶縁膜２ａ中の電荷蓄積部に注入する消去方式を用いる。ＦＮトンネルにより消去時の消費電流を低減できるため、メモリモジュールの電源回路面積を低減できる。また、書込みディスターブ耐性を向上できるために、より簡易なメモリアレイ構成を採用してメモリアレイ面積を低減できる。両者の効果を併せてメモリモジュールの面積を大幅に低減し製造コストを低減できる。また、書込み消去の注入電荷中心が一致するため書換え耐性が向上する。 （もっと読む）

【課題】スイッチングトランジスタおよび不揮発性のメモリトランジスタとして複数のＴＦＴを同一の基板に形成する際において、効率的に、その製造をする。
【解決手段】第１ゲート電極３１１と第２ゲート電極３３２とが、半導体層３２１のチャネル形成領域３２１ｃを介して対面しているデュアルゲート構造にて、薄膜トランジスタ３００を形成する。ここでは、第１ゲート絶縁膜の側の面よりも、第２ゲート絶縁膜の側の面において、凹凸が大きくなるように、半導体層３２１を形成する。そして、その半導体層３２１に対面するように、順次、第２ボトム絶縁層３３１ｂ、電荷蓄積層３３１ｍ、第２トップ絶縁層３３１ｔを積層することによって、第２ゲート絶縁膜３３１を形成する。 （もっと読む）

【課題】不揮発性メモリのデータ保持特性を向上させる。
【解決手段】半導体基板１Ｓの主面には、主回路領域Ｎと、フラッシュメモリのメモリセルアレイＭＲとが配置されている。メモリセルアレイＭＲには情報電荷蓄積用の浮遊ゲート電極ＦＧが配置され、主回路領域Ｎには主回路を構成するＭＩＳ・ＦＥＴのゲート電極Ｇが配置されている。主回路領域Ｎには窒化シリコン膜からなる絶縁膜２ａがゲート電極Ｇを覆うように形成されている。これにより、主回路領域Ｎにおける素子の微細化を維持できる。一方、メモリセルアレイＭＲには上記絶縁膜２ａが形成されていない。すなわち、浮遊ゲート電極ＦＧの上面は絶縁膜２ａに接触することなく層間絶縁膜２ｂにより直接覆われている。これにより、メモリセルアレイＭＲにおける浮遊ゲート電極ＦＧの電荷ｅのリークを抑制または防止できフラッシュメモリのデータ保持特性を向上させることができる。 （もっと読む）

【課題】不揮発性メモリ素子の作動方法を提供する。
【解決手段】電荷トラップ型メモリ素子に消去動作を行う作動方法において、電荷トラップメモリ素子にＤＣパルスとＤＣ摂動パルスとを含む複合パルスを印加して消去を行う電荷トラップ型メモリ素子の作動方法である。 （もっと読む）

【課題】一方は高速動作が可能で駆動電圧の低い薄膜トランジスタ、他方は電圧に対して高耐圧で信頼性の高い薄膜トランジスタの両方を有する半導体装置を提供することを目的とする。従って、低消費電力かつ高信頼性を付与された半導体装置を提供することを目的とする。
【解決手段】絶縁表面を有する同一基板上に半導体層の膜厚の異なる複数種の薄膜トランジスタを有する。高速動作を求められる薄膜トランジスタの半導体層を、電圧に対して高い耐圧性を求められる薄膜トランジスタの半導体層より薄膜化し、半導体層の膜厚を薄くする。また、ゲート絶縁層においても、高速動作を求められる薄膜トランジスタは、電圧に対して高い耐圧性を求められる薄膜トランジスタより膜厚が薄くてもよい。 （もっと読む）

【課題】電荷蓄積層に対するホットエレクトロンの注入効率を向上させるＰＭＯＳトランジスタ型の不揮発性半導体メモリを提供する。
【解決手段】ＰＭＯＳトランジスタ型の不揮発性半導体メモリは、Ｎ型シリコン層２０中にソース／ドレインとして形成された第１及び第２Ｐ型拡散層２１，２２と、ソース２１及びドレイン２２に挟まれたチャネル領域ＣＮＬ上に絶縁膜３０を介して形成されたゲート電極５０と、チャネル領域ＣＮＬとゲート電極５０との間の絶縁膜３０中に形成された電荷蓄積層４０とを備える。ソース２１からドレイン２２へ向かう方向は、Ｎ型シリコン層２０の結晶方位＜１００＞である。 （もっと読む）

【課題】 ＣＭＯＳ製造プロセス工程内で実装が可能な、書き込み、読み出し、及び消去の能力を十分に発揮できる不揮発性のメモリセルを提供する。
【解決手段】 Ｐ型半導体基板１上に分離形成された２つのＮ型の第１不純物拡散層９、１０と、両拡散層に挟まれる第１チャネル領域１６の上部領域に第１ゲート絶縁膜５を介して形成される第１ゲート電極７と、ウェル３上に形成されるＰ型の第２不純物拡散層１１及び１２と、この上部に第２ゲート絶縁膜４を介して形成される第２ゲート電極６とで第１キャパシタ４１ａを形成し、第２不純物拡散層１１（１２）に隣接するウェル３と、この上部領域に第３ゲート絶縁膜２６を介して形成される第３ゲート電極２７とで第２キャパシタ４１ｂを形成し、両キャパシタの電極に対して夫々異なる電圧を印加可能に構成されている。 （もっと読む）

【課題】ドレインストレスモードの動作時において、チャージポンプの降下期間を待たずに、メモリセルのポケットＰウェルを負電位に降下させ、セットアップ時間をなくすることができる不揮発性半導体記憶装置の書き込み方法の提供を目的とする。
【解決手段】不揮発性半導体装置のドレインストレスモードにおいて、第１の電圧供給ライン５５を介して第２導電型の第１ウェル領域１５の電位を所定の高電位から所定の低電位に降下させることにより、第１導電型の第２ウェル領域２０の電位をグランドレベルから所定の低電位に設定する。 （もっと読む）

【課題】不揮発性メモリの機能を有しながら、データの読出しおよび書込み速度の速い半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体層３０と、前記半導体層の第１の表面に接するように形成されたチャージトラップ膜２０と、前記半導体層の前記第1の表面に対して反対側の第２の表面に接するように形成されたゲート絶縁膜７０と、前記チャージトラップ膜に接するように形成されたバックゲートと、前記ゲート絶縁膜に接するように形成されたゲート電極８０と、前記半導体層内に形成されたソース６０およびドレイン４０と、前記ドレインと前記ソースとの間に設けられ、電気的に浮遊状態のボディ領域５０とを備え、ボディ領域の多数キャリアの数によってデータを記憶する第１の記憶状態と、チャージトラップ膜中の電荷量によってデータを記憶する第２の記憶状態とを有する。 （もっと読む）

【課題】不揮発性記憶装置及びその動作方法を提供する。
【解決手段】本発明の装置は、ｎ番目のビットラインに連結された第１トランジスターと、ｎ＋１番目のビットラインに連結された第２トランジスターとを含む。前記第１トランジスター及び前記第２トランジスターは、ｎ番目のビットラインとｎ＋１番目のビットラインとの間に直列に連結される。記憶セルのソース領域及びドレーン領域の構造が同一または類似の２トランジスター１ビット単位セルを有する不揮発性記憶装置を形成できる。また、２トランジスター２ビット単位セルを有することができるために記憶容量が２倍に増加できる。 （もっと読む）

【課題】単純化された構造により集積度及び信頼性が向上したＥＥＰＲＯＭ装置及びその製造方法を提供する。
【解決手段】基板上にトンネル絶縁膜を形成した後、トンネル絶縁膜上に互いに離隔し、実質的に同じ構造を有する第１及び第２ゲート構造物を形成する。第１及び第２ゲート構造物間の基板に共通ソース領域を形成した後、第１及び第２ゲート構造物にそれぞれ隣接する基板の第１及び第２部分にそれぞれ第１及び第２ドレイン領域を形成する。従って、信号の印加によってメモリトランジスタと選択トランジスタの機能を互いに交互に行い、実質的に同じ構造を有する第１トランジスタ及び第２トランジスタを有するＥＥＰＲＯＭ装置が具現される。 （もっと読む）

【課題】四つのストレージノード膜を備える不揮発性メモリ素子及びその動作方法を提供する。
【解決手段】第１フィン１０５ａ及び第２フィン１０５ｂを備え、埋め込み絶縁膜１１５は、第１フィン１０５ａと第２フィン１０５ｂとの間にあり、制御ゲート電極１４０は、埋め込み絶縁膜の反対側の第１及び第２フィンの側面を覆い、ゲート絶縁膜１３０は、第１、第２フィン及び制御ゲート電極の間にあり、第１ソース領域及び第１ドレイン領域は第１フィン１０５ａの部分に、第２ソース領域及び第２ドレイン領域は第２フィン１０５ｂの部分に、制御ゲート電極から離隔されて形成され、第１ストレージノード膜１６０ａ１及び第２ストレージノード膜１６０ａ２は、制御ゲート電極を挟んで第１フィン１０５ａの側面上に、第３ストレージノード膜１６０ｂ１及び第４ストレージノード膜１６０ｂ２は、制御ゲート電極を挟んで第２フィン１０５ｂの側面上に形成される。 （もっと読む）

【課題】低電圧で駆動でき、書換えによるダメージを抑制できると共に、セル数が多い場合であっても消去後の閾値電圧のバラツキを抑制することができる不揮発性メモリトランジスタおよびその駆動方法を提供する。
【解決手段】浮遊ゲート電極１５が、ドレイン１２近傍に偏って電荷蓄積が可能な構造を有してなり、書込み過程において、ソース１３を基板電位と同電位とし、ドレイン１２に正の電圧を印加した状態で、制御ゲート電極１７に正の電圧を印加し、消去過程において、ソース１３を浮遊電位とし、制御ゲート電極１７を基板電位または負の電圧を印加した状態で、ドレインに書込み過程より高い正の電圧を印加し、読出し過程において、ドレイン１２を基板電位とし、ソース１３に正の電圧を印加した状態で、制御ゲート電極１７に正の電圧を印加する、不揮発性メモリトランジスタ１００およびその駆動方法とする。 （もっと読む）

【課題】 過剰消去状態の可能性が最小化され、過剰消去状態の検出が単純化されているような単層ポリシリコン不揮発性メモリセルを、従来のロジックプロセスを用いて実装する。
【解決手段】 浮遊ゲートを共有するアクセストランジスタ及びキャパシタを各々が有するような複数セルのアレイを含む不揮発性メモリシステムを提供する。各行内のアクセストランジスタは、隔てられたウェル領域に作られ、それらは個々にバイアスされる。各行内で、各アクセストランジスタのソースは対応する仮想接地線に結合され、各キャパシタ構造は対応するワード線に結合される。あるいは、列の各アクセストランジスタのソースが、対応する仮想接地線に結合される。各列内で、各アクセストランジスタのドレインは対応するビット線に結合される。各行における選択メモリセルは、バンド間トンネル効果によってプログラムされる。ビット線をバイアスすることは、行の非選択セルのプログラミングを妨げる。プログラミングは、非選択行において、これらの行のウェル領域電圧を制御することによって妨げられ、セクタ消去動作は、ＦＮトンネル効果によって実行される。 （もっと読む）

【課題】シリコンを含んでなる下地上に均一性が良く、かつ欠陥が少ない酸化シリコン膜を形成する。
【解決手段】基板１上にボトム酸化シリコン膜１６ａ、窒化シリコン膜１６ｂおよびトップ酸化シリコン膜１６ｃからなるＯＮＯ膜を形成する。このトップ酸化シリコン膜１６ｃを形成するにあたり、まず、ＣＶＤ法によって、窒化シリコン膜１６ｂ上に酸化シリコン膜１６ｄを形成する。次いで、大気圧より減圧しながら窒化シリコン膜１６ｂ（基板１）を加熱した状態で、水素ガスと酸素ガスとを窒化シリコン膜１６ｂ上で反応させることによって、酸化シリコン膜１６ｂを成長させてトップ酸化シリコン膜１６ｃを形成する。 （もっと読む）

【課題】金属酸化物絶縁膜内に電荷保存ナノクリスタルを有する集積回路メモリ装置のゲート構造物及びその形成方法を提供する。
【解決手段】集積回路メモリ装置のゲート構造を形成する方法は、集積回路基板１００上に金属酸化物絶縁膜１５０を形成することを含む。絶縁膜内に周期律表のＩＶ族から選択され、０．５ｃｍ^２／ｓ以下の熱拡散度を有するＧｅ等の元素のイオンを注入して絶縁膜内に電荷保存領域を形成するが、電荷保存領域の下部にトンネル絶縁膜１３５を、電荷保存領域の上部にキャッピング絶縁膜１４０を有するように形成する。絶縁膜１５０を含む基板１００は、熱処理されて電荷保存領域内に複数の分離された電荷保存ナノクリスタル１３０＿ＮＣが形成される。ゲート電極層１６０は、絶縁膜１５０上に形成される。 （もっと読む）

【課題】１ビットあたりのメモリセル面積が小さく、しかも高い書き込み効率を実現することのできるメモリセル（メモリユニット）を備える不揮発性半導体記憶装置を提供する。
【解決手段】基板上にゲート絶縁膜を介して配置されるゲート電極をそれぞれ有する第１トランジスタ部および第２トランジスタ部と、第１および第２トランジスタ部の間のいずれか一方の側の基板上に配置され電荷蓄積部とその電位を制御するための制御ゲート電極とを有する第１メモリトランジスタ部および第２メモリトランジスタ部と、第１メモリトランジスタ部と第２メモリトランジスタ部との間に基板上に配置される第３ゲート電極を有する分離トランジスタ部とからなるメモリユニットを備え、前記メモリユニットの第１メモリトランジスタ部の制御ゲート電極と第３ゲート電極と第２メモリトランジスタ部の制御ゲート電極とが共通の電極であることを特徴とする不揮発性半導体記憶装置。 （もっと読む）

【課題】不揮発性メモリセルとその製造方法が提供される。
【解決手段】不揮発性メモリセル（２００）は、第１の導電型の基板（２０２）と、基板（２０２）内の第２の導電型の第１のドーパント領域（２０４）と、第１のドーパント領域（２０４）内の第１の導電型の第２のドーパント領域（２０６）と、基板の第１の部分（２０２）、第１のドーパント領域（２０４）、および第２のドーパント領域（２０６）に重なる第１の分離領域（２１４Ｂ）と、基板の第２の部分（２０２）、第１のドーパント領域（２０４）、および第２のドーパント領域（２０６）に重なる第２の分離領域（２１４Ａ）と、第２のドーパント領域（２０６）よりも多量にドープされる接触領域（２０８）と、第１の分離領域（２１４Ｂ）および接触領域（２０８）の１部の上の第１のゲート絶縁体（２１２Ａ）と、第１のゲート絶縁体（２１２Ａ）上の第１のゲート導体（２１０Ａ）とを含む。 （もっと読む）

【課題】より低電圧での消去動作を可能にすること。
【解決手段】基板上の第１の領域に配設されたセレクトゲート３と、前記第１の領域に隣接する第２の領域に配設されたフローティングゲート６と、前記第２の領域と隣接する第３の領域に設けられた第１の拡散領域７と、フローティングゲート６の上に配設されたコントロールゲート１１と、基板１（ウェル１ａ）、セレクトゲート３、第１の拡散領域７、およびコントロールゲート１１に印加される電圧を制御する駆動回路２２と、を備え、駆動回路２２は、消去動作の際、セレクトゲート３およびコントロールゲート１１の電圧を負電圧とし、残り１つ基板１（ウェル１ａ）の電圧を正電圧とするように制御する。 （もっと読む）

【課題】メモリセルが微細化されても十分な動作マージンを確保できるようにすること。
【解決手段】基板１、セレクトゲートＳＧ０、ＳＧ１、ローカルビット線ＬＢ２、及びコントロールゲートＣＧｎに印加される電圧を制御する駆動回路２２を備える。駆動回路２２は、書き換え動作の際、コントロールゲートＣＧｎに対して負電圧、セレクトゲートＳＧ０に正電圧、セレクトゲートＳＧ１にセレクトゲートＳＧ０の電圧よりも低い電圧、ローカルビット線ＬＢ２に正電圧をそれぞれ印加することによって、ＦＮトンネリングによりフローティングゲートＦＧ３からローカルビット線ＬＢ２に電子を選択的に引き抜く制御を行なう。 （もっと読む）