【課題】メモリセルの占有面積を小さくした不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板と、半導体基板上に行列状に配列された複数の半導体柱と、半導体柱の間の半導体基板上に列方向に帯状に形成され、ワード線として機能する複数の第１の導電領域と、半導体柱の頂部に夫々形成された複数の第２の導電領域と、第２の導電領域を行方向に接続する複数のビット線と、半導体柱の第１と第２の導電領域との間に夫々形成され、第１と第２の導電領域に接する複数のチャネル領域と、半導体柱の間の列方向に、半導体基板上部で且つチャネル領域と対峙して絶縁的に且つ連続的に形成され、制御ゲートとして機能する複数の第３の導電領域と、第３の導電領域よりも高い位置でチャネル領域の上部に、夫々絶縁的に形成された複数の電荷蓄積領域とを具備する。 （もっと読む）

２次電子注入（ＳＥＩ）は、ＮＲＯＭセルなどのＯＮＯ層内に別個の電荷蓄積領域を有するＮＶＭセルをプログラムするために使用される。低ワード線電圧（Ｖｗｌ）、負基板電圧（Ｖｂ）、更に狭い及び深いインプラントの種々の組合せによりプロセスが促進される。第２ビット問題を制御することができ、保存及びパンチスルーを改善することができる。より低いＳＥＩプログラミング電流が、ビット線抵抗、必要な接点の数、及び電源要件に関する制約の緩和をもたらすことができる。 （もっと読む）

【課題】第１の１つの導電型基板に形成される１つの不揮発性メモリを提供する。
【解決手段】１つの不揮発性メモリは、１つのゲート、第２の１つの導電型ドレイン領域、１つの電荷蓄積層、及び第２の導電型の第１の１つの希薄ドープ領域を含む。１つのゲートは、第１の１つの導電型基板に形成される。第２の１つの導電型ドレイン領域は、第１の１つの導電型基板の１つのゲートの第１の１つの側部に形成される。１つの電荷蓄積層は、第１の１つの導電型基板の１つのゲートの第１の１つの側部に且つ第２の１つの導電型ドレイン領域と１つのゲートとの間に形成される。第２の導電型の第１の１つの希薄ドープ領域は、第１の１つの導電型基板の１つのゲートの第２の１つの側部に形成される。第２の１つの側部は第１の１つの側部の反対側である。 （もっと読む）

【課題】メモリアレーの複雑化及び面積増加をすることなくビット線外乱を抑制する。
【解決手段】メモリアレイを有する集積回路２００であり、そのメモリセル２０５，２０６は、電気的に絶縁された多数の半導体領域で複数の共通ビット線２０７を共有するように構成されている。所定の半導体領域は一般的にタブ２０３，２０４であるが、そのタブで形成されるメモリセルが書き込み動作のためにアクセスされる場合にはそのタブは所定の電圧にバイアスされ、他の場合にはそのタブは別の電圧にバイアスされる。同じビット線２０７に沿って多くのメモリセルがあるが、プログラミング期間中では、選択されたメモリセルだけがタブ・バイアスによる外乱を受ける。選択されない複数のタブにおける他のメモリ素子はビット線外乱から保護される。 （もっと読む）

【課題】ナノ粒子の複合体を利用した電荷トラップ型メモリ素子及びその製造方法を提供する。
【解決手段】本発明によれば、基板と、この基板上にナノ粒子の複合体で形成された電荷トラップ層を有するゲート構造体と、を備える電荷トラップ型メモリ素子と、その製造方法が提供される。本発明によれば、電荷トラップ性の良好なナノ粒子が絶縁性ナノ粒子の間に存在するので、既存の電荷トラップ性の良好なナノ粒子のみを使用してメモリを形成する場合に問題になった金属ナノ粒子が互いに集まる現象が生じない。また、電荷トラップ性の良好なナノ粒子が絶縁性ナノ粒子の複合体からなる電荷トラップ層を備えることにより、優秀なリテンション特性を持つことができる。 （もっと読む）

【課題】標準ＣＭＯＳプロセスでＥＥＰＲＯＭメモリセルを製造するために、電気的に消去可能なプログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）メモリセルおよび動作方法を開示する。
【解決手段】ＥＥＰＲＯＭメモリセルは、ほとんどまたはまったく追加の非標準処理を有しない標準ＣＭＯＳプロセスで製造可能である。単一多結晶シリコン層を、低不純物濃度ＭＯＳキャパシタと組み合わせて使用する。ＥＥＰＲＯＭメモリセル３００で使用される低不純物濃度キャパシタは、設計において非対称であり得る。非対称キャパシタによって領域が縮小する。反転によって引き起こされる更なるキャパシタンス変化も、複数の制御キャパシタを使用することによって低減できる。更に、複数のトンネルキャパシタ３０２を使用すると、カスタマイズされたトンネル経路の利点が提供される。 （もっと読む）

【課題】書き込み前と書き込み後の読み出し電流の差を大きくできる半導体記憶装置、その製造方法及び情報書き換え方法を提供する。
【解決手段】半導体記憶装置１００は、第１拡散領域１１と、ゲート絶縁膜３２と、ゲート電極３１と、第１多層膜１４１と、第３拡散領域１１３とを備える。ゲート絶縁膜３２は、第１拡散領域１１から離れた位置において、半導体基板１０の上に形成されている。ゲート電極３１は、ゲート絶縁膜３２の上に形成されている。第１多層膜１４１は、第１拡散領域１１とゲート絶縁膜３２との間において、半導体基板１０の上に形成されている。第３拡散領域１１３は、半導体基板１０において第１多層膜１４１の付近に形成されている。第３拡散領域１１３は、不純物濃度が第１拡散領域１１よりも低い。第１多層膜１４１には、正電荷（ホール）が主体として蓄積された後に、負電荷（電子）が主体として蓄積されて書き込みが行われる。 （もっと読む）

【課題】 閾値変調が抑制された半導体装置およびその製造方法を提供する。
【解決手段】 半導体装置は、半導体基板１０と、半導体基板１０の主表面上にゲート絶縁膜４２を介して複数形成された電荷蓄積用のフローティングゲート電極ＦＧと、フローティングゲート電極ＦＧ上に形成されるコントロールゲート電極ＣＧとを備える。半導体基板１０における隣り合う複数のフローティングゲート電極ＦＧが設けられる部分の主表面の高さが互いに異なる。 （もっと読む）

【課題】 浮遊ゲートＦＧと制御ゲートＧ２に加えて、第３ゲートＧ３を具備するフラッシュメモリで、ローカルビット線抵抗の低減とメモリセルの短チャネル効果抑制を両立させ、メモリセルの微細化、高性能化、高信頼化を促進する。
【解決手段】メモリセルはシリコン基板上に形成されたストライプ状の多段の溝上に形成され、ストライプの方向に第３ゲート、ローカルビット線が延在し、それと垂直な方向に第２ゲートが延在する。メモリトランジスタのゲート長、第３ゲートのゲート幅はシリコン基板に垂直な方向に確保されているので平坦な構造と比べて大きい。 （もっと読む）

【課題】新規な構造を有する一層ゲート型の不揮発性メモリ素子を含む半導体装置を提供する。
【解決手段】半導体装置は、不揮発性メモリ素子Ｃ１００を含む半導体装置であって、第１領域１０Ａと、該第１領域１０Ａに隣接した第２領域１０Ｂと、該第２領域１０Ｂに隣接した第３領域１０Ｃとを含み、さらに、半導体層１０に設けられ、不揮発性メモリ素子Ｃ１００の形成領域を画定する分離絶縁層２０と、前記第１領域１０Ａに形成された第１拡散層１２と、前記第２領域１０Ｂに形成されたＰ型の第１ソース領域及び第１ドレイン領域３６と、前記第３領域１０Ｃに形成されたＰ型の第２ソース領域及び第２ドレイン領域３８と、前記半導体層１０上方に形成された絶縁層３０と、前記絶縁層３０上方に形成された導電層３２とを含む。 （もっと読む）

【課題】チップ面積の低減および電気特性の改善の少なくとも一方を実現できるメモリ回路構造５０を提供する。
【解決手段】トランジスタをそれぞれ含む複数のメモリセルをマトリックス状に配置する。上記マトリックスの行における、メモリセルの各トランジスタの各制御電極に各ワード線ＷＬ１、ＷＬ２を配置する。上記マトリックスの列における、メモリセルの各トランジスタの各端子電極に各ビット線ＢＬ１、Ｗ１を配置する。スイッチング素子ＴＳ１ａを、上記列毎に配置する。上記スイッチング素子ＴＳ１ａは、上記の同一の列に位置する２つの各ビット線ＢＬ１、Ｗ１同士を電気的に断接できるようになっている。上記スイッチング素子ＴＳ１ａにより、メモリ回路構造５０における、チップ面積を低減および／または電気特性を改善できる。
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【課題】電源電圧の急激な変化（電源ノイズ）による誤動作を防止できる検知回路を提供すること。
【解決手段】固定電位点と、パワーオン時、固定電位点からの電位差が変化していく可変電位点との電位差が所定の電位差となったことを検知する、半導体基板に形成される検知回路であって、可変電位点の電位にバイアスされる第１の半導体領域に形成され、可変電位点に接続される第１の抵抗体（ｒ３）と、固定電位点の電位にバイアスされる第２の半導体領域に形成され、可変電位点に接続されない第２の抵抗体（ｒ１）とを具備する。 （もっと読む）

【課題】
絶縁基板上の半導体層を活用した新規な構成により、製造工程が少なく、安価な半導体不揮発性記憶装置を提供する。
【解決手段】絶縁基板上に設けた導電層２を電荷を蓄積する浮遊領域として、前記浮遊領域と絶線されかつ電気的に容量結合する半導体層４と、前記浮遊領域と電気的に容量結合する制御電極領域５を備え、前記浮遊領域２に蓄積する電荷の正負あるいはその電荷量によって生ずる静電力の変化によって前記半導体層４の導電状態を制御することによる。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、書き込み時にビット線に流れるリーク電流を低減しうる半導体記憶装置の構造及びその書き込み方法を提供する。
【解決手段】 第１の拡散層及び第２の拡散層と、第１の拡散層と第２の拡散層との間の半導体基板上に形成された電荷蓄積層及びゲート電極とを有するＮ型メモリセルトランジスタと、半導体基板に形成され、第１の拡散層に対して接続可能に構成され、外部電源から供給される電圧を昇圧して出力する電源回路と、Ｎ型メモリセルトランジスタへの書き込みの際に、第２の拡散層に基準電圧を印加し、基準電圧に対する負電圧を電源回路から供給して第１の拡散層に印加することにより、第１の拡散層と第２の拡散層との間に電流を流して電荷蓄積層に電荷を蓄積させる書き込み手段とを有する。 （もっと読む）

【課題】 工程数の増加を伴うことなく、ＦＡＭＯＳにおける消去を実現する。
【解決手段】 Ｐ型半導体基板１にＮ^-ウェル３を形成し、Ｎ^-ウェル３にＰ^-不純物拡散層４を形成し、Ｐ^-不純物拡散層４上に延伸されたフローティングゲート８をゲート絶縁膜７を介してＮ^-ウェル３上に形成し、この半導体記憶装置の消去動作を行う場合、Ｐ^-不純物拡散層４を負の電位に設定し、フローティングゲート８をＰ^-不純物拡散層４と容量結合させることにより、フローティングゲート８に蓄積された電子をＮ^-ウェル３側に引き抜く。 （もっと読む）

【課題】 工程数の増加を伴うことなく、ＦＡＭＯＳにおける消去を実現する。
【解決手段】 素子分離絶縁膜２を介してＰ型不純物拡散層５ａ、５ｂと離間して配置されたＰ型不純物拡散層５ｃをＮ型半導体基板１に形成することにより、Ｎ型半導体基板１との間でＰＮ接合ダイオードを形成し、フローティングゲート４とＰ型不純物拡散層５ｃとを配線層７を介して電気的に接続し、Ｎ型半導体基板１を負の電位に設定し、フローティングゲート４に蓄積されたキャリアをＰ型不純物拡散層５ｃを介してＮ型半導体基板１側に引き抜くことにより、ＦＡＭＯＳの消去を実現する。 （もっと読む）

【課題】ソース−ドレイン間の電位差を小さくしてメモリセルのゲート長を短くすることができる不揮発性半導体記憶装置の書込方法を提供する。
【解決手段】ドレイン付近にバンド間トンネリングによるホットエレクトロン（ＢＢＨＥ）を発生させ、このホットエレクトロンを電荷蓄積層に注入してビットデータの書き込みを行う。ゲート電圧Ｖｇ、セルウェル電圧Ｖｓｕｂ、ソース電圧Ｖｓ、ドレイン電圧Ｖｄの関係をＶｇ＞Ｖｓｕｂ＞Ｖｓ＞Ｖｄとし、Ｖｇ−Ｖｄがバント間トンネル電流の発生電位差以上となり、且つ、Ｖｓｕｂ−Ｖｄがトンネル絶縁膜の障壁電位と比べてほぼ同等以上となるようにする。 （もっと読む）

【課題】高性能な書き込み消去特性を有する不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板のｐ型ウエル２上にゲート絶縁膜６を介して選択ゲート１８が形成され、ｐ型ウエル２上に酸化シリコン膜１５ａ、窒化シリコン膜１５ｂおよび酸化シリコン膜１５ｃからなる積層膜１５を介してメモリゲート１７が形成される。メモリゲート１７は、積層膜１５を介して選択ゲート１８に隣接する。ｐ型ウエル２の選択ゲート１８およびメモリゲート１７の両側の領域には、ソース、ドレインとしてのｎ型の不純物拡散層２０，２１が形成されている。積層膜１５に電子を注入することにより、書き込みが行われ、積層膜１５にホールを注入することで消去が行われる。積層膜１５にホールを注入する際には、積層膜１５へのホール注入のための電圧パルスをメモリゲート１７および不純物拡散層２０に複数回印加する。 （もっと読む）

【課題】ｐチャネルＭＯＮＯＳメモリセルにおいて、データ書込時のデータ転送レートの高速化を実現する。
【解決手段】ビットラインをＧＮＤ〜ＶＣＣで動作させるために、プログラム時にセルウェルに４Ｖのバックゲート電圧を印加する。プログラムモードとベリファイモードとの切り換えを高速化するために、ベリファイも４Ｖのバックゲート電圧が印加されたままの状態で行う。このため、ベリファイ時にはワードライン（ゲート）に−５Ｖの読出モード時よりも大きい（絶対値）電圧を印加する。 （もっと読む）

【課題】メモリセルの信頼性を向上できる不揮発性半導体記憶装置を提供すること。
【解決手段】不揮発性半導体記憶装置は、電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタＭＴと、ドレインが前記第１ＭＯＳトランジスタＭＴのソースに接続された第２ＭＯＳトランジスタＳＴとを含む複数のメモリセルがマトリクス状に配置されたメモリセルアレイ１０と、同一行にある前記第１ＭＯＳトランジスタＭＴの前記制御ゲートを共通接続するワード線ＷＬと、同一行にある前記第２ＭＯＳトランジスタＳＴのゲートを共通接続するセレクトゲート線ＳＴと、消去動作時において、前記メモリセルアレイ１０が形成される半導体基板２０２と、前記セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）とを電気的に接続するスイッチ素子Ｄ０〜Ｄ（４ｍ−１）とを備える。 （もっと読む）