集積されたメモリ回路構造、特にＵＣＰフラッシュメモリ
【課題】チップ面積の低減および電気特性の改善の少なくとも一方を実現できるメモリ回路構造５０を提供する。
【解決手段】トランジスタをそれぞれ含む複数のメモリセルをマトリックス状に配置する。上記マトリックスの行における、メモリセルの各トランジスタの各制御電極に各ワード線ＷＬ１、ＷＬ２を配置する。上記マトリックスの列における、メモリセルの各トランジスタの各端子電極に各ビット線ＢＬ１、Ｗ１を配置する。スイッチング素子ＴＳ１ａを、上記列毎に配置する。上記スイッチング素子ＴＳ１ａは、上記の同一の列に位置する２つの各ビット線ＢＬ１、Ｗ１同士を電気的に断接できるようになっている。上記スイッチング素子ＴＳ１ａにより、メモリ回路構造５０における、チップ面積を低減および／または電気特性を改善できる。
【解決手段】トランジスタをそれぞれ含む複数のメモリセルをマトリックス状に配置する。上記マトリックスの行における、メモリセルの各トランジスタの各制御電極に各ワード線ＷＬ１、ＷＬ２を配置する。上記マトリックスの列における、メモリセルの各トランジスタの各端子電極に各ビット線ＢＬ１、Ｗ１を配置する。スイッチング素子ＴＳ１ａを、上記列毎に配置する。上記スイッチング素子ＴＳ１ａは、上記の同一の列に位置する２つの各ビット線ＢＬ１、Ｗ１同士を電気的に断接できるようになっている。上記スイッチング素子ＴＳ１ａにより、メモリ回路構造５０における、チップ面積を低減および／または電気特性を改善できる。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、マトリックス状に配置された複数のメモリセルを備えたメモリ回路構造に関するものである。これらのメモリセルは、それぞれ、少なくとも１つのトランジスタ、例えば、全周囲すなわち全ての側面が絶縁された電極（つまり、いわゆるフローティング（浮き）ゲート）を備えたトランジスタを含んでいる。
【０００２】
このメモリ回路構造は、さらに、各ワード線と各ビット線とを、互いに交差するように配置して含んでいる。各ワード線は、マトリックスの行に位置するメモリセルのトランジスタの各制御電極に電気的に接続されている。上記制御電極を、ゲート電極とも呼ぶ。
【０００３】
また、各ビット線は、マトリックスの列に位置するメモリセルのトランジスタの各端子電極に接続されている。これらの各端子電極は、例えば基板の中のドープされた各領域によって構成されており、例えば電界効果トランジスタの場合にはドレインおよびソースと呼ばれている。
【０００４】
上記各メモリセルによる記憶内容の格納は、作動電圧がＯＦＦ状態である場合に記憶内容を消去するように行われることもあれば、作動電圧がＯＦＦ状態である場合であっても記憶内容を保存するように行われる場合もある。これについては、揮発性メモリ装置であるメモリセル、および、不揮発性メモリ装置であるメモリセルを参照されたい。
【０００５】
このようなメモリ回路構造が、例えば、米国特許第６，４８０，４２２号公報に開示されている。上記公報では、各メモリセルは、フローティングゲートトランジスタを含んでいる。上記各メモリセルが含まれる列は、それぞれ、２本のビット線（つまり、ドレイン線およびソース線）に接続されている。ソース線は、例えば、互いに隣り合う２つの各列の各メモリセルに利用されている。
【０００６】
フローティングゲートすなわちメモリゲートは、全ての側面が絶縁された電極である。以下の本明細書にて、列という用語を使用する場合、列は、（より正確に区別しない限り、）メモリ回路構造全体の１つの列に位置する各メモリセルのことである。
【０００７】
本発明の目的は、電気特性を改善でき、かつ、チップ面積を低減できる、簡素な構造を有するメモリ回路構造を提示することにある。また、詳細には、上記目的の意図するところは、消費電力の少ないメモリ回路構造を提示することにある。さらに、本発明のメモリ回路構造は、特に、以前の電位状態を維持できること、また、様々な各動作モードに適した他の電位状態を利用できることも目的とするものである。
【０００８】
本発明のメモリ回路構造は、本明細書の冒頭部で述べた各構成に加えて、複数のメモリセルを含んだ１つの列に、少なくとも１つのスイッチング素子を含んでいる。上記スイッチング素子は、マトリックスの、上記スイッチング素子と同じ列に位置する２つの各ビット線を電気的に断接できるものである。
【０００９】
これらの２つの各ビット線に、メモリ回路構造のある動作モード時に同じ電位を供給する必要がある場合、これら２つの各ビット線は、スイッチング素子によって電気的に互いに接続される。また、メモリ回路構造の他の動作モードとして、２つの各ビット線に互いに異なる電位を供給する必要がある場合、これらの各ビット線は、上記スイッチング素子によって互いに遮断される。
【００１０】
最初の動作モードでは、簡素な回路手段により、１つのビット線の電位を他のビット線に印加できる。他の動作モードでは、接続されているビット線に印加される電位を、例えば、メモリ回路構造の全てのメモリセルに対して、または、メモリ回路構造のメモリセルの一部に対して印加がオフの状態に切り換えることができる。例として、メモリ回路構造の全てのメモリセルについて、または、ある列に配置されたメモリセグメントのメモリセルについてのみ、上記電位の印加をオフ状態に切り換えることができる。これらオフに切り換える、２つの場合では、トランジスタを上記遮断に用いることができる。
【００１１】
上記スイッチング素子を設けたことにより、メモリ回路構造を新たな各動作モードとする自由度を向上することができる。例えば、複数のまたは全ての各動作モードにおいて、遮断されている電圧供給線に対し同じ電位を供給できる。また、電位を変えるために必要なスイッチング電力は、低減される。
【００１２】
本発明のメモリ回路構造の展開形態では、スイッチング素子に電気的に接続された１つのビット線が、基板（特に、シリコン基板）のドープされた領域に配置されている。それに対して、スイッチング素子に電気的に接続された他のビット線は、金属層を含んだビット線、または、金属からなるビット線である。
【００１３】
上記のドープされた領域は、例えば、互いに隣り合っている各メモリセルの各列を、互いに絶縁するための２つの各絶縁トレンチ間に配置されている。代替として、上記のドープされた領域は、このような絶縁トレンチの中に配置されていてもよい。
【００１４】
上記金属線の抵抗は、ドープされた領域の抵抗よりも低い。このように金属線を用いたことによって、スイッチング素子をその作動電圧となるまで導いたとき、電圧降下および電力損失は比較的低減される。ドープされた領域の接続先は、スイッチング素子のみである。
【００１５】
ドープされた領域の長さがその領域の導電率に適合されるなら、書き込み時、読み出し時、または、消去時による電圧降下または電圧損失は、金属からなるビット線による他の接続に比べて、許容される範囲内である。
【００１６】
ビット線にドープされた領域を用いることによる固有の導電率およびそれに起因する電圧降下といった不都合は、ビット線が金属を含んでいる場合、少なくとも生じない。
【００１７】
さらに、列毎に複数のスイッチング素子を用いること、または、例えば２つのビット線の長さを半分にして、１つまたは複数のスイッチング素子を巧みに配置することにより達成され得ることは、ドープされた領域によるメモリ回路構造の動作へのダメージが低減されることである。
【００１８】
次の展開形態では、上記各ビット線は、他の各スイッチング素子を介して各グローバルビット線に電気的にそれぞれ接続される各ローカルビット線である。上記各ローカルビット線は、それらがメモリ回路構造の１つの列に位置するセルの一部にのみ接続されることにより、メモリセグメントを規定する。
【００１９】
上記メモリ回路構造は、少なくとも２つのメモリセグメントを含んでいる。これらのメモリセグメントを用いて、同様にセグメントを含んだ磁気メモリディスクに類似したメモリ回路構造を駆動できる。
【００２０】
さらに、各ローカルビット線および各グローバルビット線を用いて達成されることは、各グローバルビット線が、上部メタライゼーション層に配置され得、例えば、各グローバルビット線の断面積を各ローカルビット線のそれよりも大きくできること、あるいは、各ローカルビット線との間隔を大きくできることである。前者は、各ビット線の抵抗（Ｒ）を低減し、後者は、各ビット線の容量性負荷（Ｃ）を低減する。
【００２１】
結果として、各グローバルビット線に起因するＲＣ遅延が軽減され、上記メモリ回路構造のアクセス時間が改善される。各メモリセグメントの使用は、さらに、各ローカルビット線（特に、ドープされた領域に延びる各ローカルビット線）の長さを簡単に制限できる。
【００２２】
次の展開形態では、上記メモリ回路構造における各グローバルビット線の数は、金属製の各ローカルビット線の数の半分である。メモリセグメントの、異なる列に位置する各ソース線が、１つの動作モードにて互いに異なる電位を供給することを必要とし、かつ、各ドレイン線が、１つの動作モードにて互いに異なる電位を供給することを必要とする場合、２つの各ローカルビット線に対して各グローバルビット線を二重使用したとしても、本発明の各スイッチング素子を用いない場合、本展開形態においてでも、より多くの各グローバルビット線が必要である。
【００２３】
他の展開形態では、スイッチング素子は、メモリセグメントの列に位置する各メモリセルにおける、行方向の端部のメモリセルに配置されている。あるいは、スイッチング素子は、メモリセグメントの１つの列に位置する各メモリセルの間に（好ましくは列の中央に）配置されていてもよい。これにより、ドープされた領域に配置された各ビット線の、２つの同じ長さの部分に電流を供給することができる。したがって、ドープされた領域のビット線を介した電圧降下を、簡素な構成により、さらに低減できる。
【００２４】
第２の観点では、本発明は、１つの列に位置する少なくとも１つの他のスイッチング素子を含み、かつ、本明細書の冒頭部で述べた各構成を備えたメモリ回路構造に関するものである。上記他のスイッチング素子は、行方向に延びる共通線を各ビット線に電気的に接続でき、かつ、遮断できるものである。この展開形態は、共通線にローカルビット線を接続する、または遮断すると、メモリセグメント毎にまたはグローバルビット線を共通線に対し、接続および遮断するよりも消費電力量が少ないという考察に基づいている。
【００２５】
さらには、本発明の第２の観点に用いずとも、列方向への付加的な線は、種々な各電位状態を必要とする各動作モードを可能にする。
【００２６】
特に、本発明の２つの各メモリ回路構造を組み合わせることは、特に、例えば消費電力の低減といった電気特性のよいメモリ回路構造を簡素な構成にて導き出せる。その上、上記組み合わせを用いずとも、列方向に沿った付加的な線を設けることは、種々な各電位状態を必要とする各動作モードを可能にする。さらに、２つの各メモリ回路構造を組み合わせることにより、所要チップ面積を縮小化できる。
【００２７】
１つの展開形態では、メモリ回路構造は制御ユニットを含んでいる。この制御回路は、２つの各ビット線を接続するためのスイッチング素子と、共通線をビット線に接続するための他のスイッチング素子とを交互に駆動する。このように交互に駆動することにより、ビット線では、電位干渉の発生防止を確実化できる。
【００２８】
他の展開形態では、ある列において、２つの各ビット線を接続するためのスイッチング素子は、１本のビット線を共通線に接続するための他のスイッチング素子に隣り合っている。あるいは、これら２つのスイッチング素子は、異なる位置（特に、上記列の異なる各端部）にそれぞれ配置されていてもよい。
【００２９】
次の展開された実施形態においては、上記メモリ回路構造は、駆動回路を含んでいる。上記駆動回路は、メモリセルトランジスタが均一のチャネルによってプログラム（書き込み）および／または消去される（ＵＣＰ;Uniform Channel Programming）ように設計されている。これにより、ゲート酸化物におけるトンネル酸化物に対し均一に電圧が加わる。特にこのタイプのプログラミングを用いるメモリ回路構造では、本発明の各スイッチング素子を設けることによって、特に大きな効果が得られる。
【００３０】
また、他の展開形態では、複数の各メモリセルを含んだ１つの列の各ビット線は、基板の主な領域面（主面、表面）の法線方向に、互いに重なり合って配置されている。この場合、基板の主な領域の面積は、他の領域（例えば、各エッジ領域）の面積よりも大きい。言い換えると、基板の主な領域を水平とした場合、２つの各ビット線は、互いに上下に配置されている。
【００３１】
以下では、本発明の各実施形態について、添付図面を参照しながら説明する。
【００３２】
図１は、プログラミング（書き込み）、消去、読み出し中のメモリセルの電圧状態を示す概略断面図である。
【００３３】
図２は、メモリセルアレイを示す回路図である。
【００３４】
図３は、メモリセルアレイの列を示す回路図である。
【００３５】
図４は、メモリ回路構造の配置を示す要部概略平面図である。
【００３６】
図１は、あるメモリ回路構造のメモリセルでのプログラミング、消去、読み出し中の、メモリセルでの電圧状態の実施形態を示している。このメモリ回路構造については、図２〜図４を参照しながら以下に詳述する。
【００３７】
図１で用いられる電圧値は、１例にすぎず、上記電圧値から広範にずれて（例えば、電圧値のプラスマイナス５０パーセントまたは３０パーセントずれて）選択されてもよい。さらに、電圧値が基本的に異なる、各動作モードを実現することもできる。図１の説明では、各メモリトランジスタＴ１１〜Ｔ２２について述べる。メモリセルアレイにおける上記メモリトランジスタの配置については、図２を参照しながら以下に詳述する。メモリトランジスタＴ１１は、例えば、各動作モードを説明するために選択される。もちろん、他のトランジスタも、同様に、書き込み、消去、または、読み出しされる。
【００３８】
図１に示しているように、プログラミングの間、＋１４ボルトの電圧が、メモリトランジスタＴ１１のゲート電極１２に印加される。プログラミングの間、メモリトランジスタＴ１１のソース領域１４、ドレイン領域１８、および、基板領域１６の電圧は、−３ボルトである。これらの電圧状態のゆえに、トンネル電流が、基板１６の反転チャネルの全面から、トンネル酸化物を介して、トランジスタＴ１１の、周囲が絶縁されている電極２０に流れる。
【００３９】
プログラミングの間、メモリトランジスタＴ１１と同じ行で異なる列に位置するトランジスタ（例えば、トランジスタＴ２１）の電圧は、以下のようになっている。
・ゲート電極２２では、＋１４ボルト、
・ソース領域２４および基板領域２６では、＋３ボルト、
・トランジスタＴ２１のドレイン領域２８では、＋３ボルト。
【００４０】
トランジスタＴ１１と同じ列でメモリセルアレイの異なる行に位置するトランジスタ（例えば、トランジスタＴ１２）の電圧は、以下のようになっている。
・ゲート電極３２では、０ボルトまたは−３ボルト、
・ソース領域３４および基板領域３６では、−３ボルト、
・トランジスタＴ１２のドレイン領域３８では、−３ボルト。
【００４１】
トランジスタＴ１１とは異なる行および列に位置するトランジスタ（例えば、トランジスタＴ２２）の電圧は、以下のようになっている。
・ゲート電極４２では、０ボルト、
・ソース領域４４および基板領域４６では、＋３ボルト、
・トランジスタＴ２１のドレイン領域４８では、＋３ボルト。
【００４２】
消去においては、メモリセグメントの全てのメモリトランジスタにおいて、消去が同時に行われるので、全てのメモリトランジスタＴ１１〜Ｔ２２の各電位状態が同じになる。図１は、全てのメモリトランジスタＴ１１〜Ｔ２２を代表して、メモリトランジスタＴ１１の消去動作を示している。消去している間、トランジスタＴ１１の電圧は、以下のようになっている。
・ゲート電極１２では、−１４ボルト、
・ソース領域１４および基板領域１６では、＋３ボルト、
・ドレイン領域１８では、＋３ボルト。
【００４３】
メモリトランジスタＴ１１のメモリ状態を読み出す際、電圧は、以下のようになっている。
・ゲート電極１２では、＋２．５ボルト、
・ソース領域１４および基板領域１６では、０ボルト、
・ドレイン領域１８では、１ボルト。
【００４４】
図２は、特に、複数のメモリセグメント６０、６２に分割されている１つのセルアレイを含んだ、メモリ回路構造５０の回路図を示している。これらのメモリセグメント６０、６２は、同様に組み立てられているので、以下に、メモリセグメント６０の構造のみを説明する。メモリセグメント６０は、複数のメモリトランジスタＴ１１〜Ｔｍｎを含んでいる。ここで、ｍはメモリセグメントの列数であり、ｎはメモリセグメントの行数である。
【００４５】
メモリセルアレイの各メモリセルは、メモリトランジスタ（例えば、トランジスタＴ１１）を含んでいる。メモリセグメントのメモリセルは、マトリックス状に配置されている。１つの行に位置するメモリトランジスタＴ１１、Ｔ２１のゲート電極は、ワード線ＷＬ１に接続されている。また、メモリトランジスタＴ１２、Ｔ２２〜Ｔ２ｍのゲート電極は、ワード線ＷＬ２に接続されている。同様に、例えばメモリセグメント６０には他に１４本のワード線があるが、それら１本１本は、行に位置するメモリトランジスタのゲート電極に接続されている。
【００４６】
メモリセグメント６０のメモリトランジスタＴ１１〜Ｔｍｎは、全て同様に組み立てられている。それゆえ、メモリトランジスタＴ１１〜Ｔｍｎに関しては、図１に基づくメモリトランジスタＴ１１の説明を参照されたい。
【００４７】
メモリセグメント６０の１つの列に位置する各メモリトランジスタの各ドレイン領域は、ローカルビット線に接続されている。つまり、メモリトランジスタＴ１１およびＴ１２の各ドレイン領域は、ローカルビット線ＢＬ１に接続されている。また、ローカルビット線ＢＬ２は、第２列に位置する各トランジスタの各ドレイン領域、詳細にはメモリトランジスタＴ２１およびＴ２２の各ドレイン領域に接続されている。メモリセグメント６０の他のメモリセル７０をドットにて示す。メモリセグメント６０に含まれる列は、例えば１０２４列である。
【００４８】
１つの列に位置するメモリトランジスタの各ソース領域および各基板領域は、それぞれ、ドープされたウェルＷ１、Ｗ２〜Ｗｍを介して接続されている。ウェルＷ１、Ｗ２などの間には、それぞれ絶縁トレンチが位置している。ウェルＷ１、Ｗ２は、例えば、ｐ型にドープされた層およびその下に位置するｎ型にドープされた層によって形成されている。各メモリトランジスタＴ１１〜Ｔ２２の各ソース領域と、ウェルＷ１またはＷ２との接触接続部は、例えば、シリサイド化と、ウェルにドープされた接触領域とによって形成される。これについては、ＵＳ特許第６，４３８，０３０号公報の明細書を参照されたい。
【００４９】
さらに、全ての各メモリセグメント６０、６２を介して、各グローバルドレイン線が列方向に沿って延びて設けられている。これらの各グローバルドレイン線のうちの、２つの各グローバルドレイン線ＧＤＬ１およびＧＤＬ２を図２に示す。これに代わり得る実施形態として、１つのグローバルドレイン線を、選択トランジスタを用いて、各メモリセグメント６０、６２の２つのローカルビット線のために利用するようにしてもよい。図２には、各ローカルビット線ＢＬ１およびＢＬ２をグローバルドレイン線ＧＤＬ１およびＧＤＬ２に接続するための選択トランジスタを図示していない。
【００５０】
図３は、メモリセグメント６０の第１列の回路図を示している。メモリセグメント６０の他の列は、第１列と同様に構成されているので、詳細な説明を省略する。図２を参照しながら説明してきた素子に加えて、メモリセグメント６０の第１列は、２つの各設定用トランジスタＴＳ１ａおよびＴＳ１ｂを含んでいる。
【００５１】
設定用トランジスタＴＳ１ａの動作経路（設定位置）は、ウェルＷ１とローカルビット線ＢＬ１との間（つまり、ウェルＷ１のソースとローカルビット線ＢＬ１のドレインとの間）に配置されている。設定用トランジスタＴＳ１ａの制御電極は、制御線ＳＬａに接続されている。この制御線ＳＬａは、メモリセグメント６０の他の各列に位置する各設定用トランジスタＴＳ２ａ、ＴＳ３ａなどの各制御電極にも接続されている。
【００５２】
設定用トランジスタＴＳ１ｂは、第１列の下端部に位置している。設定用トランジスタＴＳ１ｂの動作経路（設定位置）は、ウェルＷ１と、０ボルトの電位を供給する接地線Ｍとの間に配置されている。設定用トランジスタＴＳ１ｂの制御電極は、制御線ＳＬｂに接続されている。この制御線ＳＬｂには、メモリセグメント６０の他の各列の下端部の各設定用トランジスタＴＳ２ｂ、ＴＳ３ｂなどの各制御電極も接続されている。
【００５３】
他の実施形態として、設定用トランジスタＴＳ１ａは、ウェルＷ１の下端部およびローカルビット線ＢＬ１の下端部の、２つの各接続点８０、８２の間に配置されてもよい。また、さらに他の実施形態として、設定用トランジスタＴＳ１ａは、メモリセグメント６０の第１列に位置する第８セルと第９セルとの間に配置されてもよい。
【００５４】
各設定用トランジスタＴＳ１ａおよびＴＳ１ｂに加えて、メモリセグメント６０の第１列には、ローカルビット線ＢＬ１をグローバルドレイン線ＧＤＬ１に接続するための選択トランジスタ（図示せず）が設けられていてもよい。しかし、この選択トランジスタについては、図３に示していない。
【００５５】
メモリ回路構造５０の動作中、各設定用トランジスタＴＳ１ａおよびＴＳ１ｂは、一方の設定用トランジスタがＯＦＦ状態であり、他方の設定用トランジスタがＯＮ状態であるように、交互に駆動される。設定用トランジスタＴＳ１ａがＯＮ状態であれば、ビット線ＢＬ１はウェルＷ１に接続されている。それゆえ、ウェルＷ１、すなわち第１列のソース線は、ビット線ＢＬ１の電位を伝達できる。設定用トランジスタＴＳ１ａがＯＮ状態であれば、設定用トランジスタＴＳ１ｂは、ウェルＷ１およびソース線を接地線Ｍから遮断する。これに対して、設定用トランジスタＴＳ１ｂがＯＮ状態であれば、接地電位がウェルＷ１およびソース線に印加される。設定用トランジスタＴＳ１ｂがＯＮ状態であれば、設定用トランジスタＴＳ１ａはＯＦＦ状態であり、これにより、ウェルＷ１の電位とビット線ＢＬ１の電位との間の電位の干渉（衝突）が生じなくなる。
【００５６】
メモリセグメント６０の第１列に位置するメモリセルに書き込む際、または、メモリセグメント６０の他のいくつかのメモリセルに書き込む際には、設定用トランジスタＴＳ１ａはＯＮ状態である。さらに、メモリセグメント６０での第１列に配置されていないメモリセルが読み出されている際にも、トランジスタＴＳ１ａはＯＮ状態である。
【００５７】
また、メモリセグメント６０の第１列に位置するメモリセルを読み出す際には、設定用トランジスタＴＳ１ｂはＯＮ状態である。上記メモリセルを消去する際には、トランジスタＴＳ１ａはＯＮ状態である。
【００５８】
図４は、メモリ回路構造５０の部分配置図を示している。図示された参照符号の各構成については、図１〜図３を参照しながらすでに説明されている。基板内には、各トレンチＧ０〜Ｇｍが導入されており、これらの各トレンチには、絶縁材料（例えば、二酸化ケイ素）が充填されている。各絶縁性ウェルＷ１、Ｗ２、…は、各トレンチＧ０、Ｇ１、Ｇ２、…の間に形成されている。または、各絶縁性ウェルＷ１、Ｗ２、…は、各トレンチＧ０、Ｇ１、Ｇ２、…の形成前に形成されていてもよい。
【００５９】
各絶縁性ウェルＷ１、Ｗ２、…としては、例えば、わずかにｐ型にドープされた基板に、ｎ型にドープされた層が導入されており、その上に、ｐ型にドープされた層が導入されたものが挙げられる。図４には、各ウェルＷ１、Ｗ２、…を示していない。その図示していない理由は、各ウェルＷ１、Ｗ２、…が、基板の表面に位置するトランジスタの活性領域によって覆われているからである。
【００６０】
メモリセルアレイの各メモリトランジスタＴ１１〜Ｔ２２またはＴｍｎは、従来用いられているものと同様に配置されている。それゆえに、この配置図を、図４においては完全には示さず、単に２つの各破断線１００を用いて示している。
【００６１】
第１メタライゼーション層では、各ローカルビット線ＢＬ１、ＢＬ２、…が、セルアレイのアレイ配列方向に対して、直交方向に延びて形成されている。これらの各ローカルビット線は、トランジスタＴ１ｎ、Ｔ２ｎ、…のドレイン接触部（つまり、１つの列に位置する最後のトランジスタのドレイン接触部）で終端している。さらに、第１メタライゼーション層の面には、接地線Ｍが配置されている。この接地線は、図４では水平方向（つまり、各ローカルビット線ＢＬ１、ＢＬ２、…に対して直交方向）に延びて形成されている。
【００６２】
各ローカルビット線ＢＬ１、ＢＬ２、…は、接触部Ｋ１を介して、各設定用トランジスタＴＳ１ａ、ＴＳ１ｂ、…のドレイン領域に接続されている。さらに、各ローカルビット線ＢＬ１、ＢＬ２は、メモリセルアレイにおける各メモリトランジスタの各ドレイン領域に接続されている。接地線Ｍは、接触部Ｋ３を介して、各設定用トランジスタＴＳ１ｂ、ＴＳ２ｂ、…のソース領域に接続されている。
【００６３】
第２メタライゼーション層の面では、各グローバルドレイン線または各グローバルビット線ＧＤＬ１、ＧＤＬ２、…が、セルアレイのアレイ配列方向に対して、直交方向に延びている。上記したように、各グローバルドレイン線ＧＤＬ１、ＧＤＬ２は、選択トランジスタ（図示せず）を介して、各ローカルビット線ＢＬ１、ＢＬ２、…に接続されている。
【００６４】
また、各メモリトランジスタＴ１１〜Ｔｍｎの各活性ソース領域から、順次、各ウェルＷ０、Ｗ１、…との各接触接続部がそれぞれ配置されている。これらの配置については、例えば、第１列の、メモリトランジスタＴ１１の接触接続部Ｋ２、および、メモリトランジスタＴ１ｎの接触接続部８０を参照されたい。各接触接続部Ｋ２および８０については、図３にも示している。
【００６５】
メモリトランジスタＴ１１をプログラミング（書き込み）する際の電位について、以下に示す。
‐ビット線ＢＬ１では、−３ボルト、
‐ビット線ＢＬ２では、＋３ボルト、
‐制御線ＳＬａでは、＋２．５ボルト、
‐選択されたワード線（ここではＷＬ１）では、＋１４ボルト、
‐選択されなかったワード線（図示せず）では、０または−３ボルト、
‐制御線ＳＬｂでは、−３ボルト、したがって、
‐ウェルＷ０では−３ボルト、および、ウェルＷ１では＋３ボルト。
【００６６】
したがって、設定用トランジスタを用いて、互いに隣り合う各ウェルＷ０およびＷ１の電位を異なるように設定することができる。各ローカルビット線ＢＬ１、ＢＬ２に加えて、電位を印加するための付加的な直交線を用いる必要はない。したがって、メモリ回路構造５０においては、必要なチップ面積を低減化できる。
【００６７】
Ｔ１１を読み出す際に、以下の電位が印加される。
‐ローカルビット線ＢＬ１では、＋１ボルト、
‐ローカルビット線ＢＬ２では、０ボルト、
‐制御線ＳＬａでは、０ボルト、
‐ワード線ＷＬ１では、＋２．５ボルト、
‐選択されなかったワード線（図示せず）では、０ボルト、
‐制御線ＳＬｂでは、＋２．５ボルト、したがって、
‐ウェルＷ０およびＷ１では、０ボルト。
【００６８】
設定用トランジスタを用いることにより、読み出し動作モードにおいて、ウェルＷ１とローカルビット線ＢＬ１との各電位を互いに異なるように設定し、ウェルＷ２とローカルビット線ＢＬ２との各電位を同じにすることができる。このことは、各設定用トランジスタＴＳ１ａ、ＴＳ２ａ、…が共通の制御線ＳＬａを介して駆動され、各設定用トランジスタＴＳ１ｂ、ＴＳ２ｂ、…が共通の制御線ＳＬｂを介して駆動されても、可能である。
【００６９】
さらに他の実施形態では、ローカルビット線ＢＬ１は、任意で、少なくとも２つの各設定用トランジスタＴＳ１ａを介して、その下に位置するウェルに接触接続されていてもよい。または、代替案として、セクタごとに複数の接地線Ｍも配置してもよい。これにより、各ウェルを、少なくとも２つの設定用トランジスタＴＳ１ｂを用いて接触接続することができる。上記手段により、読み出しアクセスを高速化でき、上記各ウェルおよび各ソース線での電圧降下をかなり低減できる。
【００７０】
上記したメモリ回路構造により、互いに隣り合う各ビット線ＢＬ１、ＢＬ２間の電位のオフセット（ずれ）をできる限り小さくすることができる。本実施形態においては、１つの列には、単一の金属製のビット線があればよい。従来技術では、１つの列に金属製の２つの各ビット線（つまり、金属製のソース線および金属製のビット線）が必要である。
【００７１】
さらに他の実施形態では、互いに隣り合う各ビット線のオフセットをできる限り小さく必要はない。なぜなら、金属製の各ビット線の幅が広く形成されているからであり、あるいは、互いに隣り合う各ビット線同士の間隔が大きくなるので、これらの各ビット線間の容量が低減されるからである。したがって、面積を縮小する代わりに、メモリ回路構造の電気特性が改善される。
【００７２】
また、さらに他の実施形態では、チップ面積の縮小と電気特性の改善との中間の（折衷した）ものが得られる。各金属線の数を低減することにより、さらに、製造中に欠陥の発生を低減し、これにより、メモリ回路構造５０を製造する際の歩留りを向上できる。
【００７３】
ところで、本発明は、上記のメモリ回路構造に限定されるわけではない。したがって、例えば、ＣＨＥ（チャネルホットエレクトロン）原理を用いてプログラミングし、トンネル電流によって消去するような公知のＥＴＯＸコンセプトを、各設定用トランジスタを用いることにより改善することができる。
【００７４】
本発明では、フローティングゲートと基板との間のトンネル酸化物を介して均一に分割されるトンネル電流が消去に用いられることにより、トンネル酸化物の部分領域のみでトンネル電流を用いてきた従来の場合よりも、トンネル酸化物に対するダメージを低減できる。さらに、本発明の概念を用いることにより、特に、メモリ回路構造の消費電力を低減できる。
【００７５】
特に、ドープされた領域のみに各ビット線を用いた場合、または、各ビット線が各絶縁トレンチ内に形成される場合にも、本発明を用いてもよい。
【図面の簡単な説明】
【００７６】
【図１】プログラミング（書き込み）、消去、読み出し中のメモリセルの電圧状態を示す概略断面図である。
【図２】メモリセルアレイを示す回路図である。
【図３】メモリセルアレイの列を示す回路図である。
【図４】メモリ回路構造の配置を示す要部概略平面図である。
【符号の説明】
【００７７】
２０ 制御電極
２４、２８ 端子電極
５０ メモリ回路構造
６０ メモリセル
ＢＬ１、ＢＬ２、Ｗ１、Ｗ２ ビット線
Ｔ１１、Ｔ２１ トランジスタ
ＴＳ１ａ、ＴＳ２ａ スイッチング素子
ＷＬ１、ＷＬ２ ワード線
【発明の詳細な説明】
【０００１】
本発明は、マトリックス状に配置された複数のメモリセルを備えたメモリ回路構造に関するものである。これらのメモリセルは、それぞれ、少なくとも１つのトランジスタ、例えば、全周囲すなわち全ての側面が絶縁された電極（つまり、いわゆるフローティング（浮き）ゲート）を備えたトランジスタを含んでいる。
【０００２】
このメモリ回路構造は、さらに、各ワード線と各ビット線とを、互いに交差するように配置して含んでいる。各ワード線は、マトリックスの行に位置するメモリセルのトランジスタの各制御電極に電気的に接続されている。上記制御電極を、ゲート電極とも呼ぶ。
【０００３】
また、各ビット線は、マトリックスの列に位置するメモリセルのトランジスタの各端子電極に接続されている。これらの各端子電極は、例えば基板の中のドープされた各領域によって構成されており、例えば電界効果トランジスタの場合にはドレインおよびソースと呼ばれている。
【０００４】
上記各メモリセルによる記憶内容の格納は、作動電圧がＯＦＦ状態である場合に記憶内容を消去するように行われることもあれば、作動電圧がＯＦＦ状態である場合であっても記憶内容を保存するように行われる場合もある。これについては、揮発性メモリ装置であるメモリセル、および、不揮発性メモリ装置であるメモリセルを参照されたい。
【０００５】
このようなメモリ回路構造が、例えば、米国特許第６，４８０，４２２号公報に開示されている。上記公報では、各メモリセルは、フローティングゲートトランジスタを含んでいる。上記各メモリセルが含まれる列は、それぞれ、２本のビット線（つまり、ドレイン線およびソース線）に接続されている。ソース線は、例えば、互いに隣り合う２つの各列の各メモリセルに利用されている。
【０００６】
フローティングゲートすなわちメモリゲートは、全ての側面が絶縁された電極である。以下の本明細書にて、列という用語を使用する場合、列は、（より正確に区別しない限り、）メモリ回路構造全体の１つの列に位置する各メモリセルのことである。
【０００７】
本発明の目的は、電気特性を改善でき、かつ、チップ面積を低減できる、簡素な構造を有するメモリ回路構造を提示することにある。また、詳細には、上記目的の意図するところは、消費電力の少ないメモリ回路構造を提示することにある。さらに、本発明のメモリ回路構造は、特に、以前の電位状態を維持できること、また、様々な各動作モードに適した他の電位状態を利用できることも目的とするものである。
【０００８】
本発明のメモリ回路構造は、本明細書の冒頭部で述べた各構成に加えて、複数のメモリセルを含んだ１つの列に、少なくとも１つのスイッチング素子を含んでいる。上記スイッチング素子は、マトリックスの、上記スイッチング素子と同じ列に位置する２つの各ビット線を電気的に断接できるものである。
【０００９】
これらの２つの各ビット線に、メモリ回路構造のある動作モード時に同じ電位を供給する必要がある場合、これら２つの各ビット線は、スイッチング素子によって電気的に互いに接続される。また、メモリ回路構造の他の動作モードとして、２つの各ビット線に互いに異なる電位を供給する必要がある場合、これらの各ビット線は、上記スイッチング素子によって互いに遮断される。
【００１０】
最初の動作モードでは、簡素な回路手段により、１つのビット線の電位を他のビット線に印加できる。他の動作モードでは、接続されているビット線に印加される電位を、例えば、メモリ回路構造の全てのメモリセルに対して、または、メモリ回路構造のメモリセルの一部に対して印加がオフの状態に切り換えることができる。例として、メモリ回路構造の全てのメモリセルについて、または、ある列に配置されたメモリセグメントのメモリセルについてのみ、上記電位の印加をオフ状態に切り換えることができる。これらオフに切り換える、２つの場合では、トランジスタを上記遮断に用いることができる。
【００１１】
上記スイッチング素子を設けたことにより、メモリ回路構造を新たな各動作モードとする自由度を向上することができる。例えば、複数のまたは全ての各動作モードにおいて、遮断されている電圧供給線に対し同じ電位を供給できる。また、電位を変えるために必要なスイッチング電力は、低減される。
【００１２】
本発明のメモリ回路構造の展開形態では、スイッチング素子に電気的に接続された１つのビット線が、基板（特に、シリコン基板）のドープされた領域に配置されている。それに対して、スイッチング素子に電気的に接続された他のビット線は、金属層を含んだビット線、または、金属からなるビット線である。
【００１３】
上記のドープされた領域は、例えば、互いに隣り合っている各メモリセルの各列を、互いに絶縁するための２つの各絶縁トレンチ間に配置されている。代替として、上記のドープされた領域は、このような絶縁トレンチの中に配置されていてもよい。
【００１４】
上記金属線の抵抗は、ドープされた領域の抵抗よりも低い。このように金属線を用いたことによって、スイッチング素子をその作動電圧となるまで導いたとき、電圧降下および電力損失は比較的低減される。ドープされた領域の接続先は、スイッチング素子のみである。
【００１５】
ドープされた領域の長さがその領域の導電率に適合されるなら、書き込み時、読み出し時、または、消去時による電圧降下または電圧損失は、金属からなるビット線による他の接続に比べて、許容される範囲内である。
【００１６】
ビット線にドープされた領域を用いることによる固有の導電率およびそれに起因する電圧降下といった不都合は、ビット線が金属を含んでいる場合、少なくとも生じない。
【００１７】
さらに、列毎に複数のスイッチング素子を用いること、または、例えば２つのビット線の長さを半分にして、１つまたは複数のスイッチング素子を巧みに配置することにより達成され得ることは、ドープされた領域によるメモリ回路構造の動作へのダメージが低減されることである。
【００１８】
次の展開形態では、上記各ビット線は、他の各スイッチング素子を介して各グローバルビット線に電気的にそれぞれ接続される各ローカルビット線である。上記各ローカルビット線は、それらがメモリ回路構造の１つの列に位置するセルの一部にのみ接続されることにより、メモリセグメントを規定する。
【００１９】
上記メモリ回路構造は、少なくとも２つのメモリセグメントを含んでいる。これらのメモリセグメントを用いて、同様にセグメントを含んだ磁気メモリディスクに類似したメモリ回路構造を駆動できる。
【００２０】
さらに、各ローカルビット線および各グローバルビット線を用いて達成されることは、各グローバルビット線が、上部メタライゼーション層に配置され得、例えば、各グローバルビット線の断面積を各ローカルビット線のそれよりも大きくできること、あるいは、各ローカルビット線との間隔を大きくできることである。前者は、各ビット線の抵抗（Ｒ）を低減し、後者は、各ビット線の容量性負荷（Ｃ）を低減する。
【００２１】
結果として、各グローバルビット線に起因するＲＣ遅延が軽減され、上記メモリ回路構造のアクセス時間が改善される。各メモリセグメントの使用は、さらに、各ローカルビット線（特に、ドープされた領域に延びる各ローカルビット線）の長さを簡単に制限できる。
【００２２】
次の展開形態では、上記メモリ回路構造における各グローバルビット線の数は、金属製の各ローカルビット線の数の半分である。メモリセグメントの、異なる列に位置する各ソース線が、１つの動作モードにて互いに異なる電位を供給することを必要とし、かつ、各ドレイン線が、１つの動作モードにて互いに異なる電位を供給することを必要とする場合、２つの各ローカルビット線に対して各グローバルビット線を二重使用したとしても、本発明の各スイッチング素子を用いない場合、本展開形態においてでも、より多くの各グローバルビット線が必要である。
【００２３】
他の展開形態では、スイッチング素子は、メモリセグメントの列に位置する各メモリセルにおける、行方向の端部のメモリセルに配置されている。あるいは、スイッチング素子は、メモリセグメントの１つの列に位置する各メモリセルの間に（好ましくは列の中央に）配置されていてもよい。これにより、ドープされた領域に配置された各ビット線の、２つの同じ長さの部分に電流を供給することができる。したがって、ドープされた領域のビット線を介した電圧降下を、簡素な構成により、さらに低減できる。
【００２４】
第２の観点では、本発明は、１つの列に位置する少なくとも１つの他のスイッチング素子を含み、かつ、本明細書の冒頭部で述べた各構成を備えたメモリ回路構造に関するものである。上記他のスイッチング素子は、行方向に延びる共通線を各ビット線に電気的に接続でき、かつ、遮断できるものである。この展開形態は、共通線にローカルビット線を接続する、または遮断すると、メモリセグメント毎にまたはグローバルビット線を共通線に対し、接続および遮断するよりも消費電力量が少ないという考察に基づいている。
【００２５】
さらには、本発明の第２の観点に用いずとも、列方向への付加的な線は、種々な各電位状態を必要とする各動作モードを可能にする。
【００２６】
特に、本発明の２つの各メモリ回路構造を組み合わせることは、特に、例えば消費電力の低減といった電気特性のよいメモリ回路構造を簡素な構成にて導き出せる。その上、上記組み合わせを用いずとも、列方向に沿った付加的な線を設けることは、種々な各電位状態を必要とする各動作モードを可能にする。さらに、２つの各メモリ回路構造を組み合わせることにより、所要チップ面積を縮小化できる。
【００２７】
１つの展開形態では、メモリ回路構造は制御ユニットを含んでいる。この制御回路は、２つの各ビット線を接続するためのスイッチング素子と、共通線をビット線に接続するための他のスイッチング素子とを交互に駆動する。このように交互に駆動することにより、ビット線では、電位干渉の発生防止を確実化できる。
【００２８】
他の展開形態では、ある列において、２つの各ビット線を接続するためのスイッチング素子は、１本のビット線を共通線に接続するための他のスイッチング素子に隣り合っている。あるいは、これら２つのスイッチング素子は、異なる位置（特に、上記列の異なる各端部）にそれぞれ配置されていてもよい。
【００２９】
次の展開された実施形態においては、上記メモリ回路構造は、駆動回路を含んでいる。上記駆動回路は、メモリセルトランジスタが均一のチャネルによってプログラム（書き込み）および／または消去される（ＵＣＰ;Uniform Channel Programming）ように設計されている。これにより、ゲート酸化物におけるトンネル酸化物に対し均一に電圧が加わる。特にこのタイプのプログラミングを用いるメモリ回路構造では、本発明の各スイッチング素子を設けることによって、特に大きな効果が得られる。
【００３０】
また、他の展開形態では、複数の各メモリセルを含んだ１つの列の各ビット線は、基板の主な領域面（主面、表面）の法線方向に、互いに重なり合って配置されている。この場合、基板の主な領域の面積は、他の領域（例えば、各エッジ領域）の面積よりも大きい。言い換えると、基板の主な領域を水平とした場合、２つの各ビット線は、互いに上下に配置されている。
【００３１】
以下では、本発明の各実施形態について、添付図面を参照しながら説明する。
【００３２】
図１は、プログラミング（書き込み）、消去、読み出し中のメモリセルの電圧状態を示す概略断面図である。
【００３３】
図２は、メモリセルアレイを示す回路図である。
【００３４】
図３は、メモリセルアレイの列を示す回路図である。
【００３５】
図４は、メモリ回路構造の配置を示す要部概略平面図である。
【００３６】
図１は、あるメモリ回路構造のメモリセルでのプログラミング、消去、読み出し中の、メモリセルでの電圧状態の実施形態を示している。このメモリ回路構造については、図２〜図４を参照しながら以下に詳述する。
【００３７】
図１で用いられる電圧値は、１例にすぎず、上記電圧値から広範にずれて（例えば、電圧値のプラスマイナス５０パーセントまたは３０パーセントずれて）選択されてもよい。さらに、電圧値が基本的に異なる、各動作モードを実現することもできる。図１の説明では、各メモリトランジスタＴ１１〜Ｔ２２について述べる。メモリセルアレイにおける上記メモリトランジスタの配置については、図２を参照しながら以下に詳述する。メモリトランジスタＴ１１は、例えば、各動作モードを説明するために選択される。もちろん、他のトランジスタも、同様に、書き込み、消去、または、読み出しされる。
【００３８】
図１に示しているように、プログラミングの間、＋１４ボルトの電圧が、メモリトランジスタＴ１１のゲート電極１２に印加される。プログラミングの間、メモリトランジスタＴ１１のソース領域１４、ドレイン領域１８、および、基板領域１６の電圧は、−３ボルトである。これらの電圧状態のゆえに、トンネル電流が、基板１６の反転チャネルの全面から、トンネル酸化物を介して、トランジスタＴ１１の、周囲が絶縁されている電極２０に流れる。
【００３９】
プログラミングの間、メモリトランジスタＴ１１と同じ行で異なる列に位置するトランジスタ（例えば、トランジスタＴ２１）の電圧は、以下のようになっている。
・ゲート電極２２では、＋１４ボルト、
・ソース領域２４および基板領域２６では、＋３ボルト、
・トランジスタＴ２１のドレイン領域２８では、＋３ボルト。
【００４０】
トランジスタＴ１１と同じ列でメモリセルアレイの異なる行に位置するトランジスタ（例えば、トランジスタＴ１２）の電圧は、以下のようになっている。
・ゲート電極３２では、０ボルトまたは−３ボルト、
・ソース領域３４および基板領域３６では、−３ボルト、
・トランジスタＴ１２のドレイン領域３８では、−３ボルト。
【００４１】
トランジスタＴ１１とは異なる行および列に位置するトランジスタ（例えば、トランジスタＴ２２）の電圧は、以下のようになっている。
・ゲート電極４２では、０ボルト、
・ソース領域４４および基板領域４６では、＋３ボルト、
・トランジスタＴ２１のドレイン領域４８では、＋３ボルト。
【００４２】
消去においては、メモリセグメントの全てのメモリトランジスタにおいて、消去が同時に行われるので、全てのメモリトランジスタＴ１１〜Ｔ２２の各電位状態が同じになる。図１は、全てのメモリトランジスタＴ１１〜Ｔ２２を代表して、メモリトランジスタＴ１１の消去動作を示している。消去している間、トランジスタＴ１１の電圧は、以下のようになっている。
・ゲート電極１２では、−１４ボルト、
・ソース領域１４および基板領域１６では、＋３ボルト、
・ドレイン領域１８では、＋３ボルト。
【００４３】
メモリトランジスタＴ１１のメモリ状態を読み出す際、電圧は、以下のようになっている。
・ゲート電極１２では、＋２．５ボルト、
・ソース領域１４および基板領域１６では、０ボルト、
・ドレイン領域１８では、１ボルト。
【００４４】
図２は、特に、複数のメモリセグメント６０、６２に分割されている１つのセルアレイを含んだ、メモリ回路構造５０の回路図を示している。これらのメモリセグメント６０、６２は、同様に組み立てられているので、以下に、メモリセグメント６０の構造のみを説明する。メモリセグメント６０は、複数のメモリトランジスタＴ１１〜Ｔｍｎを含んでいる。ここで、ｍはメモリセグメントの列数であり、ｎはメモリセグメントの行数である。
【００４５】
メモリセルアレイの各メモリセルは、メモリトランジスタ（例えば、トランジスタＴ１１）を含んでいる。メモリセグメントのメモリセルは、マトリックス状に配置されている。１つの行に位置するメモリトランジスタＴ１１、Ｔ２１のゲート電極は、ワード線ＷＬ１に接続されている。また、メモリトランジスタＴ１２、Ｔ２２〜Ｔ２ｍのゲート電極は、ワード線ＷＬ２に接続されている。同様に、例えばメモリセグメント６０には他に１４本のワード線があるが、それら１本１本は、行に位置するメモリトランジスタのゲート電極に接続されている。
【００４６】
メモリセグメント６０のメモリトランジスタＴ１１〜Ｔｍｎは、全て同様に組み立てられている。それゆえ、メモリトランジスタＴ１１〜Ｔｍｎに関しては、図１に基づくメモリトランジスタＴ１１の説明を参照されたい。
【００４７】
メモリセグメント６０の１つの列に位置する各メモリトランジスタの各ドレイン領域は、ローカルビット線に接続されている。つまり、メモリトランジスタＴ１１およびＴ１２の各ドレイン領域は、ローカルビット線ＢＬ１に接続されている。また、ローカルビット線ＢＬ２は、第２列に位置する各トランジスタの各ドレイン領域、詳細にはメモリトランジスタＴ２１およびＴ２２の各ドレイン領域に接続されている。メモリセグメント６０の他のメモリセル７０をドットにて示す。メモリセグメント６０に含まれる列は、例えば１０２４列である。
【００４８】
１つの列に位置するメモリトランジスタの各ソース領域および各基板領域は、それぞれ、ドープされたウェルＷ１、Ｗ２〜Ｗｍを介して接続されている。ウェルＷ１、Ｗ２などの間には、それぞれ絶縁トレンチが位置している。ウェルＷ１、Ｗ２は、例えば、ｐ型にドープされた層およびその下に位置するｎ型にドープされた層によって形成されている。各メモリトランジスタＴ１１〜Ｔ２２の各ソース領域と、ウェルＷ１またはＷ２との接触接続部は、例えば、シリサイド化と、ウェルにドープされた接触領域とによって形成される。これについては、ＵＳ特許第６，４３８，０３０号公報の明細書を参照されたい。
【００４９】
さらに、全ての各メモリセグメント６０、６２を介して、各グローバルドレイン線が列方向に沿って延びて設けられている。これらの各グローバルドレイン線のうちの、２つの各グローバルドレイン線ＧＤＬ１およびＧＤＬ２を図２に示す。これに代わり得る実施形態として、１つのグローバルドレイン線を、選択トランジスタを用いて、各メモリセグメント６０、６２の２つのローカルビット線のために利用するようにしてもよい。図２には、各ローカルビット線ＢＬ１およびＢＬ２をグローバルドレイン線ＧＤＬ１およびＧＤＬ２に接続するための選択トランジスタを図示していない。
【００５０】
図３は、メモリセグメント６０の第１列の回路図を示している。メモリセグメント６０の他の列は、第１列と同様に構成されているので、詳細な説明を省略する。図２を参照しながら説明してきた素子に加えて、メモリセグメント６０の第１列は、２つの各設定用トランジスタＴＳ１ａおよびＴＳ１ｂを含んでいる。
【００５１】
設定用トランジスタＴＳ１ａの動作経路（設定位置）は、ウェルＷ１とローカルビット線ＢＬ１との間（つまり、ウェルＷ１のソースとローカルビット線ＢＬ１のドレインとの間）に配置されている。設定用トランジスタＴＳ１ａの制御電極は、制御線ＳＬａに接続されている。この制御線ＳＬａは、メモリセグメント６０の他の各列に位置する各設定用トランジスタＴＳ２ａ、ＴＳ３ａなどの各制御電極にも接続されている。
【００５２】
設定用トランジスタＴＳ１ｂは、第１列の下端部に位置している。設定用トランジスタＴＳ１ｂの動作経路（設定位置）は、ウェルＷ１と、０ボルトの電位を供給する接地線Ｍとの間に配置されている。設定用トランジスタＴＳ１ｂの制御電極は、制御線ＳＬｂに接続されている。この制御線ＳＬｂには、メモリセグメント６０の他の各列の下端部の各設定用トランジスタＴＳ２ｂ、ＴＳ３ｂなどの各制御電極も接続されている。
【００５３】
他の実施形態として、設定用トランジスタＴＳ１ａは、ウェルＷ１の下端部およびローカルビット線ＢＬ１の下端部の、２つの各接続点８０、８２の間に配置されてもよい。また、さらに他の実施形態として、設定用トランジスタＴＳ１ａは、メモリセグメント６０の第１列に位置する第８セルと第９セルとの間に配置されてもよい。
【００５４】
各設定用トランジスタＴＳ１ａおよびＴＳ１ｂに加えて、メモリセグメント６０の第１列には、ローカルビット線ＢＬ１をグローバルドレイン線ＧＤＬ１に接続するための選択トランジスタ（図示せず）が設けられていてもよい。しかし、この選択トランジスタについては、図３に示していない。
【００５５】
メモリ回路構造５０の動作中、各設定用トランジスタＴＳ１ａおよびＴＳ１ｂは、一方の設定用トランジスタがＯＦＦ状態であり、他方の設定用トランジスタがＯＮ状態であるように、交互に駆動される。設定用トランジスタＴＳ１ａがＯＮ状態であれば、ビット線ＢＬ１はウェルＷ１に接続されている。それゆえ、ウェルＷ１、すなわち第１列のソース線は、ビット線ＢＬ１の電位を伝達できる。設定用トランジスタＴＳ１ａがＯＮ状態であれば、設定用トランジスタＴＳ１ｂは、ウェルＷ１およびソース線を接地線Ｍから遮断する。これに対して、設定用トランジスタＴＳ１ｂがＯＮ状態であれば、接地電位がウェルＷ１およびソース線に印加される。設定用トランジスタＴＳ１ｂがＯＮ状態であれば、設定用トランジスタＴＳ１ａはＯＦＦ状態であり、これにより、ウェルＷ１の電位とビット線ＢＬ１の電位との間の電位の干渉（衝突）が生じなくなる。
【００５６】
メモリセグメント６０の第１列に位置するメモリセルに書き込む際、または、メモリセグメント６０の他のいくつかのメモリセルに書き込む際には、設定用トランジスタＴＳ１ａはＯＮ状態である。さらに、メモリセグメント６０での第１列に配置されていないメモリセルが読み出されている際にも、トランジスタＴＳ１ａはＯＮ状態である。
【００５７】
また、メモリセグメント６０の第１列に位置するメモリセルを読み出す際には、設定用トランジスタＴＳ１ｂはＯＮ状態である。上記メモリセルを消去する際には、トランジスタＴＳ１ａはＯＮ状態である。
【００５８】
図４は、メモリ回路構造５０の部分配置図を示している。図示された参照符号の各構成については、図１〜図３を参照しながらすでに説明されている。基板内には、各トレンチＧ０〜Ｇｍが導入されており、これらの各トレンチには、絶縁材料（例えば、二酸化ケイ素）が充填されている。各絶縁性ウェルＷ１、Ｗ２、…は、各トレンチＧ０、Ｇ１、Ｇ２、…の間に形成されている。または、各絶縁性ウェルＷ１、Ｗ２、…は、各トレンチＧ０、Ｇ１、Ｇ２、…の形成前に形成されていてもよい。
【００５９】
各絶縁性ウェルＷ１、Ｗ２、…としては、例えば、わずかにｐ型にドープされた基板に、ｎ型にドープされた層が導入されており、その上に、ｐ型にドープされた層が導入されたものが挙げられる。図４には、各ウェルＷ１、Ｗ２、…を示していない。その図示していない理由は、各ウェルＷ１、Ｗ２、…が、基板の表面に位置するトランジスタの活性領域によって覆われているからである。
【００６０】
メモリセルアレイの各メモリトランジスタＴ１１〜Ｔ２２またはＴｍｎは、従来用いられているものと同様に配置されている。それゆえに、この配置図を、図４においては完全には示さず、単に２つの各破断線１００を用いて示している。
【００６１】
第１メタライゼーション層では、各ローカルビット線ＢＬ１、ＢＬ２、…が、セルアレイのアレイ配列方向に対して、直交方向に延びて形成されている。これらの各ローカルビット線は、トランジスタＴ１ｎ、Ｔ２ｎ、…のドレイン接触部（つまり、１つの列に位置する最後のトランジスタのドレイン接触部）で終端している。さらに、第１メタライゼーション層の面には、接地線Ｍが配置されている。この接地線は、図４では水平方向（つまり、各ローカルビット線ＢＬ１、ＢＬ２、…に対して直交方向）に延びて形成されている。
【００６２】
各ローカルビット線ＢＬ１、ＢＬ２、…は、接触部Ｋ１を介して、各設定用トランジスタＴＳ１ａ、ＴＳ１ｂ、…のドレイン領域に接続されている。さらに、各ローカルビット線ＢＬ１、ＢＬ２は、メモリセルアレイにおける各メモリトランジスタの各ドレイン領域に接続されている。接地線Ｍは、接触部Ｋ３を介して、各設定用トランジスタＴＳ１ｂ、ＴＳ２ｂ、…のソース領域に接続されている。
【００６３】
第２メタライゼーション層の面では、各グローバルドレイン線または各グローバルビット線ＧＤＬ１、ＧＤＬ２、…が、セルアレイのアレイ配列方向に対して、直交方向に延びている。上記したように、各グローバルドレイン線ＧＤＬ１、ＧＤＬ２は、選択トランジスタ（図示せず）を介して、各ローカルビット線ＢＬ１、ＢＬ２、…に接続されている。
【００６４】
また、各メモリトランジスタＴ１１〜Ｔｍｎの各活性ソース領域から、順次、各ウェルＷ０、Ｗ１、…との各接触接続部がそれぞれ配置されている。これらの配置については、例えば、第１列の、メモリトランジスタＴ１１の接触接続部Ｋ２、および、メモリトランジスタＴ１ｎの接触接続部８０を参照されたい。各接触接続部Ｋ２および８０については、図３にも示している。
【００６５】
メモリトランジスタＴ１１をプログラミング（書き込み）する際の電位について、以下に示す。
‐ビット線ＢＬ１では、−３ボルト、
‐ビット線ＢＬ２では、＋３ボルト、
‐制御線ＳＬａでは、＋２．５ボルト、
‐選択されたワード線（ここではＷＬ１）では、＋１４ボルト、
‐選択されなかったワード線（図示せず）では、０または−３ボルト、
‐制御線ＳＬｂでは、−３ボルト、したがって、
‐ウェルＷ０では−３ボルト、および、ウェルＷ１では＋３ボルト。
【００６６】
したがって、設定用トランジスタを用いて、互いに隣り合う各ウェルＷ０およびＷ１の電位を異なるように設定することができる。各ローカルビット線ＢＬ１、ＢＬ２に加えて、電位を印加するための付加的な直交線を用いる必要はない。したがって、メモリ回路構造５０においては、必要なチップ面積を低減化できる。
【００６７】
Ｔ１１を読み出す際に、以下の電位が印加される。
‐ローカルビット線ＢＬ１では、＋１ボルト、
‐ローカルビット線ＢＬ２では、０ボルト、
‐制御線ＳＬａでは、０ボルト、
‐ワード線ＷＬ１では、＋２．５ボルト、
‐選択されなかったワード線（図示せず）では、０ボルト、
‐制御線ＳＬｂでは、＋２．５ボルト、したがって、
‐ウェルＷ０およびＷ１では、０ボルト。
【００６８】
設定用トランジスタを用いることにより、読み出し動作モードにおいて、ウェルＷ１とローカルビット線ＢＬ１との各電位を互いに異なるように設定し、ウェルＷ２とローカルビット線ＢＬ２との各電位を同じにすることができる。このことは、各設定用トランジスタＴＳ１ａ、ＴＳ２ａ、…が共通の制御線ＳＬａを介して駆動され、各設定用トランジスタＴＳ１ｂ、ＴＳ２ｂ、…が共通の制御線ＳＬｂを介して駆動されても、可能である。
【００６９】
さらに他の実施形態では、ローカルビット線ＢＬ１は、任意で、少なくとも２つの各設定用トランジスタＴＳ１ａを介して、その下に位置するウェルに接触接続されていてもよい。または、代替案として、セクタごとに複数の接地線Ｍも配置してもよい。これにより、各ウェルを、少なくとも２つの設定用トランジスタＴＳ１ｂを用いて接触接続することができる。上記手段により、読み出しアクセスを高速化でき、上記各ウェルおよび各ソース線での電圧降下をかなり低減できる。
【００７０】
上記したメモリ回路構造により、互いに隣り合う各ビット線ＢＬ１、ＢＬ２間の電位のオフセット（ずれ）をできる限り小さくすることができる。本実施形態においては、１つの列には、単一の金属製のビット線があればよい。従来技術では、１つの列に金属製の２つの各ビット線（つまり、金属製のソース線および金属製のビット線）が必要である。
【００７１】
さらに他の実施形態では、互いに隣り合う各ビット線のオフセットをできる限り小さく必要はない。なぜなら、金属製の各ビット線の幅が広く形成されているからであり、あるいは、互いに隣り合う各ビット線同士の間隔が大きくなるので、これらの各ビット線間の容量が低減されるからである。したがって、面積を縮小する代わりに、メモリ回路構造の電気特性が改善される。
【００７２】
また、さらに他の実施形態では、チップ面積の縮小と電気特性の改善との中間の（折衷した）ものが得られる。各金属線の数を低減することにより、さらに、製造中に欠陥の発生を低減し、これにより、メモリ回路構造５０を製造する際の歩留りを向上できる。
【００７３】
ところで、本発明は、上記のメモリ回路構造に限定されるわけではない。したがって、例えば、ＣＨＥ（チャネルホットエレクトロン）原理を用いてプログラミングし、トンネル電流によって消去するような公知のＥＴＯＸコンセプトを、各設定用トランジスタを用いることにより改善することができる。
【００７４】
本発明では、フローティングゲートと基板との間のトンネル酸化物を介して均一に分割されるトンネル電流が消去に用いられることにより、トンネル酸化物の部分領域のみでトンネル電流を用いてきた従来の場合よりも、トンネル酸化物に対するダメージを低減できる。さらに、本発明の概念を用いることにより、特に、メモリ回路構造の消費電力を低減できる。
【００７５】
特に、ドープされた領域のみに各ビット線を用いた場合、または、各ビット線が各絶縁トレンチ内に形成される場合にも、本発明を用いてもよい。
【図面の簡単な説明】
【００７６】
【図１】プログラミング（書き込み）、消去、読み出し中のメモリセルの電圧状態を示す概略断面図である。
【図２】メモリセルアレイを示す回路図である。
【図３】メモリセルアレイの列を示す回路図である。
【図４】メモリ回路構造の配置を示す要部概略平面図である。
【符号の説明】
【００７７】
２０ 制御電極
２４、２８ 端子電極
５０ メモリ回路構造
６０ メモリセル
ＢＬ１、ＢＬ２、Ｗ１、Ｗ２ ビット線
Ｔ１１、Ｔ２１ トランジスタ
ＴＳ１ａ、ＴＳ２ａ スイッチング素子
ＷＬ１、ＷＬ２ ワード線
【特許請求の範囲】
【請求項１】
マトリックス状に配置され、少なくとも１つのトランジスタ（Ｔ１１、Ｔ２１）をそれぞれ含む、複数のメモリセルと、
上記マトリックスの行における、メモリセルの各トランジスタ（Ｔ１１、Ｔ２１）の各制御電極（２０）に配置された各ワード線（ＷＬ１、ＷＬ２）と、
上記マトリックスの列における、メモリセルの各トランジスタ（Ｔ１１、Ｔ２１）の各端子電極（２４、２８）に配置された各ビット線（ＢＬ１、ＢＬ２、Ｗ１、Ｗ２）とを備えた、集積されたメモリ回路構造（５０）において、
少なくとも１つのスイッチング素子（ＴＳ１ａ、ＴＳ２ａ）が、上記列毎に配置されており、
上記少なくとも１つのスイッチング素子（ＴＳ１ａ、ＴＳ２ａ）は、上記の同一の列に位置する２つの各ビット線（ＢＬ１、Ｗ１）同士を電気的に断接できるようになっていることを特徴とする、集積されたメモリ回路構造（５０）。
【請求項２】
スイッチング素子（ＴＳ１ａ）に電気的に接続された一方のビット線（Ｗ１）が、ドープされた領域に、好ましくは半導体基板のドープされた領域に、配置されており、
上記スイッチング素子（ＴＳ１）に電気的に接続された他方のビット線（ＢＬ１）が、金属を含んだ金属製の配線、または、金属層を含んだ金属製の配線であることを特徴とする、請求項１に記載のメモリ回路構造（５０）。
【請求項３】
上記各ビット線（ＢＬ１、ＢＬ２）は、他のスイッチング素子を介してグローバルビット線（ＧＢＬ１、ＧＢＬ２）に電気的に接続可能なローカルビット線であり、
上記ローカルビット線（ＢＬ１、ＢＬ２）はメモリセグメントを規定し、
少なくとも２つのメモリセグメント（６０、６２）を含んでいることを特徴とする、請求項１または２に記載のメモリ回路構造（５０）。
【請求項４】
上記各グローバルビット線（ＧＢＬ１、ＧＢＬ２）の数が、金属製の上記各ローカルビット線（ＢＬ１、ＢＬ２）の数の半分であることを特徴とする、請求項３に記載のメモリ回路構造（５０）。
【請求項５】
上記スイッチング素子（ＴＳ１ａ）は、メモリセグメント（６０）の列に位置するメモリセル（Ｔ１１、Ｔ１２）の端部に配置されているか、
または、メモリセグメント（６０）の列に位置する各メモリセル間、好ましくは列の中央に、配置されていることを特徴とする、請求項３または４に記載のメモリ回路構造（５０）。
【請求項６】
マトリックス状に配置され、少なくとも１つのトランジスタ（Ｔ１１、Ｔ２１）をそれぞれ含む、複数のメモリセルと、
上記マトリックスの行における、メモリセルの各トランジスタ（Ｔ１１、Ｔ２１）の各制御電極（２０）に配置されたワード線（ＷＬ１、ＷＬ２）と、
上記マトリックスの列における、メモリセルの各トランジスタ（Ｔ１１、Ｔ２１）の各端子電極（２４、２８）に配置されたビット線（ＢＬ１、ＢＬ２；Ｗ１、Ｗ２）と、
上記マトリックスの行方向に延びる共通線（Ｍ）とを備え、
列毎に位置する少なくとも１つの他のスイッチング素子（ＴＳ１ｂ）が、共通線（Ｍ）を各ビット線（Ｗ１、Ｗ２）に電気的に断接できる、請求項１〜５のいずれか１項に記載の集積されたメモリ回路構造（５０）。
【請求項７】
制御ユニットが、２つの各ビット線（ＢＬ１、Ｗ１）を接続するためのスイッチング素子（ＴＳ１ａ）と、共通線（Ｍ）をビット線（Ｗ１、Ｗ２）に接続するための他のスイッチング素子（ＴＳ１ｂ）とを交互に駆動するようになっていることを特徴とする、請求項６に記載のメモリ回路構造（５０）。
【請求項８】
メモリセグメント（６０）の各メモリセルを含む１つの列のための上記２つのスイッチング素子（ＴＳ１ａ、ＴＳ１ｂ）は、互いに隣接してそれぞれ配置されているか、または、互いに隣接せずに、詳細には上記列の異なる各端部にそれぞれ配置されていることを特徴とする、請求項７に記載のメモリ回路構造（５０）。
【請求項９】
各メモリセルが、単一のトランジスタ（Ｔ１１）を含み、および／または、
上記トランジスタ（Ｔ１１）が、フローティングゲートトランジスタであり、および／または、
上記トランジスタ（Ｔ１１）が、均一なチャネルによって、特にトンネル電流を用いて、プログラムおよび／または消去されるように、駆動回路が構成されており、および／または、
上記スイッチング素子（ＴＳ１ａ、ＴＳ１ｂ）が、電界効果トランジスタ、または、好ましくはｎＭＯＳトランジスタと並列に接続されたｐＭＯＳトランジスタ、を含んだアナログスイッチであり、および／または、
上記各ビット線（ＢＬ１、Ｗ１）同士の接続を制御するための上記スイッチング素子（ＴＳ１ａ、ＴＳ２ａ）、特にメモリセグメント（６０）を制御するための上記スイッチング素子（ＴＳ１ａ、ＴＳ２ａ）が、共通の制御線（ＳＬａ）に電気的に接続されており、および／または、
上記共通線（Ｍ）をビット線（Ｗ１、Ｗ２）に接続制御するための上記スイッチング素子（ＴＳ１ｂ、ＴＳ２ｂ）、特にメモリセグメント（６０）の上記スイッチング素子（ＴＳ１ｂ、ＴＳ２ｂ）が、共通の制御線（ＳＬｂ）に電気的に接続されており、および／または、
上記回路構造が、スイッチング素子に加えて、ワード線とビット線とを選択するためのマルチプレックス回路を含み、および／または、
上記スイッチング素子が、データメモリ機能を有していないことを特徴とする、請求項１〜８のいずれか１項に記載のメモリ回路構造（５０）。
【請求項１０】
一つの列に位置する各ビット線（ＢＬ１、Ｗ１）が、基板の主領域面の法線方向に対し互いに重なり合うように配置されていることを特徴とする、請求項１〜９のいずれか１項に記載のメモリ回路構造（５０）。
【特許請求の範囲】
【請求項１】
マトリックス状に配置され、少なくとも１つのトランジスタ（Ｔ１１、Ｔ２１）をそれぞれ含む、複数の各メモリセルと、
上記マトリックスの１つの行における、各メモリセルの各トランジスタ（Ｔ１１、Ｔ２１）の制御電極（２０）に配置されたワード線（ＷＬ１、ＷＬ２）と、
上記マトリックスの列における、各メモリセルの各トランジスタ（Ｔ１１、Ｔ２１）の端子電極（２４、２８）に配置された各ビット線（ＢＬ１、ＢＬ２、Ｗ１、Ｗ２）と、
上記同一の列に位置する２つの各ビット線（ＢＬ１、Ｗ１）同士を電気的に断接できる、列毎に配置された、少なくとも１つのスイッチング素子（ＴＳ１ａ、ＴＳ２ａ）と、
上記マトリックスの行方向に配置された共通線（Ｍ）と、
上記共通線（Ｍ）を個々のビット線（Ｗ１、Ｗ２）に電気的に断接できる、列毎に配置された少なくとも１つの他のスイッチング素子（ＴＳ１ｂ）と、を備え、
上記共通線（Ｍ）は、全ての各動作モードにおいて同じ電位を供給することを特徴とする、集積された記憶回路構造（５０）。
【請求項２】
スイッチング素子（ＴＳ１ａ）に電気的に接続された１つのビット線（Ｗ１）が、ドープされた領域に、好ましくは半導体基板のドープされた領域に配置されており、
上記スイッチング素子（ＴＳ１）に電気的に接続された他のビット線（ＢＬ１）が、金属を含んだ金属製の配線、または、金属層を含んだ金属製の配線であることを特徴とする、請求項１に記載の記憶回路構造（５０）。
【請求項３】
上記各ビット線（ＢＬ１、ＢＬ２）は、他のスイッチング素子を介して各グローバルビット線（ＧＢＬ１、ＧＢＬ２）に電気的に接続できるローカルビット線であり、
上記各ローカルビット線（ＢＬ１、ＢＬ２）は、メモリゼグメントを規定し、
少なくとも２つの各メモリゼグメント（６０、６２）を含んでいることを特徴とする、請求項１または２に記載の記憶回路構造（５０）。
【請求項４】
グローバルビット線（ＧＢＬ１、ＧＢＬ２）の数が、金属製のローカルビット線（ＢＬ１、ＢＬ２）の数の半分であることを特徴とする、請求項３に記載の記憶回路構造（５０）。
【請求項５】
上記スイッチング素子（ＴＳ１ａ）が、メモリゼグメント（６０）の１つの列に位置するメモリセル（Ｔ１１、Ｔ１２）の端部に配置されているか、
または、メモリゼグメント（６０）の１つの列に位置するメモリセル間、好ましくは列の中央に、配置されていることを特徴とする、請求項３または４に記載の記憶回路構造（５０）。
【請求項６】
マトリックス状に配置され、少なくとも１つのトランジスタ（Ｔ１１、Ｔ１２）をそれぞれ含む、複数の各メモリセルと、
上記マトリックスの行における、各メモリセルの各トランジスタ（Ｔ１１、Ｔ１２）の各制御電極（２０）に配置された各ワード線（ＷＬ１、ＷＬ２）と、
上記マトリックスの列における、各メモリセルの各トランジスタ（Ｔ１１、Ｔ２１）の各端子電極（２４、２８）に配置された各ビット線（ＢＬ１、ＢＬ２；Ｗ１、Ｗ２）と、
上記マトリックスの行方向に延びる共通線（Ｍ）と、
上記共通線（Ｍ）と個々のビット線（Ｗ１、Ｗ２）とを電気的に断接できる、列毎に設けられた、少なくとも１つの他のスイッチング素子（ＴＳ１ｂ）と、を備え、
上記共通線（Ｍ）は、全ての各動作モードで同じ電位を供給することを特徴とする、請求項１〜５のいずれか１項に記載の記憶回路構造（５０）。
【請求項７】
制御ユニットが、２つの上記各ビット線（ＢＬ１、Ｗ１）を接続するための上記スイッチング素子（ＴＳ１ａ）と、共通線（Ｍ）をビット線（Ｗ１、Ｗ２）に接続するための上記他のスイッチング素子（ＴＳ１ｂ）とを交互に駆動することを特徴とする、請求項１〜６のいずれか１項に記載の記憶回路構造（５０）。
【請求項８】
メモリゼグメント（６０）の各メモリセルを含む１つの列の２つの上記各スイッチング素子（ＴＳ１ａ、ＴＳ１ｂ）は、互いに隣り合って配置されているか、または、特に上記列の異なる各端部に、互いに隣接せずに配置されていることを特徴とする、請求項７に記載の記憶回路構造（５０）。
【請求項９】
各メモリセルが、単一のトランジスタ（Ｔ１１）を含み、および／または、
上記トランジスタ（Ｔ１１）が、フローティングゲートトランジスタであり、および／または、
上記トランジスタ（Ｔ１１）が、均一のチャネルによって、特にトンネル電流を用いて、プログラムおよび／または消去されるように、駆動回路が構成されており、および／または、
上記スイッチング素子（ＴＳ１ａ、ＴＳ１ｂ）が、電界効果トランジスタ、または、好ましくはｎＭＯＳトランジスタと並列に接続されたｐＭＯＳトランジスタ、を含んだアナログスイッチであり、および／または、
上記各ビット線（ＢＬ１、Ｗ１）同士を接続制御するための上記スイッチング素子（ＴＳ１ａ、ＴＳ２ａ）、特にメモリゼグメント（６０）の上記スイッチング素子（ＴＳ１ａ、ＴＳ２ａ）が、共通の制御線（ＳＬａ）に電気的に接続されており、および／または、
上記共通線（Ｍ）を各ビット線（Ｗ１、Ｗ２）に接続するための上記他のスイッチング素子（ＴＳ１ｂ、ＴＳ２ｂ）、特にメモリゼグメント（６０）の上記他のスイッチング素子（ＴＳ１ｂ、ＴＳ２ｂ）が、共通の制御線（ＳＬｂ）に電気的に接続されており、および／または、
上記記憶回路構造が、上記各スイッチング素子に加えて、各ワード線と各ビット線とを選択するための多重回路を含み、および／または、
上記各スイッチング素子が、データ記憶機能を有していないことを特徴とする、請求項１〜８のいずれか１項に記載の記憶回路構造（５０）。
【請求項１０】
１つの列の各ビット線（ＢＬ１、Ｗ１）は、基板の主な領域面の法線方向に対し、互いに重なり合うように配置されていることを特徴とする、請求項１〜９のいずれか１項に記載の記憶回路構造（５０）。
【請求項１】
マトリックス状に配置され、少なくとも１つのトランジスタ（Ｔ１１、Ｔ２１）をそれぞれ含む、複数のメモリセルと、
上記マトリックスの行における、メモリセルの各トランジスタ（Ｔ１１、Ｔ２１）の各制御電極（２０）に配置された各ワード線（ＷＬ１、ＷＬ２）と、
上記マトリックスの列における、メモリセルの各トランジスタ（Ｔ１１、Ｔ２１）の各端子電極（２４、２８）に配置された各ビット線（ＢＬ１、ＢＬ２、Ｗ１、Ｗ２）とを備えた、集積されたメモリ回路構造（５０）において、
少なくとも１つのスイッチング素子（ＴＳ１ａ、ＴＳ２ａ）が、上記列毎に配置されており、
上記少なくとも１つのスイッチング素子（ＴＳ１ａ、ＴＳ２ａ）は、上記の同一の列に位置する２つの各ビット線（ＢＬ１、Ｗ１）同士を電気的に断接できるようになっていることを特徴とする、集積されたメモリ回路構造（５０）。
【請求項２】
スイッチング素子（ＴＳ１ａ）に電気的に接続された一方のビット線（Ｗ１）が、ドープされた領域に、好ましくは半導体基板のドープされた領域に、配置されており、
上記スイッチング素子（ＴＳ１）に電気的に接続された他方のビット線（ＢＬ１）が、金属を含んだ金属製の配線、または、金属層を含んだ金属製の配線であることを特徴とする、請求項１に記載のメモリ回路構造（５０）。
【請求項３】
上記各ビット線（ＢＬ１、ＢＬ２）は、他のスイッチング素子を介してグローバルビット線（ＧＢＬ１、ＧＢＬ２）に電気的に接続可能なローカルビット線であり、
上記ローカルビット線（ＢＬ１、ＢＬ２）はメモリセグメントを規定し、
少なくとも２つのメモリセグメント（６０、６２）を含んでいることを特徴とする、請求項１または２に記載のメモリ回路構造（５０）。
【請求項４】
上記各グローバルビット線（ＧＢＬ１、ＧＢＬ２）の数が、金属製の上記各ローカルビット線（ＢＬ１、ＢＬ２）の数の半分であることを特徴とする、請求項３に記載のメモリ回路構造（５０）。
【請求項５】
上記スイッチング素子（ＴＳ１ａ）は、メモリセグメント（６０）の列に位置するメモリセル（Ｔ１１、Ｔ１２）の端部に配置されているか、
または、メモリセグメント（６０）の列に位置する各メモリセル間、好ましくは列の中央に、配置されていることを特徴とする、請求項３または４に記載のメモリ回路構造（５０）。
【請求項６】
マトリックス状に配置され、少なくとも１つのトランジスタ（Ｔ１１、Ｔ２１）をそれぞれ含む、複数のメモリセルと、
上記マトリックスの行における、メモリセルの各トランジスタ（Ｔ１１、Ｔ２１）の各制御電極（２０）に配置されたワード線（ＷＬ１、ＷＬ２）と、
上記マトリックスの列における、メモリセルの各トランジスタ（Ｔ１１、Ｔ２１）の各端子電極（２４、２８）に配置されたビット線（ＢＬ１、ＢＬ２；Ｗ１、Ｗ２）と、
上記マトリックスの行方向に延びる共通線（Ｍ）とを備え、
列毎に位置する少なくとも１つの他のスイッチング素子（ＴＳ１ｂ）が、共通線（Ｍ）を各ビット線（Ｗ１、Ｗ２）に電気的に断接できる、請求項１〜５のいずれか１項に記載の集積されたメモリ回路構造（５０）。
【請求項７】
制御ユニットが、２つの各ビット線（ＢＬ１、Ｗ１）を接続するためのスイッチング素子（ＴＳ１ａ）と、共通線（Ｍ）をビット線（Ｗ１、Ｗ２）に接続するための他のスイッチング素子（ＴＳ１ｂ）とを交互に駆動するようになっていることを特徴とする、請求項６に記載のメモリ回路構造（５０）。
【請求項８】
メモリセグメント（６０）の各メモリセルを含む１つの列のための上記２つのスイッチング素子（ＴＳ１ａ、ＴＳ１ｂ）は、互いに隣接してそれぞれ配置されているか、または、互いに隣接せずに、詳細には上記列の異なる各端部にそれぞれ配置されていることを特徴とする、請求項７に記載のメモリ回路構造（５０）。
【請求項９】
各メモリセルが、単一のトランジスタ（Ｔ１１）を含み、および／または、
上記トランジスタ（Ｔ１１）が、フローティングゲートトランジスタであり、および／または、
上記トランジスタ（Ｔ１１）が、均一なチャネルによって、特にトンネル電流を用いて、プログラムおよび／または消去されるように、駆動回路が構成されており、および／または、
上記スイッチング素子（ＴＳ１ａ、ＴＳ１ｂ）が、電界効果トランジスタ、または、好ましくはｎＭＯＳトランジスタと並列に接続されたｐＭＯＳトランジスタ、を含んだアナログスイッチであり、および／または、
上記各ビット線（ＢＬ１、Ｗ１）同士の接続を制御するための上記スイッチング素子（ＴＳ１ａ、ＴＳ２ａ）、特にメモリセグメント（６０）を制御するための上記スイッチング素子（ＴＳ１ａ、ＴＳ２ａ）が、共通の制御線（ＳＬａ）に電気的に接続されており、および／または、
上記共通線（Ｍ）をビット線（Ｗ１、Ｗ２）に接続制御するための上記スイッチング素子（ＴＳ１ｂ、ＴＳ２ｂ）、特にメモリセグメント（６０）の上記スイッチング素子（ＴＳ１ｂ、ＴＳ２ｂ）が、共通の制御線（ＳＬｂ）に電気的に接続されており、および／または、
上記回路構造が、スイッチング素子に加えて、ワード線とビット線とを選択するためのマルチプレックス回路を含み、および／または、
上記スイッチング素子が、データメモリ機能を有していないことを特徴とする、請求項１〜８のいずれか１項に記載のメモリ回路構造（５０）。
【請求項１０】
一つの列に位置する各ビット線（ＢＬ１、Ｗ１）が、基板の主領域面の法線方向に対し互いに重なり合うように配置されていることを特徴とする、請求項１〜９のいずれか１項に記載のメモリ回路構造（５０）。
【特許請求の範囲】
【請求項１】
マトリックス状に配置され、少なくとも１つのトランジスタ（Ｔ１１、Ｔ２１）をそれぞれ含む、複数の各メモリセルと、
上記マトリックスの１つの行における、各メモリセルの各トランジスタ（Ｔ１１、Ｔ２１）の制御電極（２０）に配置されたワード線（ＷＬ１、ＷＬ２）と、
上記マトリックスの列における、各メモリセルの各トランジスタ（Ｔ１１、Ｔ２１）の端子電極（２４、２８）に配置された各ビット線（ＢＬ１、ＢＬ２、Ｗ１、Ｗ２）と、
上記同一の列に位置する２つの各ビット線（ＢＬ１、Ｗ１）同士を電気的に断接できる、列毎に配置された、少なくとも１つのスイッチング素子（ＴＳ１ａ、ＴＳ２ａ）と、
上記マトリックスの行方向に配置された共通線（Ｍ）と、
上記共通線（Ｍ）を個々のビット線（Ｗ１、Ｗ２）に電気的に断接できる、列毎に配置された少なくとも１つの他のスイッチング素子（ＴＳ１ｂ）と、を備え、
上記共通線（Ｍ）は、全ての各動作モードにおいて同じ電位を供給することを特徴とする、集積された記憶回路構造（５０）。
【請求項２】
スイッチング素子（ＴＳ１ａ）に電気的に接続された１つのビット線（Ｗ１）が、ドープされた領域に、好ましくは半導体基板のドープされた領域に配置されており、
上記スイッチング素子（ＴＳ１）に電気的に接続された他のビット線（ＢＬ１）が、金属を含んだ金属製の配線、または、金属層を含んだ金属製の配線であることを特徴とする、請求項１に記載の記憶回路構造（５０）。
【請求項３】
上記各ビット線（ＢＬ１、ＢＬ２）は、他のスイッチング素子を介して各グローバルビット線（ＧＢＬ１、ＧＢＬ２）に電気的に接続できるローカルビット線であり、
上記各ローカルビット線（ＢＬ１、ＢＬ２）は、メモリゼグメントを規定し、
少なくとも２つの各メモリゼグメント（６０、６２）を含んでいることを特徴とする、請求項１または２に記載の記憶回路構造（５０）。
【請求項４】
グローバルビット線（ＧＢＬ１、ＧＢＬ２）の数が、金属製のローカルビット線（ＢＬ１、ＢＬ２）の数の半分であることを特徴とする、請求項３に記載の記憶回路構造（５０）。
【請求項５】
上記スイッチング素子（ＴＳ１ａ）が、メモリゼグメント（６０）の１つの列に位置するメモリセル（Ｔ１１、Ｔ１２）の端部に配置されているか、
または、メモリゼグメント（６０）の１つの列に位置するメモリセル間、好ましくは列の中央に、配置されていることを特徴とする、請求項３または４に記載の記憶回路構造（５０）。
【請求項６】
マトリックス状に配置され、少なくとも１つのトランジスタ（Ｔ１１、Ｔ１２）をそれぞれ含む、複数の各メモリセルと、
上記マトリックスの行における、各メモリセルの各トランジスタ（Ｔ１１、Ｔ１２）の各制御電極（２０）に配置された各ワード線（ＷＬ１、ＷＬ２）と、
上記マトリックスの列における、各メモリセルの各トランジスタ（Ｔ１１、Ｔ２１）の各端子電極（２４、２８）に配置された各ビット線（ＢＬ１、ＢＬ２；Ｗ１、Ｗ２）と、
上記マトリックスの行方向に延びる共通線（Ｍ）と、
上記共通線（Ｍ）と個々のビット線（Ｗ１、Ｗ２）とを電気的に断接できる、列毎に設けられた、少なくとも１つの他のスイッチング素子（ＴＳ１ｂ）と、を備え、
上記共通線（Ｍ）は、全ての各動作モードで同じ電位を供給することを特徴とする、請求項１〜５のいずれか１項に記載の記憶回路構造（５０）。
【請求項７】
制御ユニットが、２つの上記各ビット線（ＢＬ１、Ｗ１）を接続するための上記スイッチング素子（ＴＳ１ａ）と、共通線（Ｍ）をビット線（Ｗ１、Ｗ２）に接続するための上記他のスイッチング素子（ＴＳ１ｂ）とを交互に駆動することを特徴とする、請求項１〜６のいずれか１項に記載の記憶回路構造（５０）。
【請求項８】
メモリゼグメント（６０）の各メモリセルを含む１つの列の２つの上記各スイッチング素子（ＴＳ１ａ、ＴＳ１ｂ）は、互いに隣り合って配置されているか、または、特に上記列の異なる各端部に、互いに隣接せずに配置されていることを特徴とする、請求項７に記載の記憶回路構造（５０）。
【請求項９】
各メモリセルが、単一のトランジスタ（Ｔ１１）を含み、および／または、
上記トランジスタ（Ｔ１１）が、フローティングゲートトランジスタであり、および／または、
上記トランジスタ（Ｔ１１）が、均一のチャネルによって、特にトンネル電流を用いて、プログラムおよび／または消去されるように、駆動回路が構成されており、および／または、
上記スイッチング素子（ＴＳ１ａ、ＴＳ１ｂ）が、電界効果トランジスタ、または、好ましくはｎＭＯＳトランジスタと並列に接続されたｐＭＯＳトランジスタ、を含んだアナログスイッチであり、および／または、
上記各ビット線（ＢＬ１、Ｗ１）同士を接続制御するための上記スイッチング素子（ＴＳ１ａ、ＴＳ２ａ）、特にメモリゼグメント（６０）の上記スイッチング素子（ＴＳ１ａ、ＴＳ２ａ）が、共通の制御線（ＳＬａ）に電気的に接続されており、および／または、
上記共通線（Ｍ）を各ビット線（Ｗ１、Ｗ２）に接続するための上記他のスイッチング素子（ＴＳ１ｂ、ＴＳ２ｂ）、特にメモリゼグメント（６０）の上記他のスイッチング素子（ＴＳ１ｂ、ＴＳ２ｂ）が、共通の制御線（ＳＬｂ）に電気的に接続されており、および／または、
上記記憶回路構造が、上記各スイッチング素子に加えて、各ワード線と各ビット線とを選択するための多重回路を含み、および／または、
上記各スイッチング素子が、データ記憶機能を有していないことを特徴とする、請求項１〜８のいずれか１項に記載の記憶回路構造（５０）。
【請求項１０】
１つの列の各ビット線（ＢＬ１、Ｗ１）は、基板の主な領域面の法線方向に対し、互いに重なり合うように配置されていることを特徴とする、請求項１〜９のいずれか１項に記載の記憶回路構造（５０）。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公表番号】特表２００６−５２６２４６（Ｐ２００６−５２６２４６Ａ）
【公表日】平成１８年１１月１６日（２００６．１１．１６）
【国際特許分類】
【出願番号】特願２００６−５０８２９２（Ｐ２００６−５０８２９２）
【出願日】平成１６年３月２４日（２００４．３．２４）
【国際出願番号】ＰＣＴ／ＥＰ２００４／０５０３５６
【国際公開番号】ＷＯ２００４／１０５０４１
【国際公開日】平成１６年１２月２日（２００４．１２．２）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
【公表日】平成１８年１１月１６日（２００６．１１．１６）
【国際特許分類】
【出願日】平成１６年３月２４日（２００４．３．２４）
【国際出願番号】ＰＣＴ／ＥＰ２００４／０５０３５６
【国際公開番号】ＷＯ２００４／１０５０４１
【国際公開日】平成１６年１２月２日（２００４．１２．２）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アクチエンゲゼルシャフト (331)
【Ｆターム（参考）】
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