【課題】GIDLが抑制できるメモリセルトランジスタと選択トランジスタからなるフラッシュＥＥＰＲＯＭを製造する。
【解決手段】半導体基板の表面に対して斜め方向且つメモリセルトランジスタＣＴ及び選択トランジスタＳＴのゲート長方向に対して平行する方向に不純物を導入し、水平方向に所定角度回転させた半導体基板の表面に対して斜め方向且つメモリセルトランジスタ及び選択トランジスタのゲート長方向に対して交差する方向に不純物を導入して、メモリセルトランジスタのゲート電極と選択トランジスタのゲート電極との間の基板表面における不純物濃度が、メモリセルトランジスタのゲート電極同士の間の基板表面における不純物濃度及び選択トランジスタのゲート電極同士の間の基板表面における不純物濃度よりも低くなるようにメモリセルトランジスタ及び選択トランジスタのソース、ドレイン拡散層を形成する。 （もっと読む）

【課題】不揮発性記憶素子と、容量素子若しくは抵抗素子とを有するシステムＩＣの製造方法を提供する。
【解決手段】半導体基板の主面の素子分離領域５上に下部電極１０ｃが設けられ、かつ下部電極１０ｃ上にＯＮＯ膜１１，１２，１３からなる誘電体膜を介在して上部電極１９ｃが設けられた容量素子Ｃを有する半導体集積回路装置であって、半導体基板の主面の素子分離領域５と下部電極１０ｃとの間に耐酸化性膜８、及び下部電極１０ｃと上部電極１９ｃとの間に耐酸化性膜１２を有する。 （もっと読む）

【課題】メモリに書き込むための電圧、時間、及び電力を低減するための不揮発性メモリのプログラミング方法を提供する。
【解決手段】不揮発性メモリのプログラミング方法が提供される。その方法は、ソース又はドレインのキャリアを基板内へ注入すべくソース又はドレインに少なくとも電圧を印加する工程と、十分なエネルギーを有する基板内にあるキャリアが電荷記憶デバイスに到達すべく酸化層を通過することができるようにゲート又は基板に第３の電圧を印加する工程とを備える。 （もっと読む）

【課題】 消去電流を分散させて内部電源回路の負荷を軽減し、消去のためのドライバの数を削減する。
【解決手段】 本発明に係る半導体装置は、不揮発性メモリセルがマトリクス配置され一括消去の指示単位とされる複数の消去ブロック（２）に分割され、さらに消去ブロックが複数の不揮発性メモリセルで１単位となる複数のセクタに分割されたメモリセルアレイ（１）と、制御回路を有する。不揮発性メモリセルは、ウエル領域に形成されたソース、ドレイン、ドレイン寄りのウエル領域上に配置されたコントロールゲートと、ソース寄りのウエル領域上に重なるように設けられた電荷蓄積領域及びその上に重なるように設けられたメモリゲートを有する。制御回路は、消去されるセクタの不揮発性メモリセルに対し、メモリゲートにウエル領域に与えられる電圧より低い電圧、ソースに前記ウエル領域に与えられる電圧より高い電圧が与えられる。 （もっと読む）

【課題】書き込みや消去を繰り返し行った場合であっても、読み出し不良を抑制することを目的の一とする。又は、メモリトランジスタの面積の増大を抑制しつつ、書き込み電圧、消去電圧を低減することを目的の一とする。
【解決手段】基板上に設けられた書き込み動作及び消去動作に用いる第１の半導体層及び読み出し動作に用いる第２の半導体層上に、絶縁膜を介してフローティングゲートとコントロールゲートを設け、第１の半導体層を用いてフローティングゲートへの電子の注入・放出を行い、第２の半導体層を用いて読み出しを行う。 （もっと読む）

【課題】ＭＯＮＯＳ方式のスプリットゲート型メモリセルを有する不揮発性半導体記憶装置において、半導体チップ面積の縮小を図ることのできる技術を提供する。
【解決手段】メモリゲート（ＭＧ１）、制御ゲート（ＣＧ１）、ソース拡散層（Ｓｏｕｒｃｅ１）およびドレイン拡散層（Ｄｒａｉｎ１）は、それぞれ電位を制御する制御回路に接続されており、制御回路は、メモリゲートに第１電位、制御ゲートに第２電位、ドレイン拡散層に第３電位、ソース拡散層に第４電位を供給するように動作する。ここで、スイッチトランジスタＳＷ１をＯＮ状態からＯＦＦ状態とすることによってメモリゲートをフローティング状態とした後、メモリゲートが第１電位よりも高い第５電位となるように、制御ゲートに第２電位よりも高い第６電位を供給するように制御回路を動作させることによって、メモリゲートをブーストする。 （もっと読む）

【課題】大容量の書き換えが必要なプログラムと小容量の頻繁な書き換えが必要なデータの記憶を１種類のメモリマットで両立させることができ、小型でソフト開発が容易な不揮発性半導体記憶装置を提供する。
【解決手段】書き換え可能な不揮発性メモリトランジスタＴｒが行列状に配置されてメモリマットが構成され、ワード線ＬＧ１〜ＬＧ４とビット線ＬＤ１〜ＬＤ４とで各不揮発性メモリトランジスタＴｒの書き込み、読み出しおよび消去が行われる不揮発性半導体記憶装置１００であって、ワード線ＬＧ１〜ＬＧ４に連結される不揮発性メモリトランジスタＴｒが、当該不揮発性半導体記憶装置１００を制御するＯＳの使用するワードの単位に分けられて、該ワード単位毎に半導体基板３０に分割形成されたウエルからなるワード領域Ｗ１〜Ｗ４内に配置されてなる不揮発性半導体記憶装置１００とする。 （もっと読む）

【課題】 ゲート絶縁膜にかかる電界を増大させるとともに、ホットエレクトロン発生数を増加させることにより、書き込み効率の向上を実現することができる。
【解決手段】 本発明の不揮発性半導体記憶装置は、第１導電型の半導体基板１内に互いに離間して形成された第２導電型のソース領域２及びドレイン領域３の間に、ソース領域２及びドレイン領域３と離間形成されるように第２導電型の半導体領域４を備える。そして、このソース領域２と半導体領域４との間、及びドレイン領域３と半導体領域４との間の半導体基板１上には、第１及び第２の浮遊ゲート６ａ、６ｂが互いに隔てられ、かつ第１のゲート絶縁膜５を介してそれぞれ形成されている。また、第１及び第２の浮遊ゲート６上、並びに第１及び第２の浮遊ゲート６ａ、６ｂ間の第１のゲート絶縁膜５上に、ゲート間絶縁膜７及び第２のゲート絶縁膜８をそれぞれ介して制御ゲート９が設けられている。 （もっと読む）

【課題】不揮発性メモリ素子、その動作方法及びその製造方法を提供する。
【解決手段】少なくとも一つの半導体層１０５と、半導体層１０５の内部にリセスされて配された複数の制御ゲート電極１５０と、複数の制御ゲート電極１５０と半導体層１０５との間に介在された複数の電荷保存層１３０と、複数の制御ゲート電極１５０を介して相互反対側に配され、半導体層１０５にそれぞれ容量結合された少なくとも一つの第１補助電極１７０ａ，及び少なくとも一つの第２補助電極１７０ｂと、を備える。 （もっと読む）

【課題】メモリセルトランジスタと選択トランジスタとで構成されたフラッシュＥＥＰＲＯＭにおけるGIDLを抑制する。
【解決手段】電荷蓄積層１５と制御ゲート層１７からなる積層構造のゲート電極１２を有するメモリセルトランジスタＣＴと、ソース、ドレイン拡散層の一方がメモリセルトランジスタＣＴと共有されている選択トランジスタＳＴとからなるメモリセルが半導体基板上に複数個配列されており、複数の各メモリセル内でメモリセルトランジスタＣＴと選択トランジスタＳＴとで共有されているソースまたはドレイン拡散層２１の不純物濃度が、各メモリセル内のそれ以外のソース、ドレイン拡散層２２ａ、２３ａの不純物濃度よりも低く設定されている。 （もっと読む）

【課題】不揮発性メモリトランジスタの電荷保持特性を向上させる。
【解決手段】半導体基板と導電膜の間には、第１絶縁膜、電荷トラップ膜、第２絶縁膜が形成されている。電荷トラップ膜は水素濃度が低い上部領域と、水素濃度が高い下部領域を有する窒化シリコン膜でなる。このような窒化シリコン膜は、化学気相成長法により、水素を１５ａｔｏｍｉｃ％以上含む窒化シリコン膜を形成し、その上部を窒化することで形成される。この窒化処理は、窒素ガスのプラズマ中に生成された窒素ラジカルで窒化シリコン膜を窒化することで行われる。 （もっと読む）

【課題】高速な書込み及び消去動作を比較的低電圧で行い、かつ書換え劣化を抑えることで、メモリウインドウが大きく信頼性の高いメモリ素子を、低コストで提供する。
【解決手段】メモリ素子は、絶縁基板上に設けられた半導体層と、Ｐ型の導電型を有する第１の拡散層領域及び第２の拡散層領域と、第１の拡散層領域と第２の拡散層領域との間のチャネル領域を覆い、チャネル領域より電荷を注入され得る電荷蓄積膜と、電荷蓄積膜をはさんでチャネル領域とは反対側に位置するゲート電極とを有する。 （もっと読む）

【課題】「書き込みおよび消去」の高速化と「電荷保持特性および読み出し特性」の向上とを両立させる。
【解決手段】シリコン基板１０と、シリコン基板に離間して設けられたソース領域およびドレイン領域１４ａ、１４ｂと、ソース領域およびドレイン領域との間のシリコン基板上に設けられた第１障壁層２１と、伝導帯内に量子化された少なくとも１つのエネルギー準位を含む第１エネルギー準位群が形成される第１量子井戸層２２と、第２障壁層２３と、伝導帯内に第１エネルギー準位群のエネルギー準位とそれぞれ異なる量子化された少なくとも１つのエネルギー準位を含む第２エネルギー準位群が形成され、第２エネルギー準位群のうちで、第１エネルギー準位群のうちのいずれかのエネルギー準位ＥＣ１よりも大きなエネルギー準位ＥＣ２が存在する第２量子井戸層２４と第３障壁層２５と、制御電極２６とを有するメモリセル１を備え、第２量子井戸層は電子が蓄積可能。 （もっと読む）

【課題】本発明は、絶縁膜を電荷保存層として利用するフラッシュメモリ装置、そのプログラム及び消去方法、それを含むメモリシステム及びコンピュータシステムを提供する。
【解決手段】電荷保存層を有する不揮発性メモリ装置のプログラム又は消去方法であって、少なくとも一つの単位プログラム又は消去ループを行うステップを含み、各単位プログラム又は消去ループは、不揮発性メモリ装置の位置（例えば、ワードライン又は基板）に正又は負の電圧のような少なくとも一つのプログラムパルス、少なくとも一つの消去パルス、少なくとも一つの時間遅延、少なくとも一つのソフト消去パルス、少なくとも一つのソフトプログラムパルス及び／又は少なくとも一つの検証パルスを印加することを特徴とする。 （もっと読む）

【課題】チャネル領域の側面に、補助電極として側面電極を設けることにより、動作マージンを向上させるＮＡＮＤ型不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１００と、この半導体基板１００に設けられ、直列に接続される複数のメモリセルトランジスタを有するメモリセルアレイをそなえている。そして、メモリセルトランジスタは、半導体基板１００に形成されるソース領域およびドレイン領域と、チャネル領域２１１と、トンネル絶縁膜１０２と、電荷蓄積層１０４と、制御絶縁膜１０６と、制御電極１０８と、チャネル領域２１１の側面に設けられる側面絶縁膜１１０と、チャネル領域２１１を挟んで対向する２つの側面電極１１２を備えている。そして、側面電極１１２は、直列に接続される前記メモリセルトランジスタ間で共通化されていることを特徴とする。 （もっと読む）

【課題】ＦＥＯＬプロセスにおける拡散工程中のチャージアップから正負とも低電圧の範囲からメモリ素子を保護し、且つ製造工程完了後は、メモリ素子の駆動に必要な正負両極性の高電圧をメモリ素子に印加することが可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１１に形成された被保護素子と、第２導電型ウェル１４に形成された第１の保護トランジスタ４１と、第１導電型ウェル１３に形成された第２の保護トランジスタ４２とを備えている。第２の保護トランジスタ４２の第４のソース・ドレイン拡散層２２Ｂは第２の拡散層２７と接し、第３のソース・ドレイン拡散層２２Ａは、第２導電型ウェル１４において第１の保護トランジスタ４１の第２のソース・ドレイン拡散層２１Ｂと接している。第１の保護トランジスタ４１の第１のソース・ドレイン拡散層２１Ａは、被保護素子電極３２と接する第１の拡散層２６と接している。 （もっと読む）

【課題】標準ＣＭＯＳプロセスを用いて効率的なキャリア注入が可能な不揮発性記憶トランジスタを提供する。
【解決手段】サイドスペーサに電荷を注入してしきい値電圧を変化させることにより、データを記憶するＮ型の不揮発性記憶トランジスタを、ゲート絶縁膜の膜厚がＩ／Ｏトランジスタのゲート絶縁膜の膜厚と同じであり、チャンネル領域の不純物濃度がコアトランジスタと同じまたはそれよりも濃く、ドレイン側のＬＤＤ領域にチャンネル領域よりも濃度の濃いＰ型領域が形成され、且つ、ゲート電極用ポリシリコンがＰ型ポリシリコンであるトランジスタで構成した。 （もっと読む）

【課題】 プログラミング効率を向上させた非揮発性メモリのためのプログラミングの方法及び構造を提供する。
【解決手段】 非揮発性メモリセル内の酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、ソースと、ドレインと、ソースとドレイン間のチャネル領域とを有し、これら全てがソース及びドレインの導電型と逆導電型の基板内に形成されている。ＭＯＳＦＥＴは、ドレイン電極を非揮発性メモリセルに供給される主電圧Ｖ_ｃｃの供給源に接続しかつ、ソースからドレインの方へ延在するチャネル領域の一部を反転させるようにソース及び基板へ選択された電圧を供給することによって、プログラミングされる。チャネル領域の反転部分は、ドレインに達する前にピンチオフ点で終わる。ソース−基板間のＰＮ接合の逆バイアスを制御することによって、反転領域のピンチオフ点がソースの方へ引き戻され、それによってＭＯＳＦＥＴのプログラミング効率を増大させる。 （もっと読む）

【課題】不揮発性半導体記憶装置の回路面積と消費電力を削減するデータ書き込み方法、及びその不揮発性半導体記憶装置を提供すること。
【解決手段】本発明の一形態のデータ書き込み方法は、不揮発性半導体記憶装置のメモリセルにデータを書き込むためのデータ書き込み方法であり、複数の周辺回路部の動作に使用される外部電源電圧を、電圧変換すること無しに前記メモリセルへの書き込み時のドレイン電圧として印加する。 （もっと読む）

【課題】不揮発性メモリ回路のデータ保持特性を向上させる。
【解決手段】半導体基板１Ｓの主面のメモリセルアレイＭＲには情報電荷蓄積用の浮遊ゲート電極ＦＧが配置されている。浮遊ゲート電極ＦＧは、キャップ絶縁膜３ａと、その上に形成された絶縁膜４ａのパターンにより覆われている。さらに、半導体基板１Ｓの主面上全面には、絶縁膜４ａのパターンおよびゲート電極Ｇを覆うように絶縁膜２ａが堆積されている。絶縁膜２ａは、プラズマＣＶＤ法により成膜された窒化シリコン膜により形成されている。上記絶縁膜４ａは、低圧ＣＶＤ法により成膜された窒化シリコン膜により形成されている。このような絶縁膜４ａを設けたことにより、水や水素イオン等が浮遊ゲート電極ＦＧに拡散するのを抑制または防止できるので、フラッシュメモリのデータ保持特性を向上させることができる。 （もっと読む）