本発明の形態によれば、充電および放電が、薄いシリコンチャネルの裏面に置かれた膜のスタックによって形成されたトラップ領域で起こるデバイス構造が提供される。メモリ機能をもたらす充電メカニズムを、フロントゲートトランジスタのオペレーションから切り離すことによって、フロントゲートの効率的な拡張が可能である。しかしながら、これらのデバイスのユニークな特徴が、ずっと重要である：これらの構造は、トランジスタとメモリの両方として作用することができる。薄い活性シリコンチャネル、および、薄いフロントの酸化物は、本構造を数十ナノメーターへ拡張するための容量を提供し、本デバイスのデュアル機能は、はっきりと異なる２つの電圧範囲を用いることによって得られる。低い電圧では、本構造は、通常のトランジスタとして作用し、より高い電圧では、本構造は、メモリデバイスとして作用する。
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デュアルビット誘電体メモリセル（４８）のアレイ（４０）は複数のビット線を有している。第１ビット線（２０１）はアレイ（４０）内のメモリセルの列内の複数のメモリセル（３８）のそれぞれにソース領域を形成する。第２ビット線（２０２）は列内の複数のメモリセル（３８）のそれぞれにドレイン領域を形成する。第１ビット線(２０１)と第２ビット線(２０２)間には、逆の導電性のチャネル領域(５０)が設けられており、それぞれと接合を形成している。選択ワード線（２１１）がチャネル領域（５０）の上部に設けられており、また、同じ行内の複数のメモリセル（４８）のそれぞれの上部にゲート（６０）を形成している。複数の非選択ワード線（２１０、２１２）はそれぞれ選択ワード線（２１１）に並列であり、またそれぞれが複数のメモリセル（４９）から選択されたメモリセル以外の列内の複数のメモリセル（４８）の１つの上部にゲート（６０）を形成している。ワード線制御回路（４６）は選択ワード線（２１１）に正のプログラミング電圧（２２０）を印加し、また同時にビット線制御回路（４４）はドレインビット線（２０２）に正のドレイン電圧を印加し、正のドレイン電圧よりも小さい正のソース電圧をソースビット線（２０１）に印加する。
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【課題】容易に製造可能であり、セルのサイズの縮小を可能にするメモリデバイスを提供する。
【解決手段】 本発明の、トンネル電界効果トランジスタ（ＴＦＥＴ）と埋込みビット線とを用いたメモリデバイスには、記憶セルの行および列を含む行列が含まれる。各記憶セルには、少なくとも１つのセルトランジスタ（Ｔ０１〜Ｔｍｎ）が含まれ、そのセルトランジスタは第１のドープされた領域と第２のドープされた領域とを含んでおり、一方がソース領域（９８）であり、もう一方がドレイン領域（１５２）である。そのメモリデバイスにはワード線（Ｔ０１〜Ｔｍｎ）が含まれ、各ワード線は１つの行にあるメモリセルとビット線とに接続されており、各ビット線は１つの列における記憶セルに接続されている。第１のドープされた領域と第２のドープされた領域のドーピングタイプは異なる。 （もっと読む）

【課題】容易に製造され高密度の用途に対応する不揮発性メモリ用のメモリ技術を提供する。
【解決手段】マルチゲート型メモリセルは、半導体本体と、半導体本体上に直列に配列された複数のゲート５０，５１とを備える。半導体本体上の電荷蓄積構造体は、複数のゲート５０，５１におけるすべてまたはいくつかのゲートのそれぞれの下の２つの電荷トラップ位置を含む。ソース５５およびドレイン５６のバイアス電圧を、半導体本体の、直列における第１のゲート５０および最後のゲート５１の近くに伝える回路、ならびにゲートのバイアス電圧を複数のゲートに伝える回路が備えられる。マルチゲート型メモリセルは、直列における複数のゲート５０，５１の下の、連続したマルチゲートのチャネル領域５８を含み、電荷蓄積位置がゲートのうちのいくつかまたはすべての間にある。 （もっと読む）

【課題】多重ゲートメモリセルは、半導体本体および前記半導体本体に連続的に配置された複数のゲートを有する。
【解決手段】前記半導体本体の電荷蓄積構造は、前記複数のゲート中のゲートの下方に電荷トラッピング位置を具備する。連続した最初のゲートおよび最後のゲートに近接する前記半導体本体に、ソースおよびドレーンバイアス電圧を伝導する回路、および、前記複数のゲートに、ゲートバイアス電圧を伝導する回路を有する。多重ゲートメモリセルは、いくつかの、またはすべての前記ゲートの間の電荷蓄積位置と共に、連続した前記複数のゲートの下方に、連続した多重ゲートチャネル領域を具備する。 （もっと読む）

【課題】半導体不揮発性メモリセルに対して電流効率よく情報の記録を行う方法を提供する。
【解決手段】半導体不揮発性メモリ１０１は、制御電極３０と、第１主電極領域２１及び第２主電極領域２２とを有するトランジスタ、抵抗変化部２３，２６、及び電荷蓄積部を備えている。抵抗変化部は、半導体基板の表層領域のうち、第１及び第２主電極領域のうちの少なくとも一方の電極領域と、制御電極と対向するチャネル形成領域１２とによって挟まれる部分に第１及び第２主電極領域よりも不純物濃度の低い第２導電型で設けられている。電荷蓄積部は、抵抗変化部上に設けられていて、絶縁層を含みかつ電荷を蓄積可能である。電荷蓄積部に、予め電荷を蓄積することで情報が消去されている半導体不揮発性メモリに情報を記録するに当たり、第１導電型がｐ型であってかつ第２導電型がｎ型の場合には、一方の主電極領域に正の高電圧を印加するステップと、他方の主電極領域を接地電圧とするステップと、制御電極に、チャネル形成領域が弱反転する正の電圧を印加するステップとを含んでいる。 （もっと読む）

【課題】 相補型不揮発性メモリ素子、その動作方法、その製造方法、及びそれを含む論理素子、並びに半導体装置とその読み込み動作回路を提供する。
【解決手段】 第１不揮発性メモリ素子と、前記第１不揮発性メモリ素子上に積層された、第１不揮発性メモリ素子と相補的関係にある第２不揮発性メモリ素子とを含む相補型不揮発性メモリ素子であって、さらに、前記第１及び第２不揮発性メモリ素子の間にボンディング材が備えられた不揮発性メモリ素子である。 （もっと読む）

不揮発性メモリ（１００）は、個別電荷蓄積素子（４０）を有するトランジスタ群（３０）から成るアレイを含む。トランジスタに対しては、２ステップ書き込み方法（６０）を使用して書き込みを行ない、この方法では、第１ステップ（６８）が低ゲート電圧によるホットキャリア注入（ｈｏｔ ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏｎ：ＨＣＩ）書き込みである。第２ステップ（７８）を幾つかのメモリセルに対して選択的に利用して注入電荷分布を変え、トランジスタメモリセル内部の各メモリビットの間の電荷分布間隔を大きくする。書き込みを行なう第２ステップは、書き込み操作に長い余分な時間が加わることなく行われる。一の例では、第１ステップにおいて電子を注入し、そして第２ステップにおいてホールを注入する。２つのステップを実行して分布が形成される結果、蓄積媒体の中心部分の電子電荷が取り除かれる。
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不揮発性メモリデバイス（１００）は、基板（１１０）、絶縁層（１２０）、フィン（２１０）、複数の誘電層（３１０〜３３０）及び制御ゲート（５１０／５２０）を備える。絶縁層（１２０）は、基板（１１０）上に形成され、フィン（２１０）は、絶縁層（１２０）上に形成される。誘電層（３１０〜３３０）は、このフィン（２１０）を覆うように形成され、制御ゲート（５１０／５２０）は、誘電層（３１０〜３３０）上に形成される。誘電層（３１０〜３３０）は、メモリデバイス（１００）の電荷格納構造として機能する酸化物−窒化物−酸化物層を備える。
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