個別電荷蓄積素子を有するメモリのプログラミング
不揮発性メモリ（１００）は、個別電荷蓄積素子（４０）を有するトランジスタ群（３０）から成るアレイを含む。トランジスタに対しては、２ステップ書き込み方法（６０）を使用して書き込みを行ない、この方法では、第１ステップ（６８）が低ゲート電圧によるホットキャリア注入（ｈｏｔ ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏｎ：ＨＣＩ）書き込みである。第２ステップ（７８）を幾つかのメモリセルに対して選択的に利用して注入電荷分布を変え、トランジスタメモリセル内部の各メモリビットの間の電荷分布間隔を大きくする。書き込みを行なう第２ステップは、書き込み操作に長い余分な時間が加わることなく行われる。一の例では、第１ステップにおいて電子を注入し、そして第２ステップにおいてホールを注入する。２つのステップを実行して分布が形成される結果、蓄積媒体の中心部分の電子電荷が取り除かれる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリに関し、特に個別電荷蓄積素子を有する不揮発性メモリのプログラミングに関する。
【背景技術】
【０００２】
窒化物中の電子及びホールトラップのような個別電荷蓄積素子を使用する不揮発性メモリに対する書き込みは通常、電子を個別電荷蓄積素子に注入することにより行われる。蓄積媒体は非導電性なので、電子は蓄積媒体内ではほとんど動くことがない。電子を窒化物に注入する代表的な最も効果的な方法の一つは、ホットキャリア注入（ｈｏｔ ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏｎ：ＨＣＩ）である。このホットキャリア注入によって、電子を窒化物に不均一に注入することができる。電荷密度は、電子が、通常ドレイン近傍で最も大きなエネルギーを示す場合に最大となる。その結果、電子はドレインに最も近接する領域の窒化物の中で更に高密度になる。これは、十分な電荷を供給してメモリセルのしきい値電圧を検出可能にするのに効果的である。
【０００３】
しかしながら、メモリセルを消去をするには、蓄積媒体を荷電する電子の全てを中和する必要があり、この動作が困難であるという問題がある。この動作を実現するための方法は直接トンネリングであるが、直接トンネリングには、下部酸化膜、すなわち基板と窒化物との間の誘電体が極めて薄く、２０〜３０オングストロームの範囲の厚さであることが必要になる。しかしながら、シングルトランジスタビットセルから成るアレイでは、下部酸化膜が薄いと、データ保持が不十分になり、そして読み出しができなくなる。別のアプローチは、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（ＦＮ）トンネリングであり、このＦＮトンネリングによって、下部酸化膜を３０オングストロームを超えることがないが若干厚いことが許される。この下部酸化膜はこの薄い厚さに維持して、消去時間が非常に長くなってしまうことを防止する、または互いに非常に近接している書き込みしきい値電圧と消去しきい値電圧との間に、電子が消去中に上部酸化膜を突き抜けて逆方向に注入される現象を防止する必要がある。
【０００４】
別の方法はホットホール注入である。このホットホール注入によって、ホールが窒化物に注入されて窒化物中の電子を中和することができる。ホットホールも、逆バイアスをＰＮ接合に印加し、そして負電圧をコントロールゲートに印加することによりドレイン近傍に生成される。これらのバイアス条件は、ホール／電子ペアを形成するように作用する。これらのホールの或る部分は、基板と窒化物との間の電位障壁を乗り越える十分なエネルギーにまで、ドレインと基板との間で加速される。窒化物に到達することができるこれらのホールは、或るパターンに従ってこの動作を行なう。このパターンはＨＣＩを利用する書き込みに関するパターンに類似するが、同じではない。Ｔ．Ｙ． Ｃｈａｎらによる「真のシングルトランジスタ構成の酸化膜−窒化膜−酸化膜ＥＥＰＲＯＭ素子」と題する非特許文献１（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， Ｖｏｌ．
ＥＤＬ−８， Ｎｏ． ３， Ｍａｒｃｈ １９８７）には、トランジスタを飽和状態にする大きなゲート電圧及びドレイン電圧を同時に使用してメモリに対する書き込みを行なうことが記載されている。飽和状態で書き込みを行なうことによって、ドレインに非常に広い分布で局在化する電子分布が形成される。この書き込みにはＨＣＩを利用し、そしてこの書き込みによって、ドレイン近傍に一つのピークだけでなくドレインから更に少しだけ離れた別のピークが形成され易くなる。ホットホール注入（ＨＨＩ）の場合は、この第２のピークが形成され易くなることがないので、第２のピークの一部として注入される電子は、ＨＨＩによって効果的に中和されるということはない。従って、電子は、ＨＨＩ消去を使用する場合には、窒化物中に残留し易くなる。書き込み／消去サイクルの後、蓄
積された電子は消去しきい値電圧を大きくするように作用し、メモリ動作の電圧マージンが十分に広くなる。
【非特許文献１】ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， Ｖｏｌ． ＥＤＬ−８， Ｎｏ． ３， Ｍａｒｃｈ １９８７
【発明の開示】
【発明が解決しようとする課題】
【０００５】
電子が蓄積媒体中に蓄積される現象を回避するために使用する一つの方法では、蓄積媒体中のホットホール分布にほぼ一致する電子分布を形成する。この一致を実現するために、大きなゲート電圧を使用する。図１に示すのは、このような公知のメモリセル１０である。メモリセル１０は基板１２を有し、この基板には、ソース１４とドレイン１６との間にゲートスタック構造が設けられる。ゲートスタック構造はゲート誘電体１８と、複数の個別電荷蓄積素子を有する被覆誘電体層２０と、被覆誘電体層２２と、そして上部導電ゲート電極２４と、を有する。複数の個別電荷蓄積素子は種々の形態で用いることができる。一の形態では、個別電荷蓄積素子は、シリコン、ゲルマニウム、窒化物などから成るナノクラスタ（ｎａｎｏｃｌｕｓｔｅｒ）、ナノ結晶、または窒化物層、或いは電子及び／又はホールをトラップする材料層から成るいずれかの層とすることができる。書き込みモードでは、ソース１４は接地電位に接続され、ゲートは１０ボルト電位に接続され、そしてドレインは５ボルト以下の電位に接続される。大きなゲート電圧及び小さなドレイン電圧というバイアス条件の下では、ソースとドレインとの間のチャネル領域はほぼ直線的な動作領域にある。これによって、ホットエレクトロンがドレイン１６側の近傍の電荷蓄積媒体２０に注入され、電子分布が狭くなる。電子分布が狭くなることにより、２つの個別データ状態を２つのソース／ドレイン端子の各々における単一メモリセル内に、メモリセルの２つのビットの間の相互干渉をほぼ生じることなく記憶することができる。しかしながら、大きなゲート電圧を使用するためには、このような大きなゲート電圧を処理することができる大きな周辺トランジスタが必要になる。１０ボルトといった大きなゲート電圧に耐えるために、トランジスタは厚いゲート酸化膜を使用する必要があり、この厚いゲート酸化膜は、必要な周辺回路のサイズを大きくするように直接的に作用する。蓄積媒体層（ｓｔｏｒａｇｅ ｍｅｄｉｕｍ ｌａｙｅｒ）を、電荷の局在化を実現するために十分大きなゲートバイアスで使用する既存の不揮発性メモリモジュールは通常、特に高速読み出しアクセス時間が必要な場合にはサイズ的に不利となる。
【課題を解決するための手段】
【０００６】
当業者であれば、これらの図における構成要素が説明を簡単かつ明瞭にするために示され、そして必ずしも寸法通りには描かれていないことが分かるであろう。例えば、これらの図における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くしている。
【発明を実施するための最良の形態】
【０００７】
図２に示すのは、本発明による書き込み方法の第１ステップにおいて書き込みが行われるメモリセル３０である。通常、メモリセル３０は、イオン注入済みソース３４及びイオン注入済みドレイン３６を含む井戸３２を有する。ゲート構造はゲート誘電体３８と、電荷蓄積素子層４０と、制御誘電体４２と、そして導電ゲート電極４４と、から形成される。導電ゲート電極４４、ソース３４、及びドレイン３６はそれぞれ、所定電圧を入力する端子を有する。導電ゲート電極４４は約５ボルトの電圧に接続される。井戸３２は、０ボルトの、またはゼロよりも低い−２ボルトのような大きさの電圧のＶＷＥＬＬに接続される。ソース３４は、０ボルトの、またはゼロよりも高い、例えば１ボルトのような大きさの電圧のソース電圧ＶＳに接続される。ドレインは、約４ボルトのドレイン電圧に接続される。ここで、本明細書において使用する電圧値は単なる例示であり、正確な値となるように意図したものではないことを良く理解されたい。ゲート誘電体３８は一つの構成とし
て、約５０オングストロームの厚さを有する。電荷蓄積素子層４０は、どのタイプの電荷蓄積材料を使用するのかによって厚さが変わる。窒化膜層を用いる場合、厚さは一つの構成として、約１００オングストロームである。ナノ結晶材料を使用する場合、ナノ結晶の直径は、例えば約５０オングストロームであり、ナノ結晶の間隔は、例えば約５０オングストロームである。制御誘電体４２は、例えば約１００オングストロームである。導電ゲート電極４４は、例えば約１０００オングストロームである。更に、ソース３４とドレイン３６との間のチャネル長は一の構成として、約１００ナノメートルから３００ナノメートルの範囲である。
【０００８】
動作状態において、図示のバイアス条件の下では、チャネルはメモリセル３０の飽和領域で動作している。飽和状態は、ゲートがドレインバイアス電圧に非常に近い値の電圧でバイアスされると生じる。飽和状態では、注入電子の分布は分布４１で示される。分布４１は図１の分布２１よりも広い。分布が広くなると２ビットメモリセルにとって問題が一層深刻になるが、この動作はメモリセル１０よりも好ましい、というのは、ゲートバイアスはほぼ２分の１であるので、周辺トランジスタのサイズをずっと小さくすることができ、その結果、メモリモジュールをずっと小さくすることができるからである。電子分布の広がりは、消去動作中のホットホール注入を使用して効果的に無くすことができない、というのは、ホール分布は電子分布と一致しないからである。注入電子分布の除去が不完全になることにより、電子が、電荷蓄積素子層４０のような電荷蓄積媒体の中央に不所望な形で蓄積する。
【０００９】
図３に示すのは、メモリセル３０に関連する第２の書き込みステップの様子を示す断面である。このバイアス条件では、約−５ボルトをゲート電極４４に印加し、そしてドレイン３６を接地基準電位にバイアスする。更に、ソース３４は約４ボルトにバイアスし、そして逆バイアス電圧ＶＷＥＬＬを井戸３２に印加する。ＶＷＥＬＬの電位の例として、ゼロ、または−１ボルトまたは−２ボルトのようなゼロよりも低い非ゼロ値を挙げることができる。
【００１０】
このバイアス条件では、電子−ホールペアは、ソース３４の内、ゲート誘電体３８下方の部分において生成される。生成ホールは、ソース３４と井戸３２との間に生じる横方向電界によって、ソース３４に向かって加速される。この横方向輸送によって、ホールのエネルギーが大きくなり、負のゲート電圧によってホールが電荷蓄積素子層４０に注入される。結果として得られるホール分布３９を図３に示す。ホール分布３９の一部が電子分布４１と重なるので、電荷蓄積媒体の電子電荷の該当する部分が相殺または除去される。これらの分布が結合することによって、電荷蓄積素子層４０の中心部分の電子分布が除去または補償され、電子分布が、電荷蓄積素子層４０の内、端子３４よりも端子３６に近い所望の側に近づくように効果的に移動またはシフトする。
【００１１】
図４に示すのは、図２及び３のメモリセル３０に対して書き込みを行なう方法のフローチャートである。ステップ６２では、メモリ部分（一つ以上の識別される所定のメモリセル）に対して消去を行ってメモリ部分を所定の状態とする。ステップ６２は任意選択であり、かつ従来のバルク消去を使用して効果的に実行することができる。ここで、ステップ６２を実行する場合、メモリセル蓄積媒体には効果的な電荷分布が全く無いことを理解されたい。ステップ６２を実行しない場合、既知の電荷分布から開始するために、追加の論理回路がメモリシステムにおいて必要となる。ステップ６４では、メモリ部分に対する書き込みは、メモリを書き込みモードに移行させることにより始まる。ステップ６６では、第１メモリセルの左ビットの論理状態の値を所望の値から変化させて第１メモリセルに保存する必要があるかどうかについての判断が行われる。第１メモリセルの論理状態を変化させる必要がある場合、ステップ６８を実行する。ステップ６８では、図２に関連して前に議論したように、第１極性を有する電荷をメモリセルの左側に注入する。第１メモリセ
ルの論理状態を変化させる必要がない場合、ステップ６８は実行しない。ステップ７０では、第１メモリセルの右ビットの論理状態の値を所望の値から変化させて第２メモリセルに保存する必要があるかどうかについての判断が行われる。第２メモリセルの論理状態を変化させる必要がある場合、ステップ７２を実行する。ステップ７２では、第１極性を有する電荷をメモリセルの右側に注入する。ステップ８０では、左ビットの論理状態が変化したかどうかについての判断が行われる。左ビットの論理状態が変化した場合、ステップ７４を実行する。左ビットの論理状態が変化しなかった場合、ステップ８２を実行する。ステップ８２では、第２極性を有する電荷をメモリセルの左側に注入して、チャネルの中心領域の電子分布を無くす、または除去する。ステップ８２の後、ステップ７４を実行する。ステップ７０において、第１メモリセルの右ビットの論理状態を変化させる必要がない場合、ステップ７１を実行する。ステップ７１では、左ビットの論理状態が変化するかどうかについての判断が行われる。左ビットの論理状態が変化する場合、ステップ７８を実行する。ステップ７８では、第２極性を有する電荷をメモリセルの右側に注入して、チャネルの中心領域の電子分布を無くす、または除去する。ステップ７８の後、ステップ７４を実行する。ステップ７４において、メモリ部分に対する書き込みが完了したかどうかについての判断が行われる。メモリモジュールに対する書き込みが完了した場合、書き込みモードをステップ７６で終了させる。書き込みが完了していない場合、ステップ６６に戻り、そして上述の方法を後続のメモリセルに対して繰り返すことにより本方法を繰り返す。
【００１２】
図５に示すのは、２ビットを使用し、かついずれのビットに対する書き込みも行われないメモリセル３０の断面である。図示を簡単にするために、図２及び３に関連して使用したものと同じ参照番号を図５〜８に関連して使用する。２ビットはそれぞれ、電荷蓄積素子層４０の左側及び右側に表示される。いずれのビットに対する書き込みも行われないので、電荷分布は電荷蓄積素子層４０に生じない。従って、電子分布曲線の除去または変更は必要ない。
【００１３】
図６に示すのは、２ビットを使用し、左側のビットに対する書き込みが行われず、右側のビットに対する書き込みが行われる構成のメモリセル３０の断面である。結果として得られるホール分布８５及び電子分布８７を示す。この条件では、図３に関連して記載した電荷蓄積素子層４０の左側部分及び中心部分の電子分布の除去または変更を行なう。
【００１４】
図７に示すのは、２ビットを使用し、左側のビットに対する書き込みが行われ、右側のビットに対する書き込みが行われない構成のメモリセル３０の断面である。結果として得られる電子分布８９及びホール分布９１を示す。この条件では、図３に関連して記載した電荷蓄積素子層４０の右側部分及び中心部分の電子分布の除去または変更を行なう。ここで、図３には、電荷蓄積素子層４０の左側部分の除去を行なうための電圧バイアス条件を示していることに留意されたい。従って、電荷蓄積素子層４０の右側部分の除去を行なうために、ソース電圧ＶＳは接地基準電位に設定する必要があり、そしてドレイン電圧は約４ボルトに設定される。ウェルはほぼゼロ電位またはゼロよりも若干低い電位に維持される。更に、ゲート電圧は−５ボルトのような小さな負電圧に維持される。
【００１５】
図８に示すのは、両方のビットに対する書き込みが行われる構成のメモリセル３０の断面である。結果として得られる電子分布９３及び９５を示す。この場合も同様に、２ビットは、電荷蓄積素子層４０の左側及び右側にそれぞれ表示される。両方のビットに対する書き込みが行われるので、メモリセルのトランジスタは常に非導通である。その結果、２ビットの論理状態を判別する必要がない。従って、電子分布曲線の除去または変更は必要ではない。更に、メモリシステムのバルク消去を行なうと、このビットセルの電荷分布が除去されて電荷蓄積素子層４０の中心における電子の正味の蓄積が無くなる。
【００１６】
図９に示すのは、図４の書き込み方法に従って書き込みが行われるメモリアレイ１０２を含むメモリシステム１００である。メモリアレイ１０２は、行１０３のような行、及び列１０５のような列を有し、これらの行及び列はこれらの行列の交点でメモリセルを形成する。図示の構成では、メモリシステム１００はアドレスを受け取る行デコーダ１０４を有する。行デコーダ１０４はメモリアレイ１０２と双方向バスを通して信号の授受を行なう。列デコーダ１０６も、メモリアレイ１０２と双方向バスを通して信号の授受を行なう。列デコーダ１０６は、センスアンプ兼バッファ１０８の入力に接続される出力を有する。書き込み／消去回路１１０は、行デコーダ１０４、列デコーダ１０６、及びセンスアンプ／バッファ１０８の各々に接続される。書き込み／消去回路１１０は通常、書き込み回路１１２及び消去回路１１８を有する。消去回路１１８は行デコーダ１０４、列デコーダ１０６、及びセンスアンプ／バッファ１０８に、書き込み／消去回路１１０の図示の接続を通して接続される。書き込み回路１１２は通常、検出回路１１４を有し、この検出回路は、センスアンプ／バッファ１０８の出力に接続される入力を有する。検出回路１１４の入力／出力は、双方向バスを通して判定回路１１６に接続される。データを授受するデータバスは、書き込み／消去回路１１０の書き込み回路１１２及び消去回路１１８に接続される。アドレス入力も、列デコーダ１０６のアドレス入力に接続される。センスアンプ／バッファ１０８は、出力データを供給する出力を有する。行デコーダ１０４は、書き込み／消去回路１１０に双方向バスを通して接続される。
【００１７】
動作状態では、メモリシステム１００は、書き込み対象のメモリセルの入力メモリアドレスを受け取るように機能する。行デコーダ１０４及び列デコーダ１０６は、メモリセルアレイ１０２内の行及び列の交点の所定メモリセルを識別し、そして選択するように機能する。書き込み／消去回路１１０の書き込み回路は、図４に記載した書き込みステップを、複数のメモリセルを並列処理する形で実行するように機能する。検出回路１１４は、どのメモリセルが分布除去を必要としているかについて、好適には行毎に判断するように機能する。判定回路１１６は、メモリセルのどちら側に除去電荷を注入する必要があるのかについて判断するように機能する。除去操作を行毎に実行する利点は、書き込み実効速度が単一のＨＣＩステップを使用する書き込みに比べて大きく劣化することがないことである。ＨＣＩ書込み操作は、本明細書に記載するホットホール注入除去操作に比べると速い。従って、ホットホール注入を行毎に行なうことによって、書き込み時間を大きく減らすことができる。
【００１８】
一の構成では、メモリ書き込みの第２ステップは、一行全部を負電位にバイアスすることにより行毎に実行する。特に、ソースまたはドレインの内の一方を、除去が左側／右側によって変わる形で必要となるかどうかに基づいて正にバイアスする。小さなゲート電圧及びソース／ドレイン電圧による書き込みによって、ホール注入を使用する低電流除去操作が可能になるので、並列操作が可能になる。
【００１９】
別の構成では、メモリ書き込みの第２ステップ６４は、一列全部を正電位にバイアスすることにより列毎に実行する。特に、或る列のソースまたはドレインの内の一方をまず正にバイアスし、同時にソースまたはドレインの内の他方を接地電位に保持し、更に一つ以上の行を除去が必要かどうかに基づいて負にバイアスする。除去は、異なる電荷状態がメモリセルの２ビットに記憶される場合にのみ必要になる。ソースが最初に正電位にバイアスされる場合、除去は、負にバイアスされる行に対応する電荷蓄積媒体のソース側及び中心領域において行われる。次のステップでは、同じ列のドレインが正にバイアスされ、そして手順が繰り返される。小さなゲート電圧及びソース／ドレイン電圧による書き込みによって、ホール注入を使用する低電流除去操作が可能になるので、並列操作が可能になる。
【００２０】
図１０は、図２のメモリセル３０について更に詳細を示したものであり、この場合、電
荷蓄積素子層４０には、単層に並んだドット群、すなわちナノ結晶１２２のようなナノクラスタまたはナノ結晶を有する層１２０を用いる。図示を簡単にするために、図２におけるものと等価な、または同じである図１０の構成要素には同じ番号を付している。層１２０はゲート誘電体３８の上に堆積させ、そして電荷トラップ層として機能する。ゲート誘電体３８は堆積または成長により形成される。各結晶が例えば約５０オングストロームの直径を有するナノ結晶単層膜またはナノ結晶多層膜のいずれかを堆積させる。制御誘電体４２及びゲート電極４４を含む２ビットメモリセルの他の全ての構成部分が前に記載したように形成される。
【００２１】
図１１は、図２のメモリセル３０の別の構成について更に詳細を示したものであり、この場合、電荷蓄積素子層４０には、サイト１２６のような電荷トラップサイトを含む窒化物または他の材料から成る層１２４を用いる。ここでも同じように、図示を簡単にするために、図２におけるものと等価な、または同じである図１１の構成要素は同じ番号を付している。ゲート誘電体３８は堆積または成長により形成される。サイト１２６のような電子及び／又はホールトラップサイトを含む材料から成る単層膜または多層膜を堆積させる。制御誘電体４２及びゲート電極４４を含む２ビットメモリセルの他の全ての構成部分が前に記載したように形成される。
【００２２】
これまで、メモリセルが個別電荷蓄積素子を備える層を有するメモリシステムに使用するメモリ及び書き込み方法を提供してきたことを理解されたい。２ステップ書き込み方法を使用して、このようなメモリに従来から使用されるゲート電圧よりも非常に小さいゲート電圧が可能になる。２ビットメモリセルの中心領域内部の電荷分布の選択的変更または除去は、書き込み操作に長い余分な時間が加わることなく行われる。本方法では、メモリセルの少なくとも一つの部分に書き込み値を書き込む。第１極性を有する電荷は、メモリセル内の第１の複数の個別電荷蓄積素子に注入される。第２極性を有する電荷は、第１の複数の個別電荷蓄積素子の一部に注入される。第１の複数の個別電荷蓄積素子を使用して書き込み値を表わす。第１極性を有する電荷の注入は電子によって行われ、第２極性を有する電荷の注入はホールによって行われる。第１極性を有する電荷を注入する前に、メモリセルの少なくとも一つの部分の現在の論理状態が書き込み値と異なるかどうかについての判断が行われる。書き込み値は、論理状態１または論理状態０の内のいずれかである。一の構成では、メモリは不揮発性メモリである。
【００２３】
別の構成では、メモリは電気的消去可能なプログラマブルメモリである。メモリセルは第１部分及び第２部分を有し、第１の複数の個別電荷蓄積素子はメモリセルの第１部分に位置する。メモリセルの第１部分の現在の論理状態が書き込み値と異なるかどうかについての判断が行われる。メモリセルの第１部分の現在の論理状態が書き込み値と異なる場合、第１極性を有する電荷の注入が行なわれる。メモリセルの第２部分に書き込まれる第２書き込み値が第１書き込み値と異なるかどうかについての判断が行われる。第２書き込み値が第１書き込み値と異なる場合、第２極性を有する電荷の注入が行なわれる。第１極性を有する電荷は、メモリセルの第２部分の内部の第２の複数の個別電荷蓄積素子に注入される。第２極性を有する電荷は、第２の複数の個別電荷蓄積素子の一部に注入される。第２の複数の個別電荷蓄積素子を使用して第２の書き込み値を表わす。任意選択であるが、第１極性を有する電荷を注入する前記ステップの前に、メモリセルを消去状態にする。メモリは、第１極性を有する電荷を、メモリセルの一部の内部の第１の複数の個別電荷蓄積素子に注入する回路を有する。回路は、第２極性を有する電荷を第１の複数の個別電荷蓄積素子の一部に注入する。書き込み値は第１の複数の個別電荷蓄積素子から読み出される。第２極性を有する電荷を注入する回路は、１メモリ行内の複数のメモリセルに電荷を同時に注入することができる。別の構成では、メモリセルは第１部分及び第２部分を有し、第１部分は第１状態を有し、第２部分は第２状態を有する。センスアンプは前記メモリセルに接続され、前記センスアンプは、前記第１部分の第１状態及び前記第２部分の第２状
態をセンスする。書き込み回路はセンスアンプに接続されるので、第１状態と第２状態との比較に基づいて、電荷が前記第１部分及び前記第２部分の内の少なくとも一方に選択的に注入される。電荷は、メモリセルの少なくとも一つの部分に対する書き込みが行なわれている間に選択的に注入される。電荷は、メモリセルの少なくとも一つの部分に対する書き込みが行なわれている間に選択的に注入されるホールを有する。メモリセルは一つのメモリセル行の内部に位置し、そして電荷は、行内部の複数のメモリセルに、複数のメモリセルに保持される論理状態に基づいて注入される。電荷は、第１状態及び前記第２状態が反対の状態である場合に選択的に注入される。電荷は電子により構成される。
【００２４】
これまでの明細書において、本発明について特定の実施形態を参照しながら記載してきた。しかしながら、この技術分野の当業者であれば、種々の変形及び変更を、以下の請求項に示す本発明の技術範囲から逸脱しない範囲において加え得ることが分かるであろう。例えば、本明細書において議論したメモリセルは特定の論理１及び論理０のデジタル値を記憶するとして記載されてきたが、本書き込み方法を使用して、論理１及び論理０の値とは異なる情報値（すなわち、更に別の状態または値を表わす値）を記憶することができることを理解されたい。また、蓄積媒体は窒化物とは異なる誘電体とすることができる、例えば酸化シリコンに挿入されるシリコン−ナノ結晶とすることができる。従って、明細書及び図は、制限的な意味ではなく、例示として捉えられるべきであり、そしてこのような変形は全て、本実施形態の技術範囲に含まれるものである。
【００２５】
効果、他の利点、及び技術的問題に対する解決法について、特定の実施形態に関して上に記載してきた。しかしながら、効果、利点、及び問題解決法、及びこのような効果、利点、または問題解決法をもたらし、またはさらに顕著にし得る全ての要素（群）が、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。本明細書で使用されるように、「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」という用語、または他の全てのこれらの変形は包括的な意味で適用されるものであり、一連の要素を備えるプロセス、方法、製品、または装置がこれらの要素のみを含むのではなく、明らかには列挙されていない、またはそのようなプロセス、方法、製品、または装置に固有の他の要素も含むことができる。
【図面の簡単な説明】
【００２６】
本発明は例を通して示され、そして添付の図によって制限されるものではなく、これらの図では、同様の参照記号は同様の構成要素を指す。
【図１】大きいゲート電圧を使用して書き込みが行われ、かつ結果として狭い電子分布を示す従来のメモリセルの断面図。
【図２】小さいゲート電圧を使用する第１ステップで書き込みが行われ、かつ結果として本発明による広い電子分布を示すメモリセルの断面図。
【図３】小さいゲート電圧を使用する第２ステップで書き込みが行われ、かつ本発明によるホール分布及び電子分布の両方を示すメモリセルの断面図。
【図４】図２及び３に示すメモリ書き込み方法のフローチャートを示す。
【図５】いずれのビットに対する書き込みも行われない２ビットメモリセルの断面図。
【図６】最も右のビットに対する書き込みが行われる２ビットメモリセルの断面図。
【図７】最も左のビットに対する書き込みが行われる２ビットメモリセルの断面図。
【図８】両方のビットに対する書き込みが行われる２ビットメモリセルの断面図。
【図９】図４の書き込み方法に使用するメモリアーキテクチャ図。
【図１０】本明細書に記載する２ビットメモリセルの電荷蓄積素子層の更に詳細な一の構成図。
【図１１】本明細書に記載する２ビットメモリセルの電荷蓄積素子層の更に詳細な別の構成図。
【技術分野】
【０００１】
本発明は不揮発性メモリに関し、特に個別電荷蓄積素子を有する不揮発性メモリのプログラミングに関する。
【背景技術】
【０００２】
窒化物中の電子及びホールトラップのような個別電荷蓄積素子を使用する不揮発性メモリに対する書き込みは通常、電子を個別電荷蓄積素子に注入することにより行われる。蓄積媒体は非導電性なので、電子は蓄積媒体内ではほとんど動くことがない。電子を窒化物に注入する代表的な最も効果的な方法の一つは、ホットキャリア注入（ｈｏｔ ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏｎ：ＨＣＩ）である。このホットキャリア注入によって、電子を窒化物に不均一に注入することができる。電荷密度は、電子が、通常ドレイン近傍で最も大きなエネルギーを示す場合に最大となる。その結果、電子はドレインに最も近接する領域の窒化物の中で更に高密度になる。これは、十分な電荷を供給してメモリセルのしきい値電圧を検出可能にするのに効果的である。
【０００３】
しかしながら、メモリセルを消去をするには、蓄積媒体を荷電する電子の全てを中和する必要があり、この動作が困難であるという問題がある。この動作を実現するための方法は直接トンネリングであるが、直接トンネリングには、下部酸化膜、すなわち基板と窒化物との間の誘電体が極めて薄く、２０〜３０オングストロームの範囲の厚さであることが必要になる。しかしながら、シングルトランジスタビットセルから成るアレイでは、下部酸化膜が薄いと、データ保持が不十分になり、そして読み出しができなくなる。別のアプローチは、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（ＦＮ）トンネリングであり、このＦＮトンネリングによって、下部酸化膜を３０オングストロームを超えることがないが若干厚いことが許される。この下部酸化膜はこの薄い厚さに維持して、消去時間が非常に長くなってしまうことを防止する、または互いに非常に近接している書き込みしきい値電圧と消去しきい値電圧との間に、電子が消去中に上部酸化膜を突き抜けて逆方向に注入される現象を防止する必要がある。
【０００４】
別の方法はホットホール注入である。このホットホール注入によって、ホールが窒化物に注入されて窒化物中の電子を中和することができる。ホットホールも、逆バイアスをＰＮ接合に印加し、そして負電圧をコントロールゲートに印加することによりドレイン近傍に生成される。これらのバイアス条件は、ホール／電子ペアを形成するように作用する。これらのホールの或る部分は、基板と窒化物との間の電位障壁を乗り越える十分なエネルギーにまで、ドレインと基板との間で加速される。窒化物に到達することができるこれらのホールは、或るパターンに従ってこの動作を行なう。このパターンはＨＣＩを利用する書き込みに関するパターンに類似するが、同じではない。Ｔ．Ｙ． Ｃｈａｎらによる「真のシングルトランジスタ構成の酸化膜−窒化膜−酸化膜ＥＥＰＲＯＭ素子」と題する非特許文献１（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， Ｖｏｌ．
ＥＤＬ−８， Ｎｏ． ３， Ｍａｒｃｈ １９８７）には、トランジスタを飽和状態にする大きなゲート電圧及びドレイン電圧を同時に使用してメモリに対する書き込みを行なうことが記載されている。飽和状態で書き込みを行なうことによって、ドレインに非常に広い分布で局在化する電子分布が形成される。この書き込みにはＨＣＩを利用し、そしてこの書き込みによって、ドレイン近傍に一つのピークだけでなくドレインから更に少しだけ離れた別のピークが形成され易くなる。ホットホール注入（ＨＨＩ）の場合は、この第２のピークが形成され易くなることがないので、第２のピークの一部として注入される電子は、ＨＨＩによって効果的に中和されるということはない。従って、電子は、ＨＨＩ消去を使用する場合には、窒化物中に残留し易くなる。書き込み／消去サイクルの後、蓄
積された電子は消去しきい値電圧を大きくするように作用し、メモリ動作の電圧マージンが十分に広くなる。
【非特許文献１】ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， Ｖｏｌ． ＥＤＬ−８， Ｎｏ． ３， Ｍａｒｃｈ １９８７
【発明の開示】
【発明が解決しようとする課題】
【０００５】
電子が蓄積媒体中に蓄積される現象を回避するために使用する一つの方法では、蓄積媒体中のホットホール分布にほぼ一致する電子分布を形成する。この一致を実現するために、大きなゲート電圧を使用する。図１に示すのは、このような公知のメモリセル１０である。メモリセル１０は基板１２を有し、この基板には、ソース１４とドレイン１６との間にゲートスタック構造が設けられる。ゲートスタック構造はゲート誘電体１８と、複数の個別電荷蓄積素子を有する被覆誘電体層２０と、被覆誘電体層２２と、そして上部導電ゲート電極２４と、を有する。複数の個別電荷蓄積素子は種々の形態で用いることができる。一の形態では、個別電荷蓄積素子は、シリコン、ゲルマニウム、窒化物などから成るナノクラスタ（ｎａｎｏｃｌｕｓｔｅｒ）、ナノ結晶、または窒化物層、或いは電子及び／又はホールをトラップする材料層から成るいずれかの層とすることができる。書き込みモードでは、ソース１４は接地電位に接続され、ゲートは１０ボルト電位に接続され、そしてドレインは５ボルト以下の電位に接続される。大きなゲート電圧及び小さなドレイン電圧というバイアス条件の下では、ソースとドレインとの間のチャネル領域はほぼ直線的な動作領域にある。これによって、ホットエレクトロンがドレイン１６側の近傍の電荷蓄積媒体２０に注入され、電子分布が狭くなる。電子分布が狭くなることにより、２つの個別データ状態を２つのソース／ドレイン端子の各々における単一メモリセル内に、メモリセルの２つのビットの間の相互干渉をほぼ生じることなく記憶することができる。しかしながら、大きなゲート電圧を使用するためには、このような大きなゲート電圧を処理することができる大きな周辺トランジスタが必要になる。１０ボルトといった大きなゲート電圧に耐えるために、トランジスタは厚いゲート酸化膜を使用する必要があり、この厚いゲート酸化膜は、必要な周辺回路のサイズを大きくするように直接的に作用する。蓄積媒体層（ｓｔｏｒａｇｅ ｍｅｄｉｕｍ ｌａｙｅｒ）を、電荷の局在化を実現するために十分大きなゲートバイアスで使用する既存の不揮発性メモリモジュールは通常、特に高速読み出しアクセス時間が必要な場合にはサイズ的に不利となる。
【課題を解決するための手段】
【０００６】
当業者であれば、これらの図における構成要素が説明を簡単かつ明瞭にするために示され、そして必ずしも寸法通りには描かれていないことが分かるであろう。例えば、これらの図における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くしている。
【発明を実施するための最良の形態】
【０００７】
図２に示すのは、本発明による書き込み方法の第１ステップにおいて書き込みが行われるメモリセル３０である。通常、メモリセル３０は、イオン注入済みソース３４及びイオン注入済みドレイン３６を含む井戸３２を有する。ゲート構造はゲート誘電体３８と、電荷蓄積素子層４０と、制御誘電体４２と、そして導電ゲート電極４４と、から形成される。導電ゲート電極４４、ソース３４、及びドレイン３６はそれぞれ、所定電圧を入力する端子を有する。導電ゲート電極４４は約５ボルトの電圧に接続される。井戸３２は、０ボルトの、またはゼロよりも低い−２ボルトのような大きさの電圧のＶＷＥＬＬに接続される。ソース３４は、０ボルトの、またはゼロよりも高い、例えば１ボルトのような大きさの電圧のソース電圧ＶＳに接続される。ドレインは、約４ボルトのドレイン電圧に接続される。ここで、本明細書において使用する電圧値は単なる例示であり、正確な値となるように意図したものではないことを良く理解されたい。ゲート誘電体３８は一つの構成とし
て、約５０オングストロームの厚さを有する。電荷蓄積素子層４０は、どのタイプの電荷蓄積材料を使用するのかによって厚さが変わる。窒化膜層を用いる場合、厚さは一つの構成として、約１００オングストロームである。ナノ結晶材料を使用する場合、ナノ結晶の直径は、例えば約５０オングストロームであり、ナノ結晶の間隔は、例えば約５０オングストロームである。制御誘電体４２は、例えば約１００オングストロームである。導電ゲート電極４４は、例えば約１０００オングストロームである。更に、ソース３４とドレイン３６との間のチャネル長は一の構成として、約１００ナノメートルから３００ナノメートルの範囲である。
【０００８】
動作状態において、図示のバイアス条件の下では、チャネルはメモリセル３０の飽和領域で動作している。飽和状態は、ゲートがドレインバイアス電圧に非常に近い値の電圧でバイアスされると生じる。飽和状態では、注入電子の分布は分布４１で示される。分布４１は図１の分布２１よりも広い。分布が広くなると２ビットメモリセルにとって問題が一層深刻になるが、この動作はメモリセル１０よりも好ましい、というのは、ゲートバイアスはほぼ２分の１であるので、周辺トランジスタのサイズをずっと小さくすることができ、その結果、メモリモジュールをずっと小さくすることができるからである。電子分布の広がりは、消去動作中のホットホール注入を使用して効果的に無くすことができない、というのは、ホール分布は電子分布と一致しないからである。注入電子分布の除去が不完全になることにより、電子が、電荷蓄積素子層４０のような電荷蓄積媒体の中央に不所望な形で蓄積する。
【０００９】
図３に示すのは、メモリセル３０に関連する第２の書き込みステップの様子を示す断面である。このバイアス条件では、約−５ボルトをゲート電極４４に印加し、そしてドレイン３６を接地基準電位にバイアスする。更に、ソース３４は約４ボルトにバイアスし、そして逆バイアス電圧ＶＷＥＬＬを井戸３２に印加する。ＶＷＥＬＬの電位の例として、ゼロ、または−１ボルトまたは−２ボルトのようなゼロよりも低い非ゼロ値を挙げることができる。
【００１０】
このバイアス条件では、電子−ホールペアは、ソース３４の内、ゲート誘電体３８下方の部分において生成される。生成ホールは、ソース３４と井戸３２との間に生じる横方向電界によって、ソース３４に向かって加速される。この横方向輸送によって、ホールのエネルギーが大きくなり、負のゲート電圧によってホールが電荷蓄積素子層４０に注入される。結果として得られるホール分布３９を図３に示す。ホール分布３９の一部が電子分布４１と重なるので、電荷蓄積媒体の電子電荷の該当する部分が相殺または除去される。これらの分布が結合することによって、電荷蓄積素子層４０の中心部分の電子分布が除去または補償され、電子分布が、電荷蓄積素子層４０の内、端子３４よりも端子３６に近い所望の側に近づくように効果的に移動またはシフトする。
【００１１】
図４に示すのは、図２及び３のメモリセル３０に対して書き込みを行なう方法のフローチャートである。ステップ６２では、メモリ部分（一つ以上の識別される所定のメモリセル）に対して消去を行ってメモリ部分を所定の状態とする。ステップ６２は任意選択であり、かつ従来のバルク消去を使用して効果的に実行することができる。ここで、ステップ６２を実行する場合、メモリセル蓄積媒体には効果的な電荷分布が全く無いことを理解されたい。ステップ６２を実行しない場合、既知の電荷分布から開始するために、追加の論理回路がメモリシステムにおいて必要となる。ステップ６４では、メモリ部分に対する書き込みは、メモリを書き込みモードに移行させることにより始まる。ステップ６６では、第１メモリセルの左ビットの論理状態の値を所望の値から変化させて第１メモリセルに保存する必要があるかどうかについての判断が行われる。第１メモリセルの論理状態を変化させる必要がある場合、ステップ６８を実行する。ステップ６８では、図２に関連して前に議論したように、第１極性を有する電荷をメモリセルの左側に注入する。第１メモリセ
ルの論理状態を変化させる必要がない場合、ステップ６８は実行しない。ステップ７０では、第１メモリセルの右ビットの論理状態の値を所望の値から変化させて第２メモリセルに保存する必要があるかどうかについての判断が行われる。第２メモリセルの論理状態を変化させる必要がある場合、ステップ７２を実行する。ステップ７２では、第１極性を有する電荷をメモリセルの右側に注入する。ステップ８０では、左ビットの論理状態が変化したかどうかについての判断が行われる。左ビットの論理状態が変化した場合、ステップ７４を実行する。左ビットの論理状態が変化しなかった場合、ステップ８２を実行する。ステップ８２では、第２極性を有する電荷をメモリセルの左側に注入して、チャネルの中心領域の電子分布を無くす、または除去する。ステップ８２の後、ステップ７４を実行する。ステップ７０において、第１メモリセルの右ビットの論理状態を変化させる必要がない場合、ステップ７１を実行する。ステップ７１では、左ビットの論理状態が変化するかどうかについての判断が行われる。左ビットの論理状態が変化する場合、ステップ７８を実行する。ステップ７８では、第２極性を有する電荷をメモリセルの右側に注入して、チャネルの中心領域の電子分布を無くす、または除去する。ステップ７８の後、ステップ７４を実行する。ステップ７４において、メモリ部分に対する書き込みが完了したかどうかについての判断が行われる。メモリモジュールに対する書き込みが完了した場合、書き込みモードをステップ７６で終了させる。書き込みが完了していない場合、ステップ６６に戻り、そして上述の方法を後続のメモリセルに対して繰り返すことにより本方法を繰り返す。
【００１２】
図５に示すのは、２ビットを使用し、かついずれのビットに対する書き込みも行われないメモリセル３０の断面である。図示を簡単にするために、図２及び３に関連して使用したものと同じ参照番号を図５〜８に関連して使用する。２ビットはそれぞれ、電荷蓄積素子層４０の左側及び右側に表示される。いずれのビットに対する書き込みも行われないので、電荷分布は電荷蓄積素子層４０に生じない。従って、電子分布曲線の除去または変更は必要ない。
【００１３】
図６に示すのは、２ビットを使用し、左側のビットに対する書き込みが行われず、右側のビットに対する書き込みが行われる構成のメモリセル３０の断面である。結果として得られるホール分布８５及び電子分布８７を示す。この条件では、図３に関連して記載した電荷蓄積素子層４０の左側部分及び中心部分の電子分布の除去または変更を行なう。
【００１４】
図７に示すのは、２ビットを使用し、左側のビットに対する書き込みが行われ、右側のビットに対する書き込みが行われない構成のメモリセル３０の断面である。結果として得られる電子分布８９及びホール分布９１を示す。この条件では、図３に関連して記載した電荷蓄積素子層４０の右側部分及び中心部分の電子分布の除去または変更を行なう。ここで、図３には、電荷蓄積素子層４０の左側部分の除去を行なうための電圧バイアス条件を示していることに留意されたい。従って、電荷蓄積素子層４０の右側部分の除去を行なうために、ソース電圧ＶＳは接地基準電位に設定する必要があり、そしてドレイン電圧は約４ボルトに設定される。ウェルはほぼゼロ電位またはゼロよりも若干低い電位に維持される。更に、ゲート電圧は−５ボルトのような小さな負電圧に維持される。
【００１５】
図８に示すのは、両方のビットに対する書き込みが行われる構成のメモリセル３０の断面である。結果として得られる電子分布９３及び９５を示す。この場合も同様に、２ビットは、電荷蓄積素子層４０の左側及び右側にそれぞれ表示される。両方のビットに対する書き込みが行われるので、メモリセルのトランジスタは常に非導通である。その結果、２ビットの論理状態を判別する必要がない。従って、電子分布曲線の除去または変更は必要ではない。更に、メモリシステムのバルク消去を行なうと、このビットセルの電荷分布が除去されて電荷蓄積素子層４０の中心における電子の正味の蓄積が無くなる。
【００１６】
図９に示すのは、図４の書き込み方法に従って書き込みが行われるメモリアレイ１０２を含むメモリシステム１００である。メモリアレイ１０２は、行１０３のような行、及び列１０５のような列を有し、これらの行及び列はこれらの行列の交点でメモリセルを形成する。図示の構成では、メモリシステム１００はアドレスを受け取る行デコーダ１０４を有する。行デコーダ１０４はメモリアレイ１０２と双方向バスを通して信号の授受を行なう。列デコーダ１０６も、メモリアレイ１０２と双方向バスを通して信号の授受を行なう。列デコーダ１０６は、センスアンプ兼バッファ１０８の入力に接続される出力を有する。書き込み／消去回路１１０は、行デコーダ１０４、列デコーダ１０６、及びセンスアンプ／バッファ１０８の各々に接続される。書き込み／消去回路１１０は通常、書き込み回路１１２及び消去回路１１８を有する。消去回路１１８は行デコーダ１０４、列デコーダ１０６、及びセンスアンプ／バッファ１０８に、書き込み／消去回路１１０の図示の接続を通して接続される。書き込み回路１１２は通常、検出回路１１４を有し、この検出回路は、センスアンプ／バッファ１０８の出力に接続される入力を有する。検出回路１１４の入力／出力は、双方向バスを通して判定回路１１６に接続される。データを授受するデータバスは、書き込み／消去回路１１０の書き込み回路１１２及び消去回路１１８に接続される。アドレス入力も、列デコーダ１０６のアドレス入力に接続される。センスアンプ／バッファ１０８は、出力データを供給する出力を有する。行デコーダ１０４は、書き込み／消去回路１１０に双方向バスを通して接続される。
【００１７】
動作状態では、メモリシステム１００は、書き込み対象のメモリセルの入力メモリアドレスを受け取るように機能する。行デコーダ１０４及び列デコーダ１０６は、メモリセルアレイ１０２内の行及び列の交点の所定メモリセルを識別し、そして選択するように機能する。書き込み／消去回路１１０の書き込み回路は、図４に記載した書き込みステップを、複数のメモリセルを並列処理する形で実行するように機能する。検出回路１１４は、どのメモリセルが分布除去を必要としているかについて、好適には行毎に判断するように機能する。判定回路１１６は、メモリセルのどちら側に除去電荷を注入する必要があるのかについて判断するように機能する。除去操作を行毎に実行する利点は、書き込み実効速度が単一のＨＣＩステップを使用する書き込みに比べて大きく劣化することがないことである。ＨＣＩ書込み操作は、本明細書に記載するホットホール注入除去操作に比べると速い。従って、ホットホール注入を行毎に行なうことによって、書き込み時間を大きく減らすことができる。
【００１８】
一の構成では、メモリ書き込みの第２ステップは、一行全部を負電位にバイアスすることにより行毎に実行する。特に、ソースまたはドレインの内の一方を、除去が左側／右側によって変わる形で必要となるかどうかに基づいて正にバイアスする。小さなゲート電圧及びソース／ドレイン電圧による書き込みによって、ホール注入を使用する低電流除去操作が可能になるので、並列操作が可能になる。
【００１９】
別の構成では、メモリ書き込みの第２ステップ６４は、一列全部を正電位にバイアスすることにより列毎に実行する。特に、或る列のソースまたはドレインの内の一方をまず正にバイアスし、同時にソースまたはドレインの内の他方を接地電位に保持し、更に一つ以上の行を除去が必要かどうかに基づいて負にバイアスする。除去は、異なる電荷状態がメモリセルの２ビットに記憶される場合にのみ必要になる。ソースが最初に正電位にバイアスされる場合、除去は、負にバイアスされる行に対応する電荷蓄積媒体のソース側及び中心領域において行われる。次のステップでは、同じ列のドレインが正にバイアスされ、そして手順が繰り返される。小さなゲート電圧及びソース／ドレイン電圧による書き込みによって、ホール注入を使用する低電流除去操作が可能になるので、並列操作が可能になる。
【００２０】
図１０は、図２のメモリセル３０について更に詳細を示したものであり、この場合、電
荷蓄積素子層４０には、単層に並んだドット群、すなわちナノ結晶１２２のようなナノクラスタまたはナノ結晶を有する層１２０を用いる。図示を簡単にするために、図２におけるものと等価な、または同じである図１０の構成要素には同じ番号を付している。層１２０はゲート誘電体３８の上に堆積させ、そして電荷トラップ層として機能する。ゲート誘電体３８は堆積または成長により形成される。各結晶が例えば約５０オングストロームの直径を有するナノ結晶単層膜またはナノ結晶多層膜のいずれかを堆積させる。制御誘電体４２及びゲート電極４４を含む２ビットメモリセルの他の全ての構成部分が前に記載したように形成される。
【００２１】
図１１は、図２のメモリセル３０の別の構成について更に詳細を示したものであり、この場合、電荷蓄積素子層４０には、サイト１２６のような電荷トラップサイトを含む窒化物または他の材料から成る層１２４を用いる。ここでも同じように、図示を簡単にするために、図２におけるものと等価な、または同じである図１１の構成要素は同じ番号を付している。ゲート誘電体３８は堆積または成長により形成される。サイト１２６のような電子及び／又はホールトラップサイトを含む材料から成る単層膜または多層膜を堆積させる。制御誘電体４２及びゲート電極４４を含む２ビットメモリセルの他の全ての構成部分が前に記載したように形成される。
【００２２】
これまで、メモリセルが個別電荷蓄積素子を備える層を有するメモリシステムに使用するメモリ及び書き込み方法を提供してきたことを理解されたい。２ステップ書き込み方法を使用して、このようなメモリに従来から使用されるゲート電圧よりも非常に小さいゲート電圧が可能になる。２ビットメモリセルの中心領域内部の電荷分布の選択的変更または除去は、書き込み操作に長い余分な時間が加わることなく行われる。本方法では、メモリセルの少なくとも一つの部分に書き込み値を書き込む。第１極性を有する電荷は、メモリセル内の第１の複数の個別電荷蓄積素子に注入される。第２極性を有する電荷は、第１の複数の個別電荷蓄積素子の一部に注入される。第１の複数の個別電荷蓄積素子を使用して書き込み値を表わす。第１極性を有する電荷の注入は電子によって行われ、第２極性を有する電荷の注入はホールによって行われる。第１極性を有する電荷を注入する前に、メモリセルの少なくとも一つの部分の現在の論理状態が書き込み値と異なるかどうかについての判断が行われる。書き込み値は、論理状態１または論理状態０の内のいずれかである。一の構成では、メモリは不揮発性メモリである。
【００２３】
別の構成では、メモリは電気的消去可能なプログラマブルメモリである。メモリセルは第１部分及び第２部分を有し、第１の複数の個別電荷蓄積素子はメモリセルの第１部分に位置する。メモリセルの第１部分の現在の論理状態が書き込み値と異なるかどうかについての判断が行われる。メモリセルの第１部分の現在の論理状態が書き込み値と異なる場合、第１極性を有する電荷の注入が行なわれる。メモリセルの第２部分に書き込まれる第２書き込み値が第１書き込み値と異なるかどうかについての判断が行われる。第２書き込み値が第１書き込み値と異なる場合、第２極性を有する電荷の注入が行なわれる。第１極性を有する電荷は、メモリセルの第２部分の内部の第２の複数の個別電荷蓄積素子に注入される。第２極性を有する電荷は、第２の複数の個別電荷蓄積素子の一部に注入される。第２の複数の個別電荷蓄積素子を使用して第２の書き込み値を表わす。任意選択であるが、第１極性を有する電荷を注入する前記ステップの前に、メモリセルを消去状態にする。メモリは、第１極性を有する電荷を、メモリセルの一部の内部の第１の複数の個別電荷蓄積素子に注入する回路を有する。回路は、第２極性を有する電荷を第１の複数の個別電荷蓄積素子の一部に注入する。書き込み値は第１の複数の個別電荷蓄積素子から読み出される。第２極性を有する電荷を注入する回路は、１メモリ行内の複数のメモリセルに電荷を同時に注入することができる。別の構成では、メモリセルは第１部分及び第２部分を有し、第１部分は第１状態を有し、第２部分は第２状態を有する。センスアンプは前記メモリセルに接続され、前記センスアンプは、前記第１部分の第１状態及び前記第２部分の第２状
態をセンスする。書き込み回路はセンスアンプに接続されるので、第１状態と第２状態との比較に基づいて、電荷が前記第１部分及び前記第２部分の内の少なくとも一方に選択的に注入される。電荷は、メモリセルの少なくとも一つの部分に対する書き込みが行なわれている間に選択的に注入される。電荷は、メモリセルの少なくとも一つの部分に対する書き込みが行なわれている間に選択的に注入されるホールを有する。メモリセルは一つのメモリセル行の内部に位置し、そして電荷は、行内部の複数のメモリセルに、複数のメモリセルに保持される論理状態に基づいて注入される。電荷は、第１状態及び前記第２状態が反対の状態である場合に選択的に注入される。電荷は電子により構成される。
【００２４】
これまでの明細書において、本発明について特定の実施形態を参照しながら記載してきた。しかしながら、この技術分野の当業者であれば、種々の変形及び変更を、以下の請求項に示す本発明の技術範囲から逸脱しない範囲において加え得ることが分かるであろう。例えば、本明細書において議論したメモリセルは特定の論理１及び論理０のデジタル値を記憶するとして記載されてきたが、本書き込み方法を使用して、論理１及び論理０の値とは異なる情報値（すなわち、更に別の状態または値を表わす値）を記憶することができることを理解されたい。また、蓄積媒体は窒化物とは異なる誘電体とすることができる、例えば酸化シリコンに挿入されるシリコン−ナノ結晶とすることができる。従って、明細書及び図は、制限的な意味ではなく、例示として捉えられるべきであり、そしてこのような変形は全て、本実施形態の技術範囲に含まれるものである。
【００２５】
効果、他の利点、及び技術的問題に対する解決法について、特定の実施形態に関して上に記載してきた。しかしながら、効果、利点、及び問題解決法、及びこのような効果、利点、または問題解決法をもたらし、またはさらに顕著にし得る全ての要素（群）が、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。本明細書で使用されるように、「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」という用語、または他の全てのこれらの変形は包括的な意味で適用されるものであり、一連の要素を備えるプロセス、方法、製品、または装置がこれらの要素のみを含むのではなく、明らかには列挙されていない、またはそのようなプロセス、方法、製品、または装置に固有の他の要素も含むことができる。
【図面の簡単な説明】
【００２６】
本発明は例を通して示され、そして添付の図によって制限されるものではなく、これらの図では、同様の参照記号は同様の構成要素を指す。
【図１】大きいゲート電圧を使用して書き込みが行われ、かつ結果として狭い電子分布を示す従来のメモリセルの断面図。
【図２】小さいゲート電圧を使用する第１ステップで書き込みが行われ、かつ結果として本発明による広い電子分布を示すメモリセルの断面図。
【図３】小さいゲート電圧を使用する第２ステップで書き込みが行われ、かつ本発明によるホール分布及び電子分布の両方を示すメモリセルの断面図。
【図４】図２及び３に示すメモリ書き込み方法のフローチャートを示す。
【図５】いずれのビットに対する書き込みも行われない２ビットメモリセルの断面図。
【図６】最も右のビットに対する書き込みが行われる２ビットメモリセルの断面図。
【図７】最も左のビットに対する書き込みが行われる２ビットメモリセルの断面図。
【図８】両方のビットに対する書き込みが行われる２ビットメモリセルの断面図。
【図９】図４の書き込み方法に使用するメモリアーキテクチャ図。
【図１０】本明細書に記載する２ビットメモリセルの電荷蓄積素子層の更に詳細な一の構成図。
【図１１】本明細書に記載する２ビットメモリセルの電荷蓄積素子層の更に詳細な別の構成図。
【特許請求の範囲】
【請求項１】
メモリセルの少なくとも一つの部分に第１の書き込み値を書き込む方法であって、
第１極性を有する電荷を、メモリセル内の第１の複数の個別電荷蓄積素子に注入する工程と、
第２極性を有する電荷を、第１の複数の個別電荷蓄積素子の一部に注入する工程と、
第１の複数の個別電荷蓄積素子を使用して第１の書き込み値を表わす工程と、
からなる方法。
【請求項２】
第１極性を有する電荷の注入は電子によって行われ、第２極性を有する電荷の注入はホールによって行われる、請求項１記載の方法。
【請求項３】
更に、
第１極性を有する電荷を注入する前記ステップの前に、メモリセルの少なくとも一つの部分の現在の論理状態が第１の書き込み値と異なるかどうかについて判断する請求項１記載の方法。
【請求項４】
更に、
メモリセルの第１部分及び第２部分を識別する工程と、
第１の複数の個別電荷蓄積素子をメモリセルの第１部分に配置する工程と、
メモリセルの第１部分の現在の論理状態が第１の書き込み値と異なるかどうかについて判断する工程と、
メモリセルの第１部分の現在の論理状態が第１の書き込み値と異なる場合に、第１極性を有する電荷を注入する前記ステップを実行する工程と、
メモリセルの第２部分に書き込まれる第２の書き込み値が第１の書き込み値と異なるかどうかについて判断する工程と、
第２の書き込み値が第１の書き込み値と異なる場合に、第２極性を有する電荷を注入する前記ステップを実行するする工程と、
からなる請求項１記載の方法。
【請求項５】
更に、
メモリセルの第１部分及び第２部分を識別する工程と、
第１の複数の個別電荷蓄積素子をメモリセルの第１部分に配置する工程と、
第１極性を有する電荷を、メモリセルの第２部分中の第２の複数の個別電荷蓄積素子に注入する工程と、
第２極性を有する電荷を、第２の複数の個別電荷蓄積素子の一部に注入する工程と、
第２の複数の個別電荷蓄積素子を使用して第２の書き込み値を表わす工程と、
からなる請求項２記載の方法。
【請求項６】
第１極性を有する電荷を、メモリの一部中の第１の複数の個別電荷蓄積素子に注入する手段と、
第２極性を有する電荷を、第１の複数の個別電荷蓄積素子の一部に注入する手段と、
書き込み値を第１の複数の個別電荷蓄積素子から読み出す手段と、
を備えるメモリ。
【請求項７】
第２極性を有する電荷を注入する手段は電荷を、一つのメモリ行の複数のメモリセルに同時に注入することができる請求項６記載のメモリ。
【請求項８】
第２極性を有する電荷を注入する手段は電荷を、一つのメモリ列の複数のメモリセルに同時に注入することができる請求項６記載のメモリ。
【請求項１】
メモリセルの少なくとも一つの部分に第１の書き込み値を書き込む方法であって、
第１極性を有する電荷を、メモリセル内の第１の複数の個別電荷蓄積素子に注入する工程と、
第２極性を有する電荷を、第１の複数の個別電荷蓄積素子の一部に注入する工程と、
第１の複数の個別電荷蓄積素子を使用して第１の書き込み値を表わす工程と、
からなる方法。
【請求項２】
第１極性を有する電荷の注入は電子によって行われ、第２極性を有する電荷の注入はホールによって行われる、請求項１記載の方法。
【請求項３】
更に、
第１極性を有する電荷を注入する前記ステップの前に、メモリセルの少なくとも一つの部分の現在の論理状態が第１の書き込み値と異なるかどうかについて判断する請求項１記載の方法。
【請求項４】
更に、
メモリセルの第１部分及び第２部分を識別する工程と、
第１の複数の個別電荷蓄積素子をメモリセルの第１部分に配置する工程と、
メモリセルの第１部分の現在の論理状態が第１の書き込み値と異なるかどうかについて判断する工程と、
メモリセルの第１部分の現在の論理状態が第１の書き込み値と異なる場合に、第１極性を有する電荷を注入する前記ステップを実行する工程と、
メモリセルの第２部分に書き込まれる第２の書き込み値が第１の書き込み値と異なるかどうかについて判断する工程と、
第２の書き込み値が第１の書き込み値と異なる場合に、第２極性を有する電荷を注入する前記ステップを実行するする工程と、
からなる請求項１記載の方法。
【請求項５】
更に、
メモリセルの第１部分及び第２部分を識別する工程と、
第１の複数の個別電荷蓄積素子をメモリセルの第１部分に配置する工程と、
第１極性を有する電荷を、メモリセルの第２部分中の第２の複数の個別電荷蓄積素子に注入する工程と、
第２極性を有する電荷を、第２の複数の個別電荷蓄積素子の一部に注入する工程と、
第２の複数の個別電荷蓄積素子を使用して第２の書き込み値を表わす工程と、
からなる請求項２記載の方法。
【請求項６】
第１極性を有する電荷を、メモリの一部中の第１の複数の個別電荷蓄積素子に注入する手段と、
第２極性を有する電荷を、第１の複数の個別電荷蓄積素子の一部に注入する手段と、
書き込み値を第１の複数の個別電荷蓄積素子から読み出す手段と、
を備えるメモリ。
【請求項７】
第２極性を有する電荷を注入する手段は電荷を、一つのメモリ行の複数のメモリセルに同時に注入することができる請求項６記載のメモリ。
【請求項８】
第２極性を有する電荷を注入する手段は電荷を、一つのメモリ列の複数のメモリセルに同時に注入することができる請求項６記載のメモリ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公表番号】特表２００７−５３１９５４（Ｐ２００７−５３１９５４Ａ）
【公表日】平成１９年１１月８日（２００７．１１．８）
【国際特許分類】
【出願番号】特願２００６−５２０２７３（Ｐ２００６−５２０２７３）
【出願日】平成１６年７月１３日（２００４．７．１３）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０２２４３５
【国際公開番号】ＷＯ２００５／０２４８４１
【国際公開日】平成１７年３月１７日（２００５．３．１７）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
【公表日】平成１９年１１月８日（２００７．１１．８）
【国際特許分類】
【出願日】平成１６年７月１３日（２００４．７．１３）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０２２４３５
【国際公開番号】ＷＯ２００５／０２４８４１
【国際公開日】平成１７年３月１７日（２００５．３．１７）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
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