相補型不揮発性メモリ素子、その動作方法、その製造方法、及びそれを含む論理素子、並びに半導体装置とその読み込み動作回路
【課題】 相補型不揮発性メモリ素子、その動作方法、その製造方法、及びそれを含む論理素子、並びに半導体装置とその読み込み動作回路を提供する。
【解決手段】 第１不揮発性メモリ素子と、前記第１不揮発性メモリ素子上に積層された、第１不揮発性メモリ素子と相補的関係にある第２不揮発性メモリ素子とを含む相補型不揮発性メモリ素子であって、さらに、前記第１及び第２不揮発性メモリ素子の間にボンディング材が備えられた不揮発性メモリ素子である。
【解決手段】 第１不揮発性メモリ素子と、前記第１不揮発性メモリ素子上に積層された、第１不揮発性メモリ素子と相補的関係にある第２不揮発性メモリ素子とを含む相補型不揮発性メモリ素子であって、さらに、前記第１及び第２不揮発性メモリ素子の間にボンディング材が備えられた不揮発性メモリ素子である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子とこれに関連した素子及びその製造方法に係り、より詳細には、相補型不揮発性メモリ素子、その動作方法、その製造方法、及びそれを含む論理素子、並びに半導体装置とその読み込み動作回路に関する。
【背景技術】
【０００２】
不揮発性メモリであるＲＯＭは、製造段階で注文者の内容がプログラムされるマスクＲＯＭ（ｍａｓｋ ＲＯＭ）をはじめ、電気的に書き込み及び消去が可能なＥＥＰＲＯＭなど様々な種類に区分されうる。
不揮発性メモリであるフラッシュメモリは、既存のＥＥＰＲＯＭを変形したものであって、ブロック、セクタまたは全体チップ単位で消去動作が行われ、１つのビット単位でプログラム動作が行われるように構成されたセルアレイを有する。
【０００３】
フラッシュメモリのアーキテクチャー（ａｒｃｈｉｔｅｃｔｕｒｅ）は、ＮＯＲ型とＮＡＮＤ型とに大別される。
ＮＯＲ型フラッシュメモリのセルは、ビット線と接地線との間に並列に配されており、一方、ＮＡＮＤ型フラッシュメモリのセルは直列に配されている。
ＮＯＲ型フラッシュメモリは、さらにＡＮＤ型、ＤＩＮＯＲ型、ＶＧＡ（Ｖｉｒｔｕａｌ Ｇｒｏｕｎｄ Ａｒｒａｙ）型に分けられる。
【０００４】
ＮＯＲ型フラッシュメモリの場合、読み込み及びプログラムのためのアドレスデコーディングがＤＲＡＭと類似して構成されるので、周辺回路が簡単で、アクセス時間が短いという利点はあるが、セルごとにビット線の接触電極が必要なので、ＮＡＮＤ型フラッシュメモリに比べてセル面積が大きくなり、消去及びプログラム動作時間が長くなるという短所もある。
【０００５】
ＮＡＮＤ型フラッシュメモリの場合、ＮＯＲ型フラッシュメモリに比べて消去及びプログラム動作時間が短いという利点はあるが、読み込み動作に先立って該当ブロックを選択せねばならず、各セルが直列に連結されて動作抵抗が大きいために、読み込み速度が相対的に遅いという短所を有している。
【０００６】
一方、前述したようなフラッシュメモリ（以下、従来のフラッシュメモリ）は、共にＮ型であり、電子を窒化物に注入して除去することによって、チャンネルのスレショルド電圧が変わることを利用してセル当りに１情報のみ保存できるようになっている。すなわち、セル当りに保存できるビット数が制限される。
また、従来のフラッシュメモリの動作は以前の記憶状態に関係なく、データを何れも消して新たに書き込む方式を採択しているので、多くの電力が消費される。
【０００７】
特に、読み込み動作において、スレショルド電圧の遷移による電流変位を利用して読み込み電圧で測定した電流差に基づいて、データ０もしくはデータ１を検出する場合は、セル当りビットが２ｂｉｔ以上である場合、読み込み電圧の電流差が激しく、電流も増大するために消費電力が上昇し、結果的に、持続的なビットスケールアップが難しくなる。
【０００８】
それを改善するために、基準電流に到達したときの臨界電圧を測定する方式を用いてデータを読込んでいるが、この方法は電流検出方式であり、比較器、センスアンプなどを含むために回路の構成が複雑になる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする第１の技術的課題は、前記問題点を改善するためのものであって、セル当りに保存できるビット数を増やし、電圧検出方式を用いてビットスケールアップの限界を克服し、動作速度を速め、動作での電力消耗を減らし、セル単位のアクセスが可能であり、読み込みと消去及び書き込みを同時に具現し、工程を短縮させ、集積度を高め、かつメモリと論理回路とを１チップで具現しうる相補型不揮発性メモリ素子を提供するところにある。
【００１０】
本発明が解決しようとする第２の技術的課題は、前記相補型不揮発性メモリ素子の動作方法を提供するところにある。
本発明が解決しようとする第３の技術的課題は、前記相補型不揮発性メモリ素子の製造方法を提供するところにある。
本発明が解決しようとする第４の技術的課題は、前記相補型不揮発性メモリ素子を含む論理素子を提供するところにある。
本発明が解決しようとする第５の技術的課題は、前記本発明の技術的思想が適用されたＣＭＯＳＦＥＴを含む半導体装置を提供するところにある。
本発明が解決しようとする第６の技術的課題は、相補型不揮発性メモリ素子の読み込み動作回路を提供するところにある。
【課題を解決するための手段】
【００１１】
前記第１の技術的課題を達成するために本発明は、第１不揮発性メモリ素子と前記第１不揮発性メモリ素子と相補的関係にある第２不揮発性メモリ素子が順次に積層されている、前記第２不揮発性メモリ素子は向かい合わせた状態で備えられていることを特徴とする不揮発性メモリ素子を提供する。
【００１２】
前記第１及び第２不揮発性メモリ素子の間にボンディング材がさらに備えられうる。
前記第１不揮発性メモリ素子は、第１素子分離層、前記第１素子分離層間に形成されたｐ型第１及び第２不純物領域、前記ｐ型第１及び第２不純物領域間に備えられた第１チャンネルを含む第１基板と、前記第１チャンネル上に形成された第１ゲート積層物を含み、前記第１ゲート積層物は順次に積層された第１絶縁層、第１データ保存層、第２絶縁層及び第１コントロールゲートを含みうる。
【００１３】
前記第２不揮発性メモリ素子は、素子分離層と前記素子分離層との間に形成されたｎ型第１及び第２不純物領域と前記ｎ型第１及び第２不純物領域との間に備えられたチャンネルを含む基板と、前記チャンネル上に形成されたゲート積層物と、を含み、前記ゲート積層物は、順次に積層された第１絶縁層、データ保存層、第２絶縁層及びコントロールゲートを含みうる。
【００１４】
前記ｎ型第１及び第２不純物領域に各々前記ｎ型第１及び第２不純物領域の外に延伸された第１及び第２コンタクトパッド層が備えられうる。
一方、前記第２不揮発性メモリ素子は、第２素子分離層、前記第２素子分離層間に形成されたｎ型第１及び第２不純物領域と前記ｎ型第１及び第２不純物領域との間に備えられた第２チャンネルを含む第２基板と、前記ｎ型第１及び第２不純物領域間の前記第２チャンネル上に備えられた第２ゲート積層物と、を含み、前記第２ゲート積層物は、順次に積層された第３絶縁層、第２データ保存層、第４絶縁層及び第２コントロールゲートを含みうる。
【００１５】
この場合に前記ｐ型第２不純物領域と前記ｎ型第２不純物領域は連結されうる。そして、前記ｐ型第１及び第２不純物領域に各々前記ｐ型第１及び第２不純物領域の外に延伸された第１及び第２コンタクトパッド層が備えられうる。
前記ｐ型第１及び第２不純物領域に各々前記ｐ型第１及び第２不純物領域の外に延伸された第１及び第２コンタクトパッド層を備え、前記第１及び第２コンタクトパッド層と前記第１ゲート積層物とを覆う第１層間絶縁層を具備しうる。
【００１６】
前記ｎ型第１及び第２不純物領域に各々前記ｎ型第１及び第２不純物領域の外に延伸された第３及び第４コンタクトパッド層を備え、前記第３及び第４コンタクトパッド層と前記第２ゲート積層物とを覆い、前記第１層間絶縁層にボンディングされた第２層間絶縁層を具備しうる。
前記第３及び第４コンタクトパッド層の延伸された長さは、各々前記第１及び第２コンタクトパッド層の延伸された長さより短い。
前記基板は、ＳＯＩ基板またはシリコン基板でありうる。
前記データ保存層と前記第１データ保存層は、シリコン窒化物層、ナノドット層及びｈｉｇｈ−ｋ層のうち、何れか１つでありうる。
【００１７】
前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１コンタクトパッド層及び第２コンタクトパッド層に各々連結された第１導電性プラグ及び第２導電性プラグが備えられており、前記第２基板、前記第２素子分離層及び前記第２層間絶縁層よりなる積層物に前記第３コンタクトパッド層及び第４コンタクトパッド層に各々連結された第３導電性プラグ及び第４導電性プラグが備えられており、前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１ゲート積層物に連結された第１ゲート導電性プラグが備えられており、前記第２基板に前記第２ゲート積層物に連結された第２ゲート導電性プラグが備えられており、前記第２基板の前記第１導電性プラグないし第４導電性プラグの周りに各々前記第１導電性プラグないし第４導電性プラグの全面を覆う第１コンタクトパッドないし第４コンタクトパッドが備えられており、前記第１ゲート導電性プラグ及び第２ゲート導電性プラグの周りに各々前記第１ゲート導電性プラグ及び第２ゲート導電性プラグの全面を覆う第１ゲートコンタクトパッド及び第２ゲートコンタクトパッドが備えられている。
【００１８】
前記第１層間絶縁層は、前記第１ゲート積層物の上面が露出されるように備えられうる。そして、前記第２層間絶縁層は、前記第２ゲート積層物の上面が露出されるように備えられうる。
前記第３及び第４コンタクトパッド層は、前記第２素子分離層上に、または前記第２素子分離層にわたって延伸されうる。
前記第２ゲート積層物を覆い、前記第１層間絶縁層にボンディングされた第２層間絶縁層を具備しうる。
【００１９】
本発明の他の実施形態によれば、前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１及び第２コンタクトパッド層に各々連結された第１及び第２導電性プラグが備えられており、前記第２基板に前記ｎ型第１及び第２不純物領域に各々連結された第３及び第４導電性プラグが備えられており、前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１ゲート積層物に連結された第１ゲート導電性プラグが備えられており、前記第２基板に前記第２ゲート積層物に連結された第２ゲート導電性プラグが備えられており、前記第２基板の前記第１ないし第４導電性プラグの周りに各々前記第１ないし第４導電性プラグの全面を覆う第１ないし第４コンタクトパッドが備えられており、前記第１及び第２ゲート導電性プラグの周りに各々前記第１及び第２ゲート導電性プラグの全面を覆う第１及び第２ゲートコンタクトパッドが備えられている。
【００２０】
前記第２の技術的課題を達成するために本発明は、ｐ型第１及び第２不純物領域と第１チャンネルを有する第１基板、前記第１チャンネル上に形成された第１ゲート積層物を含む第１不揮発性メモリ素子と、ｎ型第１及び第２不純物領域と第２チャンネルを有する第２基板、前記第２チャンネル上に形成された第２ゲート積層物を含み、前記第１不揮発性メモリ素子と相補的関係にあり、前記第１不揮発性メモリ素子上に備えられた第２不揮発性メモリ素子と、を備える不揮発性メモリ素子の動作方法において、前記第１及び第２不揮発性メモリ素子に記録されたデータを読込む段階及び前記読み込んだ第１データと記録しようとする第２データとを比較する段階を含むことを特徴とする不揮発性メモリ素子の動作方法を提供する。
【００２１】
前記比較の結果、前記第１及び第２データが同じである場合、前記第１及び第２不揮発性メモリ素子に記録されたデータをそのまま保持しうる。
前記比較の結果、前記第１及び第２データの全部が異なる場合、前記ｐ型第１及び第２不純物領域の間に電位差が存在するように電圧を印加する段階、前記第１ゲート積層物に第１書き込み電圧を印加する段階、前記ｎ型第１及び第２不純物領域間に電位差が存在するように電圧を印加する段階及び前記第２ゲート積層物に第２書き込み電圧を印加する段階を含みうる。
【００２２】
前記比較の結果、前記第１及び第２データの一部が異なる場合、前記第１及び第２不揮発性メモリ素子のうち、何れか１つに記録されたデータはそのまま保持し、残りの１つに記録されたデータは変えられる。
【００２３】
前記ｎ型第１及び第２不純物領域と前記第２ゲート積層物に各々０Ｖを印加して前記第２不揮発性メモリ素子に記録されたデータはそのまま保持しうる。
前記ｎ型第１及び第２不純物領域に電位差が存在するように電圧を印加し、前記第２ゲート積層物に書き込み電圧を印加して前記第２不揮発性メモリ素子にデータを記録しうる。
本発明はまた、前記第２の技術的課題を達成するために、ｐ型第１及び第２不純物領域と第１チャンネルを有する第１基板、前記第１チャンネル上に形成された第１ゲート積層物を含む第１不揮発性メモリ素子と、ｎ型第１及び第２不純物領域と第２チャンネルを有する第２基板、前記第２チャンネル上に形成された第２ゲート積層物を含み、前記第１不揮発性メモリ素子と相補的関係にあり、前記第１不揮発性メモリ素子上に備えられた第２不揮発性メモリ素子を含む不揮発性メモリ素子の動作方法において、前記ｎ型第１及び第２不純物領域間に電位差が存在するように電圧を印加する段階及び前記第２ゲート積層物に消去電圧を印加して前記第２不揮発性メモリ素子に記録されたデータを消去する段階を含むことを特徴とする不揮発性メモリ素子の消去方法を提供する。
【００２４】
この際、前記ｐ型第１及び第２不純物領域間に電位差が存在するように電圧を印加する段階及び前記第１ゲート積層物に消去電圧を印加して前記第１不揮発性メモリ素子に記録されたデータを消去する段階を含みうる。
前記第１及び第２不揮発性メモリ素子に記録されたデータを先に読み込んで確認することができる。
【００２５】
本発明はまた、前記第２の技術的課題を達成するために、ｐ型第１及び第２不純物領域と第１チャンネルを有する第１基板、前記第１チャンネル上に形成された第１ゲート積層物とを含む第１不揮発性メモリ素子と、ｎ型第１及び第２不純物領域と第２チャンネルを有する第２基板、前記第２チャンネル上に形成された第２ゲート積層物を含み、前記第１不揮発性メモリ素子と相補的関係にあり、前記第１不揮発性メモリ素子上に備えられた第２不揮発性メモリ素子を含む不揮発性メモリ素子の動作方法において、前記ｐ型第１及び第２不純物領域間に電位差が存在するように電圧を印加する段階及び前記第１ゲート積層物に消去電圧を印加して前記第１不揮発性メモリ素子に記録されたデータを消去する段階を含むことを特徴とする不揮発性メモリ素子の消去方法を提供する。
この場合、前記第１及び第２不揮発性メモリ素子についてのデータ状態を先に読み込んで確認することができる。
【００２６】
本発明はまた、前記第２技術的課題を達成するために、ｐ型第１及び第２不純物領域と第１チャンネルを有する第１基板、前記第１チャンネル上に形成された第１ゲート積層物を含む第１不揮発性メモリ素子と、ｎ型第１及び第２不純物領域と第２チャンネルを有する第２基板、前記第２チャンネル上に形成された第２ゲート積層物を含み、前記第１不揮発性メモリ素子と相補的関係にあり、前記第１不揮発性メモリ素子上に備えられた第２不揮発性メモリ素子を含み、前記ｎ型第２不純物領域と前記ｐ型第２不純物領域が連結された不揮発性メモリ素子の動作方法において、前記第１及び第２ゲート積層物に電圧を印加した後、前記不揮発性メモリ素子から出力電圧が検出されるまで前記電圧を徐々に低める第１段階、前記不揮発性メモリ素子から第１出力電圧が検出されたときの前記第１及び第２ゲート積層物に印加された電圧を認識して前記第１不揮発性メモリ素子に記録された第１データを読込む第２段階、前記不揮発性メモリ素子から第１出力電圧が検出されると同時に、前記第１及び第２ゲート積層物に印加される前記電圧を遮断する第３段階、前記電圧が遮断された直後、前記第１及び第２不揮発性メモリ素子の入力電圧対出力電圧を表した相補的特性曲線から前記第２不揮発性メモリ素子に記録されたデータを読込める電圧を前記第１及び第２ゲート積層物に印加したとき、前記不揮発性メモリ素子の第２出力電圧を測定する第４段階、前記第１出力電圧が検出されたときの前記第１及び第２ゲート積層物に印加された電圧と前記第２出力電圧を比較して前記第２不揮発性メモリ素子に記録された第２データを読込む第５段階及び前記第１及び第２データを合わせて出力する第６段階を含むことを特徴とする不揮発性メモリ素子の読み込み方法を提供する。
【００２７】
ここで、前記第２段階は、前記第１及び第２ゲート積層物に電圧を印加する間に前記不揮発性メモリ素子から出力される電圧を第１基準電圧と比較する段階、前記不揮発性メモリ素子から出力される電圧が前記第１出力電圧になる瞬間に前記第１及び第２ゲート積層物に印加された電圧を第２基準電圧と比較する段階及び前記第１出力電圧になる瞬間に前記第１及び第２ゲート積層物に印加された電圧が前記第２基準電圧より大きいとき、前記第１不揮発性メモリ素子に記録されたデータに相応するビットデータを出力する段階をさらに含みうる。
【００２８】
この際、前記第２出力電圧は、前記第１及び第２不揮発性メモリ素子の出力端に連結された電圧比較回路部を通じて測定できる。
また、前記第４段階で前記電圧が遮断された直後、前記第１及び第２ゲート積層物に０Ｖを印加できる。
前記０Ｖ電圧は前記電圧が遮断されると同時に、オン状態になり、一端は接地されており、他端は電源と前記不揮発性メモリ素子の前記第１及び第２ゲート積層物との間に連結されたトランジスタから印加できる。
【００２９】
前記第１ないし第６段階を経て前記不揮発性メモリ素子に記録されたデータを読み込んだ後、読み込んだデータのうち、一部または全部を異なるデータに変えられる。
前記第１及び第２不揮発性メモリ素子は各々少なくとも１ビットデータが記録されている。
【００３０】
本発明はまた、前記第２の技術的課題を達成するために、ｐ型第１及び第２不純物領域と第１チャンネルを有する第１基板、前記第１チャンネル上に形成された第１ゲート積層物を含む第１不揮発性メモリ素子と、ｎ型第１及び第２不純物領域と第２チャンネルを有する第２基板、前記第２チャンネル上に形成された第２ゲート積層物を含み、前記第１不揮発性メモリ素子と相補的関係にあり、前記第１不揮発性メモリ素子上に備えられた第２不揮発性メモリ素子を備えるが、前記ｎ型第２不純物領域と前記ｐ型第２不純物領域とが連結された不揮発性メモリ素子の動作方法において、前記第１不揮発性メモリ素子に記録された第１データを読込む第１段階、前記第２不揮発性メモリ素子に記録された第２データを読込む第２段階及び前記第１及び第２データを合わせて少なくとも２ビットのデータを出力する第３段階を含むことを特徴とする不揮発性メモリ素子の読み込み方法を提供する。
【００３１】
ここで、前記第１段階は、前記第１及び第２ゲート積層物に電圧を印加した後、前記不揮発性メモリ素子から出力電圧が検出されるまで前記電圧を徐々に低める段階、前記不揮発性メモリ素子から第１出力電圧を検出する段階、前記第１出力電圧が検出された後、前記第１及び第２ゲート積層物に印加される電圧を遮断する段階、前記第１出力電圧が検出された瞬間に前記第１及び第２ゲート積層物に印加された電圧を基準電圧と比較する段階及び前記第１出力電圧が検出された瞬間に前記第１及び第２ゲート積層物に印加された電圧と前記基準電圧との比較の結果をエンコーディングしてビットデータとして出力する段階を含みうる。
【００３２】
また、前記第２段階は、前記第１及び第２ゲート積層物に電圧を印加した後、前記不揮発性メモリ素子から出力電圧が検出されるまで前記電圧を徐々に低める段階、前記不揮発性メモリ素子から第１出力電圧を検出する段階、前記第１出力電圧が検出された後、前記第１及び第２ゲート積層物に印加される電圧を遮断する段階、前記第１及び第２ゲート積層物に前記第１及び第２不揮発性メモリ素子の入力電圧対出力電圧を表した相補的特性曲線から前記第２不揮発性メモリ素子に記録されたデータを読込める電圧を前記第１及び第２ゲート積層物に印加する段階、前記第１及び第２ゲート積層物に前記第２不揮発性メモリ素子に記録されたデータを読込める電圧が印加されたとき、前記不揮発性メモリ素子から出力される第２出力電圧を測定する段階、前記第２出力電圧を基準電圧と比較する段階及び前記第２出力電圧と前記基準電圧の比較の結果をエンコーディングしてビットデータとして出力する段階を含みうる。
【００３３】
また、前記第１出力電圧が検出されつつ、前記第１及び第２ゲート積層物に印加される電圧を遮断した直後、前記第１及び第２ゲート積層物に０Ｖの電圧を印加できる。この際、前記０Ｖ電圧は前記電圧が遮断されると同時に、オン状態になり、一端は接地されており、他端は電源と前記不揮発性メモリ素子の前記第１及び第２ゲート積層物の間に連結されたトランジスタを用いて印加できる。
【００３４】
また、前記第１ないし第３段階を経て前記不揮発性メモリ素子に記録されたデータを読み込んだ後、読み込んだデータのうち、一部または全部を異なるデータに変えられる。
前記第３の技術的課題を達成するために本発明は、第１基板に第１不揮発性メモリ素子を形成する第１段階、第２基板に前記第１不揮発性メモリ素子と相補的関係にある第２不揮発性メモリ素子を形成する第２段階及び前記第１及び第２不揮発性メモリ素子が対向するように前記第１及び第２基板をボンディングする第３段階を含むことを特徴とする不揮発性メモリ素子の製造方法を提供する。
【００３５】
前記製造方法において前記第１段階は、前記第１基板の所定領域に第１素子分離層を形成し、前記第１素子分離層間の前記第１基板に離隔されたｐ型第１及び第２不純物領域を形成し、前記ｐ型第１及び第２不純物領域間に第１チャンネルを形成する段階、前記第１チャンネル上に少なくとも何れか１つのデータ保存層を備える第１ゲート積層物を形成する段階、前記ｐ型第１及び第２不純物領域に各々第１及び第２コンタクトパッド層を形成する段階、前記第１基板上に前記第１ゲート積層物と前記第１及び第２コンタクトパッド層とを覆う第１層間絶縁層を形成する段階及び前記第１層間絶縁層の表面を平坦化する段階をさらに含みうる。
また、前記第２段階は、前記第２基板に第２素子分離層を形成し、前記第２素子分離層間の前記第２基板にｎ型第１及び第２不純物領域を形成し、前記ｎ型第１及び第２不純物領域間に第２チャンネルを形成する段階と、前記第２チャンネル上に少なくとも１つのデータ保存層を備える第２ゲート積層物を形成する段階と、前記ｎ型第１及び第２不純物領域に各々第３及び第４コンタクトパッド層を形成する段階と、前記第２基板上に前記第２ゲート積層物と前記第３及び第４コンタクトパッド層とを覆う第２層間絶縁層を形成する段階と、前記第２層間絶縁層の表面を平坦化する段階と、を含んでいてもよい。
【００３６】
そして、前記第１ゲート積層物を形成する段階は、前記第１基板上に第１絶縁層、第１データ保存層、第２絶縁層及び第１コントロールゲートを順次に形成する段階、前記第１コントロールゲート上に前記第１チャンネルを限定する感光膜パターンを形成する段階及び前記感光膜パターンをエッチングマスクとして前記第１コントロールゲート、前記第２絶縁層、前記第１データ保存層及び前記第１絶縁層を順次にエッチングする段階を含みうる。
【００３７】
また、前記第１及び第２コンタクトパッド層は、前記第１素子分離層上に、または前記第１素子分離層にわたって延伸されるように形成しうる。
前記第１基板は、ｎ型シリコン基板またはＳＯＩ基板であり得、前記第２基板はｐ型シリコン基板またはＳＯＩ基板であり得る。
【００３８】
また、前記第２段階は、前記第２基板に第２素子分離層を形成し、前記第２素子分離層間の前記第２基板にｎ型第１及び第２不純物領域を形成し、前記ｎ型第１及び第２不純物領域間に第２チャンネルを形成する段階、前記第２チャンネル上に少なくとも何れか１つのデータ保存層を備える第２ゲート積層物を形成する段階、前記ｎ型第１及び第２不純物領域に各々第３及び第４コンタクトパッド層を形成する段階、前記第２基板上に前記第２ゲート積層物と前記第３及び第４コンタクトパッド層とを覆う第２層間絶縁層を形成する段階及び前記第２層間絶縁層の表面を平坦化する段階を含みうる。この際、前記第１層間絶縁層は、前記第１ゲート積層物が露出されるまで平坦化でき、前記第２層間絶縁層も前記第２ゲート積層物が露出されるまで平坦化できる。
また、前記第２段階は、前記第２基板に第２素子分離層を形成し、前記第２素子分離層間の前記第２基板にｎ型第１及び第２不純物領域を形成し、前記ｎ型第１及び第２不純物領域間に第２チャンネルを形成する段階と、前記第２チャンネル上に少なくとも１つのデータ保存層を備える第２ゲート積層物を形成する段階と、前記ｎ型第１及び第２不純物領域に各々第３及び第４コンタクトパッド層を形成する段階と、前記第２基板上に前記第２ゲート積層物と前記第３及び第４コンタクトパッド層とを覆う第２層間絶縁層を形成する段階と、前記第２層間絶縁層の表面を平坦化する段階と、を含んでいてもよい。
【００３９】
また、前記第２ゲート積層物を形成する段階は、前記第２基板上に第３絶縁層、第２データ保存層、第４絶縁層及び第２コントロールゲートを順次に形成する段階、前記第２コントロールゲート上に前記第２チャンネルを限定する感光膜パターンを形成する段階及び前記感光膜パターンをエッチングマスクとして前記第２コントロールゲート、前記第３絶縁層、前記第２データ保存層及び前記第４絶縁層を順次にエッチングする段階を含みうる。
また、前記第３及び第４コンタクトパッド層は、前記第２素子分離層上にまたは前記第２素子分離層にわたって延伸しうる。
【００４０】
本発明の他の実施形態によれば、前記第２段階は、前記第２基板に第２素子分離層を形成し、前記第２素子分離層間の前記第２基板にｎ型第１及び第２不純物領域を形成し、前記ｎ型第１及び第２不純物領域間に第２チャンネルを形成する段階、前記第２チャンネル上に少なくとも何れか１つのデータ保存層を備える第２ゲート積層物を形成する段階、前記第２基板上に前記第２ゲート積層物を覆う第２層間絶縁層を形成する段階及び前記第また、２層間絶縁層の表面を平坦化する段階を含みうる。
前記第２段階は、前記第２基板に第２素子分離層を形成し、前記第２素子分離層間の前記第２基板にｎ型第１及び第２不純物領域を形成し、前記ｎ型第１及び第２不純物領域間に第２チャンネルを形成する段階と、前記第２チャンネル上に少なくとも１つのデータ保存層を備える第２ゲート積層物を形成する段階と、前記第２基板上に前記第２ゲート積層物を覆う第２層間絶縁層を形成する段階と、前記第２層間絶縁層の表面を平坦化する段階と、を含んでいてもよい。
【００４１】
また、前記ボンディング後、前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１コンタクトパッド層及び第２コンタクトパッド層が各々露出される第１ビアホール及び第２ビアホールを形成する段階、前記第１ビアホール及び第２ビアホールを各々第１導電性プラグ及び第２導電性プラグで充填する段階、前記第２基板、前記第２素子分離層及び前記第２層間絶縁層よりなる積層物に前記第３コンタクトパッド層及び第４コンタクトパッド層が各々露出される第３ビアホール及び第４ビアホールを形成する段階、前記第３ビアホール及び第４ビアホールを各々第３導電性プラグ及び第４導電性プラグで充填する段階、前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる前記積層物に前記第１ゲート積層物が露出される第１ゲートビアホールを形成する段階、前記第１ゲートビアホールを第１ゲート導電性プラグで充填する段階、前記第２基板に前記第２ゲート積層物が露出される第２ゲートビアホールを形成する段階、前記第２ゲートビアホールを第２ゲート導電性プラグで充填する段階及び前記第２基板の前記第１ビアホールないし第４ビアホールの周りに各々前記第１導電性プラグないし第４導電性プラグの全面を覆う第１コンタクトパッドないし第４コンタクトパッドを形成しつつ、前記第１ゲートビアホール及び第２ゲートビアホールの周りに各々前記第１ゲート導電性プラグの全面を覆う第１及び第２ゲートパッドを形成する段階を含みうる。
【００４２】
または、前記ボンディング後、前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１コンタクトパッド層及び第２コンタクトパッド層が各々露出される第１ビアホール及び第２ビアホールを形成する段階、前記第１ビアホール及び第２ビアホールを各々第１導電性プラグ及び第２導電性プラグで充填する段階、前記第２基板及び前記素子分離層よりなる積層物に前記第３コンタクトパッド層及び第４コンタクトパッド層が各々露出される第３ビアホール及び第４ビアホールを形成する段階、前記第３ビアホール及び第４ビアホールを各々第３導電性プラグ及び第４導電性プラグで充填する段階、前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる前記積層物に前記第１ゲート積層物が露出される第１ゲートビアホールを形成する段階、前記第１ゲートビアホールを第１ゲート導電性プラグで充填する段階、前記第２基板に前記第２ゲート積層物が露出される第２ゲートビアホールを形成する段階、前記第２ゲートビアホールを第２ゲート導電性プラグで充填する段階及び前記第２基板の前記第１ビアホールないし第４ビアホールの周りに各々前記第１導電性プラグないし第４導電性プラグの全面を覆う第１コンタクトパッドないし第４コンタクトパッドを形成しつつ、前記第１ゲートビアホール及び第２ゲートビアホールの周りに各々前記第１ゲート導電性プラグの全面を覆う第１ゲートパッド及び第２ゲートパッドを形成する段階を含みうる。
【００４３】
または、前記ボンディング後、前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１コンタクトパッド層及び第２コンタクトパッド層が各々露出される第１ビアホール及び第２ビアホールを形成する段階、前記第１ビアホール及び第２ビアホールを各々第１導電性プラグ及び第２導電性プラグで充填する段階、前記第２基板に前記ｎ型第１及び第２不純物領域が各々露出される第３ビアホール及び第４ビアホールを形成する段階、前記第３ビアホール及び第４ビアホールを各々第３導電性プラグ及び第４導電性プラグで充填する段階、前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる前記積層物に前記第１ゲート積層物が露出される第１ゲートビアホールを形成する段階、前記第１ゲートビアホールを第１ゲート導電性プラグで充填する段階、前記第２基板に前記第２ゲート積層物が露出される第２ゲートビアホールを形成する段階、前記第２ゲートビアホールを第２ゲート導電性プラグで充填する段階及び前記第２基板の前記第１ビアホールないし第４ビアホールの周りに各々前記第１ないし第４導電性プラグの全面を覆う第１コンタクトパッドないし第４コンタクトパッドを形成しつつ、前記第１ゲートビアホール及び第２ゲートビアホールの周りに各々前記第１ゲート導電性プラグの全面を覆う第１ゲートパッド及び第２ゲートパッドを形成する段階を含みうる。
【００４４】
前記ｎ型第１及び第２不純物領域の形成に先立って前記第２基板の前記ｎ型第１及び第２不純物領域より深い所に前記第２基板を二分するための不純物層を形成しうる。そして、前記ボンディングに先立って前記二分のための不純物層を中心に前記第２基板の前記ｎ型第１及び第２不純物領域が形成されていない側を除去しうる。
【００４５】
前記第４技術的課題を達成するために本発明は、第１不揮発性メモリ素子、前記第１不揮発性メモリ素子と相補的関係にある第２不揮発性メモリ素子、第３不揮発性メモリ素子及び前記第３不揮発性メモリ素子と相補的関係にある第４不揮発性メモリ素子が順次に積層されているが、前記第２及び第４不揮発性メモリ素子は向かい合わせた状態で備えられていることを特徴とする論理素子を提供する。
【００４６】
前記論理素子において前記第１及び第４不揮発性メモリ素子は、同じＮ型不揮発性メモリ素子であり得、前記第２及び第３不揮発性メモリ素子は、同じＰ型不揮発性メモリ素子であり得る。
前記第１不揮発性メモリ素子は、第１素子分離層と、前記第１素子分離層の間に形成された第１及び第２不純物領域と、前記第１及び第２不純物領域の間に備えられた第１チャンネルとを備える第１基板、前記第１チャンネル上に備えられた第１ゲート積層物、前記第１及び第２不純物領域上に備えられた第１及び第２コンタクトパッド層及び前記第１及び第２コンタクトパッド層と前記第１ゲート積層物とを覆う第１層間絶縁層を含みうる。
【００４７】
前記第２不揮発性メモリ素子は、第２素子分離層と、前記第２素子分離層の間に形成された第３及び第４不純物領域と、前記第３及び第４不純物領域の間に備えられた第２チャンネルとを備える第２基板、前記第２チャンネル上に備えられた第２ゲート積層物、前記第３及び第４不純物領域上に備えられた第３及び第４コンタクトパッド層及び前記第３及び第４コンタクトパッド層と前記第２ゲート積層物とを覆い、前記第１層間絶縁層にボンディングされた第２層間絶縁層を含みうる。
【００４８】
前記第３不揮発性メモリ素子は、第３素子分離層と、前記第３素子分離層の間に形成された第５及び第６不純物領域と、前記第５及び第６不純物領域の間に備えられた第３チャンネルとを備え、前記第２基板にボンディングされた第３基板、前記第３チャンネル上に備えられた第３ゲート積層物、前記第５及び第６不純物領域上に備えられた第５及び第６コンタクトパッド層及び前記第５及び第６コンタクトパッド層と前記第３ゲート積層物を覆う第３層間絶縁層を含みうる。
【００４９】
前記第４不揮発性メモリ素子は、第４素子分離層と、前記第４素子分離層の間に形成された第７及び第８不純物領域と、前記第７及び第８不純物領域の間に備えられた第４チャンネルを備える第４基板、前記第４チャンネル上に備えられた第４ゲート積層物、前記第７及び第８不純物領域上に備えられた第７及び第８コンタクトパッド層及び前記第７及び第８コンタクトパッド層と前記第４ゲート積層物とを覆い、前記第３層間絶縁層にボンディングされた第４層間絶縁層を含みうる。
【００５０】
前記第４不揮発性メモリ素子は、第４素子分離層と、前記第４素子分離層の間に形成された第７及び第８不純物領域と、前記第７及び第８不純物領域の間に備えられた第４チャンネルを備える第４基板、前記第４チャンネル上に備えられた第４ゲート積層物及び前記第４ゲート積層物を覆い、前記第３層間絶縁層にボンディングされた第４層間絶縁層を含みうる。
【００５１】
前記第１ないし第８コンタクトパッド層は、各々に隣接した素子分離層上に延伸されうる。この際、前記第１ないし第８コンタクトパッド層中のうち、一部は隣接した素子分離層から離隔された状態で延伸されており、残りは前記素子分離層上に延伸されうる。
【００５２】
前記論理素子は、前記第１及び第２コンタクトパッド層に各々連結されるように前記第１及び第２コンタクトパッド層上の積層物に形成された第１及び第２導電性プラグ、前記第３及び第４コンタクトパッド層に各々連結されるように前記第３及び第４コンタクトパッド層上の積層物に形成された第３及び第４導電性プラグ、前記第５及び第６コンタクトパッド層に各々連結されるように前記第５及び第６コンタクトパッド層上の積層物に形成された第５及び第６導電性プラグ、前記第７及び第８コンタクトパッド層に各々連結されるように前記第７及び第８コンタクトパッド層上の積層物に形成された第７及び第８導電性プラグ、前記第１ゲート積層物に連結されるように前記第１ゲート積層物上の積層物に形成された第１ゲート導電性プラグ、前記第２ゲート積層物に連結されるように前記第２ゲート積層物上の積層物に形成された第２ゲート導電性プラグ、前記第３ゲート積層物に連結されるように前記第３ゲート積層物上の積層物に形成された第３ゲート導電性プラグ、前記第４ゲート積層物に連結されるように前記第４ゲート積層物上の積層物に形成された第４ゲート導電性プラグ、前記第１、第３及び第７導電性プラグを連結する第１コンタクトパッド、前記第４及び第６導電性プラグを連結する第２コンタクトパッド、前記第２及び第８導電性プラグを連結する第３コンタクトパッド、前記第５導電性プラグに連結された第４コンタクトパッド、前記第１及び第２ゲート導電性プラグを連結する第１ゲートコンタクトパッド及び前記第３及び第４ゲート導電性プラグを連結する第２ゲートコンタクトパッドをさらに具備しうる。この際、前記第１コンタクトパッドは、第１、第３及び第７導電性プラグを連結する代わりに、前記第１、第３、第５及び第７導電性プラグを連結することもできる。
【００５３】
前記論理素子はまた、前記第７及び第８導電性プラグを各々前記第７及び第８不純物領域に各々連結されるように前記第４基板に具備しうる。
前記第１ないし第４ゲート積層物は、順次に積層された第１絶縁層、少なくとも１つのデータ保存層、第２絶縁層及びコントロールゲートを具備しうる。
前記第１ないし第８コンタクトパッド層の延伸された長さは同一か、一部が異なりうる。この際、前記第１、第３、第５及び第７コンタクトパッド層の延伸された長さは、前記第１コンタクトパッド層から前記第７コンタクトパッド層に行くほど短い。
【００５４】
前記第１ないし第８コンタクトパッド層のうち、少なくとも一部は相異なる方向に延伸されうる。
前記第１、第３及び第５コンタクトパッド層の延伸された長さは、前記第１コンタクトパッド層から前記第５コンタクトパッド層に行くほど短い。
前記第５の技術的課題を達成するために本発明は、第１トランジスタ、前記第１トランジスタと相補的関係にある第２トランジスタよりなるＣＭＯＳＦＥＴを含む半導体装置において、前記第１及び第２トランジスタは、それぞれのゲートが対向するようにボンディングされたことを特徴とする半導体装置を提供する。
【００５５】
前記半導体装置において前記ＣＭＯＳＦＥＴは、第１半導体装置上に備えられ、前記ＣＭＯＳＦＥＴ上に第２半導体装置がさらに備えられうる。この際、前記第１半導体素子は、入出力及びコントロール素子、ＲＦ ＡＳＩＣ素子及びＡｎａｌｏｇ ＡＳＩＣ素子のうち、少なくとも何れか１つでありうる。そして、前記第２半導体素子は、中央処理装置、キャッシュメモリ、メインメモリ及びＤＳＰチップのうち、少なくとも何れか１つでありうる。
【００５６】
前記第６技術的課題を達成するために本発明は、相補的関係にある第１及び第２不揮発性メモリ素子を含むメモリ素子、前記メモリ素子から出力される電圧と第１基準電圧とを比較する第１電圧比較部、前記メモリ素子の所定範囲のスイーピング電圧を供給する第１電源部、前記第１電圧比較部から与えられる信号により動作され、前記メモリ素子の入力端に印加される電圧と第２基準電圧とを比較する第２電圧比較部、前記第２電圧比較部から出力される信号をエンコーディングするエンコーダ、前記第１電源部から前記メモリ素子に印加される前記スイーピング電圧を断続する第１断続手段、前記第１電圧比較器から与えられる信号によって前記メモリ素子と前記第２電圧比較部との間をオフにする第２断続手段、前記第１電圧比較部から与えられる信号と共に前記第１及び第２断続手段の動作を制御する制御手段、前記第１電圧比較部から与えられる信号によって前記メモリ素子に所定の電圧を印加する第２電源部及び前記第２電源部から前記メモリ素子に所定の電圧が印加されたとき、前記メモリ素子から出力される電圧と前記エンコーダから与えられる信号に対応する電圧とを比較して所定のビットデータを出力する電圧比較回路部を含むことを特徴とする不揮発性メモリ素子の読み込み動作回路を提供する。
【００５７】
前記読み込み動作回路で前記第１及び第２不揮発性メモリ素子は各々少なくとも１ビットデータが記録されるＰ型及びＮ型不揮発性メモリ素子でありうる。
前記第１電圧比較部は、第１比較器を含みうる。そして、前記第２電圧比較部は少なくとも１つの比較器を含みうる。
前記第１断続手段は、前記第１電源部と前記メモリ素子との間に備えられた第１パストランジスタでありうる。そして、前記第２断続手段は、前記メモリ素子と前記第２電圧比較部との間に備えられた第２パストランジスタでありうる。
【００５８】
前記制御手段は、前記第１及び第２断続手段に前記第１電圧比較器から与えられる信号を反転させて印加するインバータでありうる。
前記第２電源部は、前記メモリ素子に０Ｖを印加する、接地されたトランジスタを含みうる。
【００５９】
前記第６の技術的課題を達成するために本発明は、相補的関係にある第１及び第２不揮発性メモリ素子を含むメモリ素子、前記メモリ素子から出力される電圧と第１基準電圧とを比較する第１電圧比較部、前記メモリ素子の所定範囲のスイーピング電圧を供給する第１電源部、前記第１電圧比較部から与えられる信号により動作され、前記メモリ素子の入力端に印加される電圧と第２基準電圧とを比較する第２電圧比較部、前記第２電圧比較部から出力される信号をエンコーディングする第１エンコーダ、前記第１電源部から前記メモリ素子に印加される前記スイーピング電圧を断続する第１断続手段、前記第１電圧比較器から与えられる信号によって前記メモリ素子と前記第２電圧比較部との間をオフにする第２断続手段、前記第１電圧比較部から与えられる信号と共に前記第１及び第２断続手段の動作を制御する制御手段、前記第１電圧比較部から与えられる信号によって前記メモリ素子に所定の電圧を印加する第２電源部、前記第２電源部から前記メモリ素子に所定の電圧が印加されつつ動作が開始され、この際、前記メモリ素子から出力される電圧と第３基準電圧とを比較する第３電圧比較部、前記第３電圧比較部から出力される信号をエンコーディングする第２エンコーダ及び前記第１及び第２エンコーダから与えられる信号をエンコーディングして所定のビットデータを出力する第３エンコーダを含むことを特徴とする不揮発性メモリ素子の読み込み動作回路を提供する。
【００６０】
ここで、前記第３電圧比較部は、少なくとも何れか１つの比較器を含むことができ、望ましくは、前記第２電圧比較部と第３電圧比較部は、同数の比較器を含みうる。
前述したように、本発明のメモリ素子は立体的に積層されたＰ型不揮発性メモリ素子とＮ型不揮発性メモリ素子とを含む不揮発性ＣＭＯＳメモリ素子であり、前記両不揮発性メモリ素子を各々に適した基板に別途に形成した後、両基板をボンディングしたものである。
【００６１】
従って、本発明を利用すれば、モビリティを向上させ、前記両不揮発性メモリ素子を１つの基板に構成するときに必要であったウェル工程を省略できて工程数を減らし、平面配置に比べて集積度を高めうる。
また、単位メモリセルが不揮発性ＰＭＯＳ及びＮＭＯＳメモリを含むＣＭＯＳメモリであるために、セル当り少なくとも２ビットを保存でき、１つのチップにＣＭＯＳメモリとＣＭＯＳロジックとを共に構成しうる。
【００６２】
また、不揮発性ＰＭＯＳメモリとＮＭＯＳメモリとの相補作用を用いた出力電圧検出方式を用いてデータを読込むために、ビットスケールアップの限界を克服しうる。
また、読み込み動作で不揮発性ＰＭＯＳメモリとＮＭＯＳメモリのうち、何れか１つのデータ状態を読み込んだ後、他の１つのメモリのデータ状態は、二メモリの相補関係曲線を用いて読込めるため、読み込み段階を減らしうる。
【００６３】
また、書き込み及び消去動作がブロック単位でなく、セル単位よりなりうるので、該当動作の速度を向上させ、かつ消費電力も減らしうる。
【発明の効果】
【００６４】
本発明のメモリ素子を利用すれば、モビリティを向上させることができ、前記２つの不揮発性メモリ素子を１つの基板に構成するとき、必要であったウェル工程を省略できるので工程を減らし、両不揮発性メモリ素子を平面の相異なる位置に備えるときより集積度を高めうる。
また、単位メモリセルが不揮発性ＰＭＯＳ及びＮＭＯＳメモリを含むＣＭＯＳメモリであるために、セル当り少なくとも２ビットを保存でき、１つのチップにＣＭＯＳメモリとＣＭＯＳロジックとを共に構成しうる。
【００６５】
また、不揮発性ＰＭＯＳメモリとＮＭＯＳメモリの相補作用を用いた出力電圧検出方式を用いてデータを読込むために、ビットスケールアップの限界を克服しうる。
また、読み込み動作で不揮発性ＰＭＯＳメモリとＮＭＯＳメモリのうち、何れか１つのデータ状態を読み込んだ後、他の１つのメモリのデータ状態は両メモリの相補関係曲線を用いて読み込めるので、読み込み段階を減らしうる。
【００６６】
また、書き込み及び消去動作がブロック単位でなくセル単位よりなるので、該当動作の速度を向上させ、消費電力も減らしうる。
【発明を実施するための最良の形態】
【００６７】
以下、本発明の実施形態による相補型不揮発性メモリ素子、その動作方法、その製造方法及びそれを含む論理素子、並びに半導体装置とその読み込み動作回路を、添付した図面を参照して詳細に説明する。この過程で図面に示された層や領域の厚さは明細書の明確性のために誇張して図示した。
まず、本発明の第１実施形態による相補型不揮発性メモリ素子（以下、第１メモリ素子）について説明する。
【００６８】
（第１実施形態）
図１を参照すれば、第１メモリ素子は、垂直に順次に積層された第１不揮発性メモリ素子Ｍ１と第２不揮発性メモリ素子Ｍ２とを含む。第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２は、ボンディングされている。第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２は、ゲート積層物にマルチビットデータを保存できる貯蔵手段を備えている。第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２は、各々データ保存機能とスイッチング機能を有するＰ型及びＮ型トランジスタ、例えば、Ｐ型及びＮ型ＳＯＮＯＳメモリ素子でありうる。第１不揮発性メモリ素子Ｍ１は、第１基板１０を含む。第１基板１０上に絶縁層１１が存在する。絶縁層１１上に離隔された浅いトレンチ型素子分離層ＳＴＩ１２が存在する。そして、素子分離層１２間の絶縁層１１上に半導体基板１３が存在する。半導体基板１３は、第１及び第２不純物領域１０ｓ、１０ｄとチャンネル領域１０ｃとを含む。第１及び第２不純物領域１０ｓ、１０ｄには、ｐ型導電性不純物がドーピングされている。第１及び第２不純物領域１０ｓ、１０ｄは、各々ソース領域またはドレイン領域になりうる。すなわち、第１不純物領域１０ｓがソース領域である場合、第２不純物領域１０ｄはドレイン領域であり、その反対の場合もある。チャンネル領域１０ｃは、第１及び第２不純物領域１０ｓ、１０ｄ間に備えられている。半導体基板１３は、所定の結晶方向、例えば＜１００＞方向のｎ型半導体基板でありうる。チャンネル領域１０ｃ上に第１ゲート積層物Ｇ１１が備えられている。第１ゲート積層物Ｇ１１は、第１絶縁層１７、外部から印加される電圧によってキャリア、例えば、電子のトラップ密度が変わるデータ保存層１８、第２絶縁層１９及びコントロールゲート２０が順次に積層されたものである。第１絶縁層１７は、トンネリング層であって、例えば、シリコン酸化物（ＳｉＯ2）層でありうる。データ保存層１８は、第１絶縁層１７をトンネリングする電子をトラップするための物質層であって、外部から印加される電圧によってデータ保存層１８にトラップされる電子の数は変わる。これは、データ保存層１８の状態が外部から印加される電圧によって変わることを意味する。データ保存層１８がなんらかの状態にあるときは、データ保存層１８にビットデータが記録されたと見なされる。したがって外部から印加される電圧を調整することによって、データ保存層１８に０または１のような一桁のビットデータはもとより、二桁以上のマルチビットデータ、例えば、１１，１０，０１，００，１１１，…，００１，０００，１１１１，…，０００１または００００を記録しうる。データ保存層１８は、シリコン窒化物（ＳｉＮ）層でありうる。第２絶縁層１９は、第１絶縁層１７のような物質層であることが望ましいが、他の物質層でありうる。外部電圧が印加されるコントロールゲート２０はポリシリコンゲートでありうる。第１コンタクトパッド層Ｐ１が第１不純物領域１０ｓ上に存在する。第１コンタクトパッド層Ｐ１は、第１不純物領域１０ｓに隣接した素子分離層１２上に延伸されている。そして、第２不純物領域１０ｄ上に第２コンタクトパッド層Ｐ２が存在する。第２コンタクトパッド層Ｐ２は、第２不純物領域１０ｄに隣接した素子分離層１２上に延伸されている。第１及び第２コンタクトパッド層Ｐ１、Ｐ２の延伸された長さは同じであることが望ましい。但し、第１及び第２コンタクトパッド層Ｐ１、Ｐ２は、後述する第２メモリ素子Ｍ２の第１及び第２不純物領域３０ｓ、３０ｄに各々連結された第３及び第４コンタクトパッド層Ｐ３、Ｐ４より長く延伸されたことが望ましい。第１ゲート積層物Ｇ１１と第１及び第２コンタクトパッド層Ｐ１、Ｐ２は、第３絶縁層１６で覆われている。第３絶縁層１６は、第１及び第２絶縁層１７、１９のような物質よりなることが望ましいが、異なる絶縁物質であってもよい。
【００６９】
第２不揮発性メモリ素子Ｍ２は、向かい合わせた状態で第１不揮発性メモリ素子Ｍ１にボンディングされている。しかし、第２不揮発性メモリ素子Ｍ２についての説明は便宜上、第２不揮発性メモリ素子Ｍ２が向かい合った状態でないと仮定して説明する。すなわち、図１において第１不揮発性メモリ素子Ｍ１の絶縁層１１上に備えられた要素に対応する第２不揮発性メモリ素子Ｍ２の要素は、絶縁層３２の下に備えられたものと図示されているが、下記説明で第２不揮発性メモリ素子Ｍ２の要素は、絶縁層３２上に備えられたものと仮定する。このような仮定は後述する第２ないし第６実施形態にも適用する。
【００７０】
具体的に、第２不揮発性メモリ素子Ｍ２は絶縁層３２上に離隔された浅いトレンチ素子分離層２２を備える。素子分離層２２間の絶縁層３２は半導体基板で覆われている。前記半導体基板は、所定の結晶方向を有する基板、例えば、＜１１０＞方向のｐ型基板であることが望ましい。前記半導体基板は、第１及び第２不純物領域３０ｓ、３０ｄとチャンネル３０ｃとを含む。チャンネル３０ｃは、第１及び第２不純物領域３０ｓ、３０ｄの間に備えられている。第１及び第２不純物領域３０ｓ、３０ｄには、ｎ型導電性不純物がドーピングされている。このような第１及び第２不純物領域３０ｓ、３０ｄは、各々ソース領域またはドレイン領域でありうる。チャンネル領域３０ｃ上に第２ゲート積層物Ｇ２２が存在する。第２ゲート積層物Ｇ２２は、第１ゲート積層物Ｇ１１と垂直に並んで備えられていることが望ましい。第２ゲート積層物Ｇ２２は、第１絶縁層２９、データ保存層２８、第２絶縁層２５及びコントロールゲート２４が順次に積層されたものである。第２ゲート積層物Ｇ２２で第１及び第２絶縁層２９、２５は、シリコン酸化物（ＳｉＯ2）層であることが望ましいが、他の絶縁層でありうる。コントロールゲート２４とデータ保存層２８は、第１不揮発性メモリ素子Ｍ１のコントロールゲート２０とデータ保存層１８と同じ物質であることが望ましいが、異なる物質でありうる。第２不純物領域３０ｄ上に第３コンタクトパッド層Ｐ３が形成されており、第１不純物領域３０ｓ上に第４コンタクトパッド層Ｐ４が形成されている。第１及び第２コンタクトパッド層Ｐ１、Ｐ２は、各々隣接した素子分離層２２上に所定の長さだけ延伸されている。前述したように第２不揮発性メモリ素子Ｍ２の第３及び第４コンタクトパッド層Ｐ３、Ｐ４の延伸された長さは、第１不揮発性メモリ素子Ｍ１の第１及び第２コンタクトパッド層Ｐ１、Ｐ２の延伸された長さより短い。この場合は第２不揮発性メモリ素子Ｍ２の第３及び第４コンタクトパッド層Ｐ３、Ｐ４と第１不揮発性メモリ素子Ｍ１の第１及び第２コンタクトパッド層Ｐ１、Ｐ２が何れも同一垂直面に積層された場合である。したがって、第２不揮発性メモリ素子Ｍ２の第３及び第４コンタクトパッド層Ｐ３、Ｐ４と第１不揮発性メモリ素子Ｍ１の第１及び第２コンタクトパッド層Ｐ１、Ｐ２が相異なる垂直面に存在するように形成された場合、第３及び第４コンタクトパッド層Ｐ３、Ｐ４と第１及び第２コンタクトパッド層Ｐ１、Ｐ２の延伸された長さは同一であり得る。第２不揮発性メモリ素子Ｍ２の第３及び第４コンタクトパッド層Ｐ３、Ｐ４と第２ゲート積層物Ｇ２２は、第３絶縁層２６で覆われている。第３絶縁層２６は、例えば、ＳｉＯ2層でありうる。
【００７１】
一方、第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２の第３絶縁層１６、２６、第２不揮発性メモリ素子Ｍ２の素子分離層２２及び絶縁層３２を含む積層物に第１不揮発性メモリ素子Ｍ１の第１コンタクトパッド層Ｐ１が露出される第１ビアホールＨ１と第２コンタクトパッド層Ｐ２が露出される第２ビアホールＨ２が存在する。第１及び第２ビアホールＨ１、Ｈ２は、各々第１及び第２導電性プラグＰＬ１、ＰＬ２で充填されている。第１及び第２導電性プラグＰＬ１、ＰＬ２は同じ物質であることが望ましいが、異なる物質である場合もある。
【００７２】
また、第２不揮発性メモリ素子Ｍ２の第３絶縁層２６、素子分離層２２及び絶縁層３２を含む積層物に第３コンタクトパッド層Ｐ３が露出される第３ビアホールＨ３と第４コンタクトパッド層Ｐ４とが露出される第４ビアホールＨ４が形成されている。第３及び第４ビアホールＨ３、Ｈ４は、各々第３及び第４導電性プラグＰＬ３、ＰＬ４で充填されている。第３及び第４導電性プラグＰＬ３、ＰＬ４は同じ物質であることが望ましいが、異なる場合もある。
【００７３】
一方、第１ないし第４ビアホールＨ１、Ｈ２、Ｈ３、Ｈ４が形成された垂直面とは異なる垂直面に形成されたために、図１に示されていないが、第１不揮発性メモリ素子Ｍ１の第３絶縁層１６、第２不揮発性メモリ素子Ｍ２の第３絶縁層２６及び絶縁層３２を含む積層物に第１ゲート積層物Ｇ１１のコントロールゲート２０が露出されるビアホール（以下、第１ゲートビアホール）が形成されている。そして、第２不揮発性メモリ素子Ｍ２の第３絶縁層２６及び絶縁層３２を含む積層物に第２ゲート積層物Ｇ２２のコントロールゲート２４が露出されるビアホール（以下、第２ゲートビアホール）が形成されている。前記第１及び第２ゲートビアホールは、各々導電性プラグで充填されている。第２不揮発性メモリ素子Ｍ２の絶縁層３２の底面（図１の通り、第２不揮発性メモリ素子Ｍ２が向かい合った状態では上面となる）に第１ないし第４導電性プラグＰＬ１、ＰＬ２、ＰＬ３、ＰＬ４に各々連結されたコンタクトパッドＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４が存在する。また、絶縁層３２の底面には前記第１及び第２ゲートビアホールを充填した導電性プラグに各々連結された第１及び第２ゲートコンタクトパッドＧＰ１、ＧＰ２が存在する。第１及び第２ゲートコンタクトパッドＧＰ１、ＧＰ２は必要によって１つで連結しうる。これにより、第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２は、共通ゲートを有する。この場合、コンタクトパッドＣＰ２、ＣＰ４が１つで連結されるか、コンタクトパッドＣＰ１、ＣＰ３が１つで連結されうる。
【００７４】
（第２実施形態）
本発明の第２実施形態による不揮発性メモリ素子（以下、第２メモリ素子）は、前記第１メモリ素子で第２不揮発性メモリ素子Ｍ２の代わりに、第３不揮発性メモリ素子が備えられた点にその特徴がある。そして、前記第３不揮発性メモリ素子に含まれた部材のうち、第２不揮発性メモリ素子Ｍ２に含まれた部材と同じ部材については第２不揮発性メモリ素子Ｍ２に含まれた部材に使われた参照番号と符号とをそのまま使用する。また、第１不揮発性メモリ素子Ｍ１についての詳細な説明は図２では省略する。
【００７５】
図２を参照すれば、第３不揮発性メモリ素子Ｍ２２は、絶縁層３２、絶縁層３２上に形成された半導体基板、前記半導体基板上に備えられた第２ゲート積層物Ｇ２２を含む。前記半導体基板は浅いトレンチ型素子分離層２２で取り囲まれている。前記半導体基板は、第１及び第２不純物領域３０ｄ、３０ｓとチャンネル３０ｃを含む。第２ゲート積層物Ｇ２２は、チャンネル３０ｃ上に存在する。第２ゲート積層物Ｇ２２は、第３絶縁層２６で覆われている。そして、第３絶縁層２６、素子分離層２２及び絶縁層３２を貫通して第１不揮発性メモリ素子Ｍ１の第１及び第２コンタクトパッド層Ｐ１、Ｐ２が各々露出される第１及び第２ビアホールＨ１、Ｈ２が形成されており、第１及び第２ビアホールＨ１、Ｈ２は各々第１及び第２導電性プラグＰＬ１、ＰＬ２で充填されている。また、絶縁層３２に第１及び２不純物領域３０ｄ、３０ｓが各々露出される第３及び第４ビアホールＨ３３、Ｈ４４が形成されている。第３及び第４ビアホールＨ３３、Ｈ４４は、各々第３及び第４導電性プラグＰＬ３３、ＰＬ４４で充填されている。このような絶縁層３２の底面（図２の場合は上面）に第３導電性プラグＰＬ３３に連結されたコンタクトパッドＣＰ３３と第４導電性プラグＰＬ４４に連結されたコンタクトパッドＣＰ４４が備えられている。また、第１導電性プラグＰＬ１を覆うコンタクトパッドＣＰ１と第２導電性プラグＰＬ２を覆うコンタクトパッドＣＰ２も備えられている。また、絶縁層３２の底面に第１及び第２ゲートコンタクトパッドＧＰ１、ＧＰ２も存在する。
【００７６】
（第３実施形態）
前述した第１実施形態によるメモリ素子と異なる部分についてのみ説明する。後述する第４ないし第６実施形態によるメモリ素子も同じである。
図３を参照すれば、本発明の第３実施形態による不揮発性メモリ素子（以下、第３メモリ素子）は順次に積層された第１及び第２不揮発性メモリ素子Ｍ１１、Ｍ２２２を含む。第１及び第２不揮発性メモリ素子Ｍ１１、Ｍ２２２はボンディングされている。
【００７７】
第１不揮発性メモリ素子Ｍ１１の第１及び第２コンタクトパッド層Ｐ１１、Ｐ２２は前記第１メモリ素子の第１不揮発性メモリ素子Ｍ１（図１参照）の第１及び第２コンタクトパッド層Ｐ１、Ｐ２と異なる形に形成されている。そして、第２不揮発性メモリ素子Ｍ２２２の第１及び第２コンタクトパッド層Ｐ３３、Ｐ４４も第１メモリ素子の第２不揮発性メモリ素子Ｍ２の第１及び第２コンタクトパッド層Ｐ３、Ｐ４（図１参照）と異なる形に形成されている。
【００７８】
具体的に、前記第１メモリ素子の第１不揮発性メモリ素子Ｍ１の第１及び第２コンタクトパッド層Ｐ１、Ｐ２は隣接した素子分離層１２と離隔して延伸され（図１参照）、一方、第１不揮発性メモリ素子Ｍ１１は、図３に示されたように素子分離層１２上に延伸されている。そして、第２不揮発性メモリ素子Ｍ２２２の第３及び第４コンタクトパッド層Ｐ３３、Ｐ４４も隣接した素子分離層２２上に延伸されている。第１不揮発性メモリ素子Ｍ１１の第１及び第２コンタクトパッド層Ｐ１１、Ｐ２２の延伸された長さは同じであることが望ましいが、コンタクト位置によって異なり得る。また、第２不揮発性メモリ素子Ｍ２２２の第３及び第４コンタクトパッド層Ｐ３３、Ｐ４４の延伸された長さも同じであることが望ましいが、コンタクト位置によって異なり得る。
【００７９】
一方、第１不揮発性メモリ素子Ｍ１１の第１及び第２コンタクトパッド層Ｐ１１、Ｐ２２と第２不揮発性メモリ素子Ｍ２２２の第３及び第４コンタクトパッド層Ｐ３３、Ｐ４４が、図３のように同一垂直面に備えられた場合、第１及び第２コンタクトパッド層Ｐ１１、Ｐ２２の素子分離層１２上に延伸された長さと第３及び第４コンタクトパッド層Ｐ３３、Ｐ４４の素子分離層２２上に延伸された長さは、図３に示すように相異なることが望ましい。
【００８０】
しかし、第１及び第２コンタクトパッド層Ｐ１１、Ｐ２２と第３及び第４コンタクトパッド層Ｐ３３、Ｐ４４が、同一垂直面に備えられていない場合もあり得る。例えば、平面視、第１及び第２コンタクトパッド層Ｐ１１、Ｐ２２は横方向に備えられ、第３及び第４コンタクトパッド層Ｐ３３、Ｐ４４は縦方向に備わる場合、各コンタクトパッド層Ｐ１１とＰ３３、Ｐ２２とＰ４４は、相異なる垂直面に備えられうる。このように第１及び第３コンタクトパッド層Ｐ１１、Ｐ３３と第２及び第４コンタクトパッド層Ｐ２２、Ｐ４４が各々オーバーラップされないように備えられた場合、第１コンタクトパッド層Ｐ１１が露出される第１ビアホールＨ１１を形成する工程で第１ビアホールＨ１１が形成される経路上に第３コンタクトパッド層Ｐ３３が存在しないために、第１コンタクトパッド層Ｐ１１の素子分離層１２上に延伸された長さは任意に決めることができる。同じ理由で第２コンタクトパッド層２２の素子分離層１２上に延伸された長さも任意に定めることができる。したがって、第１及び／または第２コンタクトパッド層Ｐ１１、Ｐ２２の素子分離層１２上に延伸された長さは、図３に示すように第３及び／または第４コンタクトパッド層Ｐ３３、Ｐ４４の素子分離層２２上に延伸された長さより長いか、同一か、あるいは短い。
【００８１】
さらに一方、コンタクトパッドＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４と第１及び第２ゲートコンタクトパッドＧＰ１、ＧＰ２は、第１及び第２不揮発性メモリ素子Ｍ１１、Ｍ２２２のボンディング境界面に備わることもある。この場合、第１コンタクトパッド層Ｐ１１が露出される第１ビアホールＨ１１と第２コンタクトパッド層Ｐ２２が露出される第２ビアホールＨ２２は、第１不揮発性メモリ素子Ｍ１１の第３絶縁層１６にのみ形成される。したがって第１ないし第４コンタクトパッド層Ｐ１１、Ｐ２２、Ｐ３３、Ｐ４４が同一垂直面に備えられても、第１及び第２ビアホールＨ１１、Ｈ２２を形成する過程で第３及び第４コンタクトパッド層Ｐ３３、Ｐ４４は、素子分離層２２上に延伸された自身の長さに関係なく影響を受けない。したがって、コンタクトパッドＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４と第１及び第２ゲートコンタクトパッドＧＰ１、ＧＰ２とが、第１及び第２不揮発性メモリ素子Ｍ１１、Ｍ２２２のボンディング境界面に備えられた場合にも、第１及び第２コンタクトパッド層Ｐ１１、Ｐ２２の素子分離層１２上に延伸された長さは任意に定めることができる。
【００８２】
（第４実施形態）
図４に示すように、本発明の第４実施形態による不揮発性メモリ素子（以下、第４メモリ素子）は、前述した第２メモリ素子の特徴と前述した第３メモリ素子の特徴とを結合したものである。
【００８３】
図４を参照すれば、前記第４メモリ素子は、図３に示す前記第３メモリ素子の第１不揮発性メモリ素子Ｍ１１と図２に示す前記第２メモリ素子の第２不揮発性メモリ素子Ｍ２２とを含む。各不揮発性メモリ素子Ｍ１１、Ｍ２２については、前記第２及び第３メモリ素子の説明で詳述したので、その詳細な説明は省略する。第１不揮発性メモリ素子Ｍ１１と第２不揮発性メモリ素子Ｍ２２は、順次に積層されてボンディングされている。この場合にコンタクトパッドＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４と第１及び第２ゲートコンタクトパッドＧＰ１、ＧＰ２は、第１及び第２不揮発性メモリ素子Ｍ１１、Ｍ２２のボンディング境界面に備えられうる。
【００８４】
（第５実施形態）
図５を参照すれば、本発明の第５実施形態による不揮発性メモリ素子（以下、第５メモリ素子）は、第１及び第２不揮発性メモリ素子Ｍ１２、Ｍ２１を含む。第１及び第２不揮発性メモリ素子Ｍ１２、Ｍ２１は順次に積層されてボンディングされている。第１不揮発性メモリ素子Ｍ１２の第３絶縁層１６に第１コンタクトパッド層Ｐ１が露出される第１ビアホールＨ１２と第２コンタクトパッド層Ｐ２とが露出される第２ビアホールＨ２１が形成されている。第１及び第２ビアホールＨ１２、Ｈ２１は、各々第１及び第２導電性プラグＰ１２、Ｐ２１で充填されている。第１及び第２導電性プラグＰ１２、Ｐ２１は、各々第３及び第４コンタクトパッド層３４、３６で覆われている。第３及び第４コンタクトパッド層３４、３６は、各々第１及び第２導電性プラグＰ１２、Ｐ２１周りの第３絶縁層１６上に延伸されている。第１不揮発性メモリ素子Ｍ１２と第２不揮発性メモリ素子Ｍ２１は、それぞれの第３絶縁層１６、２６を通じてボンディングされている。したがって、第１不揮発性メモリ素子Ｍ１２と第２不揮発性メモリ素子Ｍ２１の第３絶縁層１６、２６のボンディング面は、高い平坦度を保持せねばならない。したがって、第３及び第４コンタクトパッド層３４、３６は、絶縁層１６上に備えられたものより、第３及び第４コンタクトパッド層３４、３６の上面が絶縁層１６の上面と同じ高さになるように備えられていることが望ましい。第３及び第４コンタクトパッド層３４、３６が絶縁層上に備えられた場合、平坦化のために第３絶縁層１６上に第３及び第４コンタクトパッド層３４、３６を覆う絶縁層がさらに備えられうる。第１不揮発性メモリ素子Ｍ１２の残りの構成は、前記第１メモリ素子の第１不揮発性メモリ素子Ｍ１（図１参照）の構成と同一でありえる。第２不揮発性メモリ素子Ｍ２１は、絶縁層３２の底面にコンタクトパッドＣＰ５、ＣＰ６を備える。コンタクトパッドＣＰ５、ＣＰ６は、各々第１不揮発性メモリ素子Ｍ１２の第３及び第４コンタクトパッド層３４、３６に連結される。コンタクトパッドＣＰ５、ＣＰ６と第３及び第４コンタクトパッド層３４、３６は、導電性プラグで連結されるが、前記導電性プラグは、図５に示す垂直面と異なる垂直面に形成されたビアホールを充填する。したがって、前記導電性プラグは、図５に示されていない。しかし、コンタクトパッドＣＰ５、ＣＰ６と第３及び第４コンタクトパッド層３４、３６とを連結するための前記導電性プラグは点線で示すように第１及び第２導電性プラグＰ１２、Ｐ２１と同じ垂直面に備わることもある。第２不揮発性メモリ素子Ｍ２１の残りの構成は、前記第１メモリ素子の第２不揮発性メモリ素子Ｍ２の構成と同一であり得る。
【００８５】
（第６実施形態）
本発明の第６実施形態による不揮発性メモリ素子（以下、第６メモリ素子）は共通のゲートを備える場合である。
【００８６】
図６を参照すれば、第１半導体基板１０上に絶縁層１１が存在し、絶縁層１１上に素子分離層１２が存在する。素子分離層１２の間の絶縁層１１上に第１及び第２不純物領域１０ｓ、１０ｄとチャンネル１０ｃとを含む半導体基板が存在する。チャンネル１０ｃ上に第３ゲート積層物Ｇ３３が存在する。第３ゲート積層物Ｇ３３は順次に積層された第１絶縁層１７、データ保存層１８、第２絶縁層１９、コントロールゲートＣＧ、他の第２絶縁層２５、データ保存層２８及び他の第１絶縁層２９を含む。第３ゲート積層物Ｇ３３は第１不揮発性メモリ素子Ｍ１の第１ゲート積層物Ｇ１１と第２不揮発性メモリ素子Ｍ２の第２ゲート積層物Ｇ２２をボンディングしたものである。したがって、第３ゲート積層物Ｇ３３のコントロールゲートＣＧは、第１ゲート積層物Ｇ１１のコントロールゲート２０と第２ゲート積層物Ｇ２２のコントロールゲート２４がボンディングされたものと見なし得る。コントロールゲート２０、２４が何れも同一物質よりなるものと見なして、図６には単一層として図示した。第３ゲート積層物Ｇ３３の周りの半導体基板と素子分離層１２は、層間絶縁層３３で覆われている。層間絶縁層３３は、第３ゲート積層物Ｇ３３と同じ高さに形成されている。層間絶縁層３３に一端が第１不純物領域１０ｓに連結された第１コンタクトパッド層Ｐ１が存在し、一端が第２不純物領域１０ｄに連結された第２コンタクトパッド層Ｐ２が存在する。層間絶縁層３３上に素子分離層２２が存在する。素子分離層２２間の層間絶縁層３３上に第３ゲート積層物Ｇ３３を覆う半導体基板が存在する。前記半導体基板は、チャンネル３０ｃを備え、その両側に第１及び第２不純物領域３０ｄ、３０ｓを備える。この際、チャンネル３０ｃは、第３ゲート積層物Ｇ３３上に備えられていることが望ましい。層間絶縁層３３の上層部に一端が第１不純物領域３０ｄに連結された第３コンタクトパッド層Ｐ３が存在し、一端が第２不純物領域３０ｓに連結された第４コンタクトパッド層Ｐ４が存在する。第３及び第４コンタクトパッド層Ｐ３、Ｐ４が第１及び第２コンタクトパッド層Ｐ１、Ｐ２と同じ垂直面に備えられた場合、前述したように第３及び第４コンタクトパッド層Ｐ３、Ｐ４の素子分離層２２側に延伸された長さは、第１及び第２コンタクトパッド層Ｐ１、Ｐ２の素子分離層１２側に延伸された長さより短いことが望ましい。
【００８７】
しかし、第３及び第４コンタクトパッド層Ｐ３、Ｐ４と第１及び第２コンタクトパッド層Ｐ１、Ｐ２とが相異なる垂直面に備えられた場合、前述したように第３及び第４コンタクトパッド層Ｐ３、Ｐ４と第１及び第２コンタクトパッド層Ｐ１、Ｐ２の延伸された長さは、任意に定めることができる。
【００８８】
次いで、素子分離層２２と前記半導体基板は、何れも絶縁層３２で覆われている。絶縁層３２、素子分離層２２及び層間絶縁層３３を含む積層物に第１コンタクトパッド層Ｐ１が露出される第１ビアホールＨ１’と第２コンタクトパッド層Ｐ２が露出される第２ビアホールＨ２’とが形成されている。第１及び第２ビアホールＨ１’、Ｈ２’は、各々第１及び第２導電性プラグＰＬ１’、ＰＬ２’で充填されている。そして、絶縁層３２と素子分離層２２と層間絶縁層３３の一部を含む積層物に第３コンタクトパッド層Ｐ３が露出される第３ビアホールＨ３’と第４コンタクトパッド層Ｐ４が露出される第４ビアホールＨ４’が形成されている。第３及び第４ビアホールＨ３’、Ｈ４’は、各々第３及び第４導電性プラグＰＬ３’、ＰＬ４’で充填されている。また、第１ないし第４ビアホールＨ１’、Ｈ２’、Ｈ３’、Ｈ４’が形成された垂直面と他の垂直面に第３ゲート積層物Ｇ３３のコントロールゲートＣＧが露出されるビアホールが形成されており、前記ビアホールには導電性プラグが充填されている。
【００８９】
絶縁層３２上に第１導電性プラグＰＬ１’を覆う第１コンタクトパッドＣＰ１’、第２導電性プラグＰＬ２’を覆う第２コンタクトパッドＣＰ２’、第３導電性プラグＰＬ３’を覆う第３コンタクトパッドＣＰ３’及び第４導電性プラグＰＬ４’を覆う第４コンタクトパッドＣＰ４’が存在する。絶縁層３２上にはまたゲートコンタクトパッドＧＰ３が存在する。ゲートコンタクトパッドＧＰ３は、第３ゲート積層物Ｇ３３のコントロールゲートＣＧが露出される前記ビアホールに充填された前記導電性プラグの露出された全面を覆う。
【００９０】
前記第６メモリ素子の場合、第１及び第３コンタクトパッドＣＰ１’、ＣＰ３’が一体に連結されるか、第２及び第４コンタクトパッドＣＰ２’、ＣＰ４が一体に連結されうる。
図７は、図１ないし図５に示す前記第１ないし第５メモリ素子のうち、何れか１つの等価回路を示す。
【００９１】
図７において、参照符号Ｖｇｎは、第２不揮発性メモリ素子Ｍ２のコントロールゲート２４に印加される電圧を表す。そして、Ｖｇｐは、第１不揮発性メモリ素子Ｍ１のコントロールゲート２０に印加される電圧を表す。また、ＶｐｓとＶｎｓは、各々第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２の第１及び第２不純物領域１０ｓ、３０ｓに印加される電圧を表す。また、ＶｐｄとＶｎｄは、各々第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２の第２及び第１不純物領域１０ｄ、３０ｄに印加される電圧を表す。
【００９２】
前記第１及び第２メモリ素子は、Ｐ型不揮発性メモリ素子とＮ型不揮発性メモリ素子とを垂直にボンディングしたものであるために、それらを水平に構成するときより集積度及びモビリティを高めうる。
また、Ｐ型及びＮ型不揮発性メモリ素子を水平に構成する場合、１基板に相異なるウェルを形成せねばならず、一方、前記第１ないし第６メモリ素子は、Ｐ型及びＮ型不揮発性メモリ素子を各々別途の基板に形成してボンディングしたものであるために、１基板に相異なるウェルを形成する必要がなく、よってウェルの形成工程を省略しうる。
【００９３】
次いで、前述した本発明の実施形態によるメモリ素子の動作方法を説明する。前記動作方法は、前記第１メモリ素子の動作方法を例として説明する。
前記第１メモリ素子の動作、すなわち、書き込み（ｗｒｉｔｅ）、消去（ｅｒａｓｅ）及び読み込み（ｒｅａｄ）動作は、図８に示す前記第１メモリ素子の等価回路を用いて説明する。
図８において、参照符号Ｖ１及びＶ２は、各々Ｐ型不揮発性メモリ素子Ｐ−ＮＶＭの第１不揮発性メモリ素子Ｍ１の第１不純物領域１０ｓ及び第１ゲート積層物Ｇ１１に印加される第１及び第２電圧を表す。そして、Ｖ４及びＶ５は、各々Ｎ型不揮発性メモリ素子Ｎ−ＮＶＭである第２不揮発性メモリ素子Ｍ２の第２ゲート積層物Ｇ２２と第２不純物領域３０ｓに印加される第４及び第５電圧を表す。また、参照符号Ｖ３は、第１不揮発性メモリ素子Ｍ１の第２不純物領域１０ｄと第２不揮発性メモリ素子Ｍ２の第１不純物領域３０ｄに印加される第３電圧を表す。
【００９４】
＜書き込み＞
ＣＨＥＩ（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ）方法を用いた書き込み動作を説明する。
第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２何れにもデータを書き込む場合（以下、第１の場合）を先に説明する。
【００９５】
図９を参照すれば、前記第１の場合は、第１及び第２電圧Ｖ１、Ｖ２として所定の電圧、例えば、−５Ｖを印加する。そして、第４及び第５電圧Ｖ４、Ｖ５として所定の電圧、例えば、５Ｖを印加し、第３電圧Ｖ３として第１不揮発性メモリ素子Ｍ１の第２不純物領域１０ｄと第２不揮発性メモリ素子Ｍ２の第１不純物領域３０ｄに０Ｖを印加する。このような電圧印加で第１不揮発性メモリ素子Ｍ１のデータ保存層１８にホールがトラップされ、第２不揮発性メモリ素子Ｍ２のデータ保存層２８に電子がトラップされる。このような結果で第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２のスレショルド電圧は高まる。すなわち、第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２のスレショルド電圧曲線はシフトされる。
【００９６】
次いで、第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２のうち、何れか一方にのみデータを書き込む場合（以下、第２の場合）について説明する。
図１０は、図１ないし図５に示す不揮発性メモリ素子のＮ型不揮発性メモリ素子にのみデータを書き込む場合を表した等価回路図である。
図１０を参照して、第２不揮発性メモリ素子Ｍ２にだけデータを書き込む場合は、第１ないし第３電圧Ｖ１、Ｖ２、Ｖ３を何れも０Ｖに保持し、第４及び第５電圧Ｖ４、Ｖ５として、所定の電圧、例えば、５Ｖを印加する。
【００９７】
このような電圧印加によって、第１不揮発性メモリ素子Ｍ１のデータ保存層１８に記録されたデータはそのまま保持され、第２不揮発性メモリ素子Ｍ２のデータ保存層２８には、電子がトラップされる。その結果、第２不揮発性メモリ素子Ｍ２のスレショルド電圧曲線は電圧の増加方向にシフトされる。
【００９８】
図１１は、図１ないし図５に示す不揮発性メモリ素子のＰ型不揮発性メモリ素子にのみデータを書き込む場合を示す等価回路図である。
図１１を参照すれば、第１不揮発性メモリ素子Ｍ１にだけデータを書き込む場合は、第２不揮発性メモリ素子Ｍ２に印加される電圧、すなわち第３ないし第５電圧Ｖ３、Ｖ４、Ｖ５は何れも０Ｖに保持し、第１及び第２電圧Ｖ１、Ｖ２に所定の電圧、例えば、−５Ｖを印加する。このような電圧印加によって第１不揮発性メモリ素子Ｍ１のデータ保存層１８に正孔がトラップされ、第２不揮発性メモリ素子Ｍ２に記録されたデータはそのまま保持される。
【００９９】
＜消去（ｅｒａｓｅ）＞
ＨＨＩ（Ｈｏｔ Ｈｏｌｅ Ｉｎｊｅｃｔｉｏｎ）方法を用いた消去動作を説明する。
第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２のうち、何れか１つに記録されたデータだけ消去する場合（以下、第３の場合）について先に説明する。
図１２は、図１ないし図５に示す不揮発性メモリ素子のＮ型不揮発性メモリ素子に記録されたデータだけ消去する場合を示す等価回路図である。
【０１００】
図１２を参照すれば、第２不揮発性メモリ素子Ｍ２だけを消去する場合は、第４電圧Ｖ４として所定の電圧、例えば、−５Ｖを印加し、第５電圧Ｖ５として所定の電圧、例えば、５Ｖを印加する。そして、第１ないし第３電圧Ｖ１、Ｖ２、Ｖ３として０Ｖを印加する。
このような電圧印加によって第２不揮発性メモリ素子Ｍ２のデータ保存層２８にトラップされた電子は基板へ抜け出る。これは、第２不揮発性メモリ素子Ｍ２に記録されたデータが消去されることを意味する。
【０１０１】
図１３は、図１ないし図５に示す不揮発性メモリ素子のＰ型不揮発性メモリ素子に記録されたデータだけを消去する場合を示す等価回路図である。
図１３を参照すれば、第１不揮発性メモリ素子Ｍ１だけ消去する場合は、第２不揮発性メモリ素子Ｍ２の第１及び第２不純物領域３０ｄ、３０ｓと第２ゲート積層物Ｇ２２に各々０Ｖを印加する。この状態で、第１不揮発性メモリ素子Ｍ１の第１ゲート積層物Ｇ１１に所定の電圧、例えば、５Ｖを印加し、第１不純物領域１０ｓに所定の電圧、例えば、−５Ｖを印加する。しかし第１不揮発性メモリ素子Ｍ１の第２不純物領域１０ｄには０Ｖを印加する。
【０１０２】
このような電圧印加によって、第１不揮発性メモリ素子Ｍ１のデータ保存層１８にトラップされた正孔が基板へ抜け出る。これは第１不揮発性メモリ素子Ｍ１に記録されたデータの消失を意味する。
次いで、第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２に記録されたデータを何れも消去する場合（以下、第４の場合）を説明する。
【０１０３】
図１４を参照すれば、前記第４の場合は、第１不揮発性メモリ素子Ｍ１の第１ゲート積層物Ｇ１１に所定の電圧、例えば、５Ｖを印加し、第１及び第２不純物領域１０ｓ、１０ｄに各々所定の電圧、例えば、−５Ｖと０Ｖを印加する。そして、第２不揮発性メモリ素子Ｍ２の第２ゲート積層物Ｇ２２に所定の電圧、例えば、−５Ｖを印加し、第１及び第２不純物領域３０ｄ、３０ｓに各々所定の電圧、例えば、０Ｖと５Ｖを印加する。
【０１０４】
このような電圧印加によって、第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２のデータ保存層１８、２８に各々トラップされた正孔及び電子が基板へ抜け出て、第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２に記録されたデータは消去される。
次いで、前記第１メモリ素子に対して消去及び書き込み動作を同時に実施する場合について説明する。
【０１０５】
まず、図１５を参照すれば、第１不揮発性メモリ素子Ｍ１にデータを記録しつつ、第２不揮発性メモリ素子Ｍ２に保存されたデータを消去する場合は第１不揮発性メモリ素子Ｍ１の第１ゲート積層物Ｇ１１及び第１不純物領域１０ｓに各々所定の電圧、例えば、−５Ｖを印加する。そして、第２不純物領域１０ｄには所定の電圧、例えば、０Ｖを印加する。これと同時に第２不揮発性メモリ素子Ｍ２の第２ゲート積層物Ｇ２２及び第２不純物領域３０ｓに各々所定の電圧、例えば、−５Ｖと５Ｖとを印加する。そして、第１不純物領域３０ｄに所定の電圧、例えば、０Ｖを印加する。
【０１０６】
このような電圧印加によって第１不揮発性メモリ素子Ｍ１のデータ保存層１８に基板から正孔がトンネリングしてトラップされる一方、第２不揮発性メモリ素子Ｍ２のデータ保存層２８にトラップされた電子は基板へ放出されて第１不揮発性メモリ素子Ｍ１にデータが記録され、第２不揮発性メモリ素子に記録されたデータは消える。
【０１０７】
また、図１６を参照すれば、第１不揮発性メモリ素子Ｍ１に保存されたデータは消去しつつ、第２不揮発性メモリ素子Ｍ２にデータを記録する場合は、第１不揮発性メモリ素子Ｍ１の第１ゲート積層物Ｇ１１に所定の電圧、例えば、５Ｖを印加しつつ、第１不純物領域１０ｓに所定の電圧、例えば、−５Ｖを印加する。そして、第２不純物領域１０ｄに所定の電圧、例えば、０Ｖを印加する。これと同時に第２不揮発性メモリ素子Ｍ２の第２ゲート積層物Ｇ２２及び第２不純物領域３０ｓに所定の電圧、例えば、＋５Ｖを印加し、第１不純物領域３０ｄに所定の電圧、例えば、０Ｖを印加する。
【０１０８】
このような電圧印加によって第２不揮発性メモリ素子Ｍ２のデータ保存層２８へ基板から電子がトンネリングしてトラップされる一方、第１不揮発性メモリ素子Ｍ１のデータ保存層１８にトラップされた正孔は基板へ放出される。これにより、第２不揮発性メモリ素子Ｍ２にデータが記録され、第１不揮発性メモリ素子Ｍ１に記録されたデータは消える。
図１７は、第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２が各々１ビットのデータを表現するメモリ素子であり、したがって前記第１メモリ素子が２ビットのデータを表現する場合、前記第１メモリ素子が表現できる４つのデータ状態、すなわち００、０１、１０、１１を示し、前記４つのデータ状態のうち、何れか１つのデータ状態を有する前記第１メモリ素子のデータ状態を異なる状態に変更しようとする場合、前記第１メモリ素子の第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２に対して取るべき動作特性、すなわち、第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２各々に対して書き込み動作を実行するか、消去動作を実行するか、あるいは保存されたデータをそのまま保持するか知らせる。
【０１０９】
具体的には、図１７で参照符号ｐ０ｎ＋は前記第１メモリ素子に記録されたビットデータを００から０１に変えるためのデータ状態遷移条件を表す。言い換えれば、参照符号ｐ０ｎ＋は前記第１メモリ素子に記録されたビットデータを００から０１に変えるために第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２に印加せねばならない電圧特性を示す。ｐ０ｎ＋においてｐは第１不揮発性メモリ素子Ｍ１を、ｎは第２不揮発性メモリ素子Ｍ２を、０は記録されたビットデータをそのまま保持することを、＋は書き込み電圧を印加することを表す。
【０１１０】
したがって、ｐ０ｎ＋は前記第１メモリ素子で第１不揮発性メモリ素子Ｍ１に記録されたビットデータはそのまま保持し、第２不揮発性メモリ素子Ｍ２には所定の書き込み電圧を印加することを意味する。
【０１１１】
このようなデータ状態遷移条件によって第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２に印加する第１ないし第５電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５を決定することによって、前記第１メモリ素子に記録されたビットデータ、例えば、００を０１に変えるか、１１を００に変えることができる。前記第１メモリ素子に記録されたビットデータ００を０１に変える過程は、前記第１メモリ素子に０１というビットデータを記録する過程である。そして、前記第１メモリ素子に記録されたビットデータ１１を００に変える過程は、前記第１メモリ素子に記録されたビットデータ１１を消去する過程である。
【０１１２】
前記第１メモリ素子がマルチビットデータ、例えば、２ｂｉｔのデータを表現するメモリ素子である場合、データ状態遷移条件は下記の表１に示すように９種がありえる。
【０１１３】
【表１】
【０１１４】
具体的には、第１不揮発性メモリ素子Ｍ１（Ｐ−ＮＶＭ）に記録されたビットデータをそのまま保持しつつ（ｐ０）、第２不揮発性メモリ素子Ｍ２（Ｎ−ＮＶＭ）に記録されたビットデータもそのまま保持するか、あるいは変える３つの遷移条件ｐ０ｎ０、ｐ０ｎ＋、ｐ０ｎ−がある。そして、第１不揮発性メモリ素子Ｍ１に記録されたビットデータを０から１に変えつつ（ｐ＋）、第２不揮発性メモリ素子Ｍ２に記録されたビットデータはそのまま保持するか、変える３つの遷移条件ｐ＋ｎ０、ｐ＋ｎ＋、ｐ＋ｎ−がある。また、第１不揮発性メモリ素子Ｍ１に記録されたビットデータを１から０に変えつつ（ｐ−）、第２不揮発性メモリ素子Ｍ２に記録されたビットデータはそのまま保持するか、変化させる３つの遷移条件ｐ−ｎ０、ｐ−ｎ＋、ｐ−ｎ−がありえる。
【０１１５】
前記第１メモリ素子は、４ｂｉｔのマルチビットデータを表現するメモリ素子でありうる。この場合、前記第１メモリ素子に００００から１１１１まで総１６個のマルチビットデータが記録されうる。したがって、４ｂｉｔのマルチビットデータを表現する前記第１メモリ素子に記録されたマルチビットデータを変えることができるデータ状態遷移条件は、図１８に示すように、２ｂｉｔデータを変えるための遷移条件よりはるかに多い。
【０１１６】
図１８において、両方向矢印は、両方向矢印が指す２つのマルチビットデータが相互遷移できることを表す。例えば、マルチビットデータ００００と０１１１との間の両方向矢印はマルチビットデータ００００が０１１１に遷移され、マルチビットデータ０１１１が００００に遷移されうることを意味する。このような遷移条件が与えられれば、第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２の第１及び第２ゲート積層物Ｇ１１、Ｇ２２と第１不純物領域１０ｓ、３０ｄと第２不純物領域１０ｄ、３０ｓに印加される電圧、すなわち第１ないし第５電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５が決まる。
【０１１７】
前述したように、本発明の第１メモリ素子は、従来の不揮発性メモリ素子のようにブロック単位でデータを消去して記録するものではなく、遷移条件によってセル単位でデータを消去して記録しうる。したがって、本発明の第１メモリ素子を用いれば、動作速度が、従来の不揮発性メモリ素子よりも向上し、消費電力を低減することができる。
上記は、前記第２ないし第６メモリ素子にも適用可能である。
【０１１８】
＜読み込み＞
読み込み動作は、図２１に示す前記第１メモリ素子の入力電圧−出力電圧特性（以下、電圧特性）曲線を用いる。
図２１に示す特性曲線は、２ｂｉｔのデータを表現する前記第１メモリ素子に備えられた第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２の相補作用の結果である。図２１で、横軸は、前記第１メモリ素子のゲートに印加する電圧を示し、縦軸は前記第１メモリ素子から出力される電圧を表す。
【０１１９】
図２１において、第１ないし第４グラフＧ１、Ｇ２、Ｇ３、Ｇ４は、前記第１メモリ素子に記録される２ｂｉｔデータによる前記第１メモリ素子の電圧特性を示す。
具体的に、第１グラフＧ１は、正孔がトラップされた第１不揮発性メモリ素子Ｍ１と電子がトラップされていない第２不揮発性メモリ素子Ｍ２を含む前記第１メモリ素子の電圧特性を表す。第２グラフＧ２は正孔がトラップされた第１不揮発性メモリ素子Ｍ１と電子とがトラップされた第２不揮発性メモリ素子Ｍ２とを含む前記第１メモリ素子についての電圧特性を表す。また、第３グラフＧ３は、正孔がトラップされていない第１不揮発性メモリ素子Ｍ１と電子がトラップされていない第２不揮発性メモリ素子とを含む前記第１メモリ素子の電圧特性を表す。また、第４グラフＧ４は正孔がトラップされていない第１不揮発性メモリ素子Ｍ１と電子がトラップされた第２不揮発性メモリ素子Ｍ２を含む前記第１メモリ素子の電圧特性を表す。
【０１２０】
第１及び第２グラフＧ１、Ｇ２を参照すれば、第１及び第２グラフＧ１、Ｇ２は同じ正（ｐｏｓｉｔｉｖｅ）の印加電圧（以下、第１スレショルド電圧）、例えば４Ｖで始まった後、印加電圧が低まりつつ、徐々に分岐される。第１及び第２グラフＧ１、Ｇ２は、印加電圧が０Ｖであるとき、出力電圧が相異なるということを示す。第１及び第２グラフＧ１、Ｇ２の分岐状態は印加電圧が所定の負の電圧になるまで保持される。
【０１２１】
第１グラフＧ１では、印加される電圧が所定の負の電圧（以下、第３入力電圧）、例えば、−１Ｖになりつつ、水平状態に保持され、第２グラフＧ２では、印加される電圧が前記第３入力電圧より低い負の電圧（以下、第４入力電圧）、例えば、−２Ｖになりつつ、第１グラフＧ１と同じ水平状態になる。
【０１２２】
このような第１及び第２グラフＧ１、Ｇ２の特性を用いて前記第１メモリ素子に記録されたビットデートを読み込むことができる。
すなわち、第１及び第２グラフＧ１、Ｇ２は、前記第１メモリ素子の第１不揮発性メモリ素子Ｍ１に正孔がトラップされた場合を表すので、前記第１メモリ素子に所定の電圧、例えば、５Ｖを印加した後、この電圧を徐々に低めつつ、前記第１及び第２グラフＧ１、Ｇ２が始まる電圧を認知することによって、前記第１メモリ素子の第１不揮発性メモリ素子Ｍ１に記録されたビットデータ１を読み込むことができる。
【０１２３】
次いで、第１及び第２グラフＧ１、Ｇ２が分岐された状態を保持する所定の電圧、例えば、０Ｖで前記第１メモリ素子の出力電圧を測定することによって、前記第１メモリ素子の第２不揮発性メモリ素子Ｍ２に記録されたビットデータが０であるか、または１であるかを読み込むことができる。
【０１２４】
例えば、第１及び第２グラフＧ１、Ｇ２の開始電圧が認知された後、前記第１メモリ素子に０Ｖを印加して測定した前記第１メモリ素子の出力電圧が第１グラフＧ１から得られた値を満足する場合、前記第１メモリ素子の第２不揮発性メモリ素子Ｍ２に電子がトラップされていないものと見なされる。したがって、この場合には第１不揮発性メモリ素子Ｍ１にビットデータ１が記録されており、第２不揮発性メモリ素子Ｍ２にはビットデータ０が記録されていると見なされて、前記第１メモリ素子に記録されたマルチビットデータは１０と読み込まれうる。前記第１メモリ素子に記録されたマルチビットデート１１も同じ方式で読み込まれうる。
【０１２５】
第３及び第４グラフＧ３、Ｇ４から前記第１メモリ素子に記録された他のビットデータ、例えば０１または００を読み込むことができる。この過程は、第１及び第２グラフＧ１、Ｇ２から前記第１メモリ素子に記録されたビットデータ、１０または１１を読込む過程と同一であるために、具体的な説明は省略する。
【０１２６】
図１９は、図２１に示す電圧特性曲線を用いて２ｂｉｔデータを表現する前記第１メモリ素子から２ｂｉｔデータを読込む動作回路を示す。
図１９を参照して第１メモリ素子Ｍから２ｂｉｔデータを読み出す過程を説明する。
まず、第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２の共通ゲートＧＣに所定の電圧、例えば、図２１の第１及び第２グラフＧ１、Ｇ２が始まる電圧より大きい電圧、例えば５Ｖを印加する。このように第１不揮発性メモリ素子Ｍ１の第１不純物領域１０ｓに所定の電圧、例えば５Ｖを印加する。そして、第２不揮発性メモリ素子Ｍ２の第２不純物領域３０ｓは接地させる。
【０１２７】
次いで、共通ゲートＧＣに印加した電圧を徐々に低めつつ、第１メモリ素子Ｍから基準電圧、例えば１００ｍＶより大きい出力電圧の存否を測定する。前記基準電圧は、図２１の第１及び第２グラフＧ１、Ｇ３と第３及び第４グラフＧ３、Ｇ４とが分岐される前の電圧であることが望ましい。前記出力電圧を感知するために前記第１メモリ素子Ｍの出力端に第１電圧比較器ＶＰ１が連結されている。第１電圧比較器ＶＰ１の二つの入力端子のうち、何れか１つは前記出力端に連結されており、残りの１つには前記基準電圧が印加される。
【０１２８】
共通ゲートＧＣに印加される電圧を徐々に低めつつ、第１メモリ素子Ｍの出力電圧を測定する過程は、図２１に示す第１及び第２グラフＧ１、Ｇ２または第３及び第４グラフＧ３、Ｇ４の始まる電圧を認知する過程と同一である。
第１メモリ素子Ｍの出力電圧は、速かに測定することが望ましいので、第１電圧比較器ＶＰ１としては、できるだけ低い出力電圧が認識できるものが望ましい。したがって、第１電圧比較器ＶＰ１は、図２１の第１及び第２グラフＧ１、Ｇ２または第３及び第４グラフＧ３、Ｇ４が分岐されるときの電圧より低い電圧を測定できるものが望ましい。
これにより、第１電圧比較器ＶＰ１に図２１の第１及び第２グラフＧ１、Ｇ２が分岐され始める時点で測定される出力電圧よりはるかに低い電圧、例えば、１００ｍＶが基準電圧として印加される。第１メモリ素子Ｍから出力される電圧が第１電圧比較器ＶＰ１に印加された基準電圧と同じか、大きい場合、第１電圧比較器ＶＰ１は１に該当する信号を発生させ、そうでない場合、０に該当する信号を発生させる。
【０１２９】
第１電圧比較器ＶＰ１は、共通ゲートＧＣと電源Ｖｓとの間に備えられた第１パストランジスタＰＴ１のＰ−ＭＯＳＦＥＴ、共通ゲートＧＣと第２電圧比較器ＶＰ２との間に備えられた第２パストランジスタＰＴ２のＰ−ＭＯＳＦＥＴ、第１及び第２パストランジスタＰＴ１、ＰＴ２のＮ−ＭＯＳＦＥＴに共通に連結されたインバータＩＶ、第１パストランジスタＰＴ１と共通ゲートＧＣとの間に連結されたトランジスタＴと同時に連結されている。
【０１３０】
したがって、第１電圧比較器ＶＰ１で１に該当する信号（以下、比較器の信号）が発生する場合、前記比較器の信号は、第１及び第２パストランジスタＰＴ１、ＰＴ２のＰ−ＭＯＳＦＥＴ、インバータＩＶ及びトランジスタＴに同時に印加される。これにより、インバータＩＶで０に該当する信号が出力されて、第１及び第２パストランジスタＰＴ１、ＰＴ２のＮ−ＭＯＳＦＥＴはオフ状態となる。そして、前記比較器の信号が第１及び第２パストランジスタＰＴ１、ＰＴ２のＰ−ＭＯＳＦＥＴに印加されつつ、前記Ｐ−ＭＯＳＦＥＴもオフ状態となる。これにより、第１及び第２パストランジスタＰＴ１、ＰＴ２は、何れもオフ状態となり、電源Ｖｓから共通ゲートＧＣに印加される電圧が遮断され、第２パストランジスタＰＴ２を経て第２電圧比較器ＶＰ２に印加される電圧も遮断される。
【０１３１】
一方、第２パストランジスタＰＴ２がオフ状態になる前に第２電圧比較器ＶＰ２の第２パストランジスタＰＴ２に連結された入力端子には共通ゲートＧＣに印加される電圧が印加される。第２パストランジスタＰＴ２がオフ状態になりつつ、第２電圧比較器ＶＰ２の前記入力端子に入力される電圧は遮断される。しかし、遮断される直前まで第２電圧比較器ＶＰ２の前記入力端子には電源Ｖｓから共通ゲートＧＣに印加された電圧と同じ電圧が印加されたために、第２パストランジスタＰＴ２はオフ状態にはなっているが、第２電圧比較器ＶＰ２の第２パストランジスタＰＴ２に連結された入力端子に共通ゲートＧＣに印加された電圧と同じ電圧が印加された状態は保持され続ける。
引続き、前記比較器信号が第２電圧比較器ＶＰ２にも印加されつつ、第２電圧比較器ＶＰ２が動作される。第２パストランジスタＰＴ２がオフ状態になるまで、第１電圧比較器ＶＰ１で０に該当する信号が発生するので、第２電圧比較器ＶＰ２は動作しない。
【０１３２】
第２電圧比較器ＶＰ２は、第２パストランジスタＰＴ２に連結された入力端子（以下、第１入力端子）に入力された電圧と残りの入力端子（以下、第２入力端子）に印加された基準電圧の大きさを比較するためのものであって、図２１の第１及び第２グラフＧ１、Ｇ２から第２電圧比較器ＶＰ２が動作される時点に、前記第１入力端子に入力される電圧は、第１及び第２グラフＧ１、Ｇ２が始まる入力電圧（以下、第１入力電圧）または第３及び第４グラフＧ３、Ｇ４が始まる入力電圧（以下、第２入力電圧）であることが分かる。共通ゲートＧＣに前記第１入力電圧が印加される時点での第１不揮発性メモリ素子Ｍ１に記録されたビットデータと前記第２入力電圧が印加される時点でのビットデータは異なる。したがって、第２電圧比較器ＶＰ２の第１入力端子に入力される電圧が前記第１入力電圧であるか、前記第２入力電圧であるかを区分することによって、第１不揮発性メモリ素子Ｍ１に記録されたビットデータが分かる。したがって、第２電圧比較器ＶＰ２の前記第１入力端子に入力される電圧が前記第１入力電圧であるか、前記第２入力電圧であるかを区分するために前記第２入力端子に印加される基準電圧として前記第１入力電圧と前記第２入力電圧との間の電圧を印加することが望ましい。例えば、前記第１入力電圧が＋４Ｖであり、前記第２入力電圧が＋３Ｖであるとき、第２電圧比較器ＶＰ２の前記第２入力端子に３．５Ｖの基準電圧を印加できる。このような例で、前記第１入力端子に印加される電圧が前記第１入力電圧であるとき、前記第１入力電圧は、前記基準電圧より大きいので、第２電圧比較器ＶＰ２は１に該当する信号を出力する。そして、前記第１入力端子に前記第２入力電圧が印加されるとき、第２電圧比較器ＶＰ２は０に該当する信号を出力する。
【０１３３】
前述したように、前記第１入力電圧で始まる図２１の第１及び第２グラフＧ１、Ｇ２は第１不揮発性メモリ素子Ｍ１が正孔をトラップした状態、すなわち第１不揮発性メモリ素子Ｍ１にビットデータ１が記録されたことを意味し、前記第２入力電圧で始まる第３及び第４グラフＧ３、Ｇ４は、第１不揮発性メモリ素子Ｍ１が正孔をトラップしていない状態、すなわち第１不揮発性メモリ素子Ｍ１にビットデータ０が記録されたことを意味するところ、第２電圧比較器ＶＰ２から出力される１または０に該当する信号は第１不揮発性メモリ素子Ｍ１に記録されたビットデータまたは０と見なし得る。
【０１３４】
第２電圧比較器ＶＰ２から出力されたこのような信号はこれに連結されたエンコーダＥＣに入力される。エンコーダＥＣは、第２電圧比較器ＶＰ２から入力された信号が１に該当する場合、これを１と、０に該当する場合には０と見なす。エンコーダＥＣは、入力信号をエンコーディングして中央処理装置（ＣＰＵ）の電圧比較回路部ＶＣＰに送る。電圧比較回路部ＶＣＰは、共通ゲートＧＣに０Ｖが印加されるときの第１メモリ素子Ｍから入力される出力電圧とエンコーダＥＣから入力される信号から算定される、第２電圧比較器ＶＰ２の前記第１入力端子に入力された電圧（前記第１または第２入力電圧）を比較して第１メモリ素子Ｍに記録されたデータを出力する。
【０１３５】
これをさらに具体的に説明すれば、第１メモリ素子Ｍの出力電圧が第１電圧比較器ＶＰ１の基準電圧と同一か、大きければ、第１及び第２パストランジスタＰＴ１、ＰＴ２がオフになり、電源Ｖｓから共通ゲートＧＣに印加される電圧が遮断される。そして、接地されたトランジスタＴは、オン状態になって共通ゲートＧＣに０Ｖの電圧が印加される。この際、第１メモリ素子Ｍから所定の電圧が出力されて電圧比較回路部ＶＣＰに入力される。共通ゲートＧＣに０Ｖの電圧が印加されるとき、第１メモリ素子Ｍから出力される電圧は第１メモリ素子Ｍに記録されたビットデータによって変わる。
【０１３６】
このような事実は、入力電圧０Ｖで図２１の第１ないし第４グラフＧ１、Ｇ２、Ｇ３、Ｇ４が何れも異なる値を有することから分かる。
すなわち、第１メモリ素子Ｍの共通ゲートＧＣに印加される電圧が前記第１入力電圧になった後、共通ゲートＧＣに印加される電圧が０Ｖになれば、第１メモリ素子Ｍの出力電圧は、図２１で入力電圧が０Ｖであるとき、第１及び第２グラフＧ１、Ｇ２のうち、何れか１つが有する値、すなわち出力電圧と同一になる。
【０１３７】
共通ゲートＧＣに０Ｖが印加されたときの第１メモリ素子Ｍの出力電圧が、図２１の第１グラフＧ１が有する値と同じである場合、第１グラフＧ１の性格から第１メモリ素子Ｍの第２不揮発性メモリ素子Ｍ２は電子がトラップされていない状態を表す。このような状態は、第２不揮発性メモリ素子Ｍ２にビットデータ０が記録されたと見なされうる。
【０１３８】
共通ゲートＧＣに０Ｖが印加されたときの第１メモリ素子Ｍの出力電圧が、図２１の第２グラフＧ２が有する値と同じである場合、前述した第２グラフＧ２の性格から第１メモリ素子Ｍの第２不揮発性メモリ素子Ｍ２は電子がトラップされた状態を表す。このような状態は、第２不揮発性メモリ素子Ｍ２にビットデータ１が記録されたと見なされうる。
第１メモリ素子Ｍの出力電圧が、図２１の第１及び第２グラフＧ１、Ｇ２で表現される状況は、第１不揮発性メモリ素子Ｍ１に正孔がトラップされた状態、すなわち第１不揮発性メモリ素子Ｍ１にビットデート１が記録されたことを意味する。このような事実はまた前記第１及び第２入力電圧間の電圧、例えば３．５Ｖが基準電圧として印加された第２電圧比較器ＶＰ２から１に該当する信号が出力されるという事実から確認できる。
【０１３９】
電圧比較回路部ＶＣＰは、エンコーダＥＣから１に該当する信号が入力されることによって、第１メモリ素子Ｍ１の共通ゲートＧＣに前記第１入力電圧、例えば、＋４Ｖが印加されたと認識する。そして、電圧比較回路部ＶＣＰは、共通ゲートＧＣに０Ｖが印加された第１メモリ素子Ｍ１から入力される電圧も測定して前記認識された電圧と前記測定された電圧とを比較する。このような比較を通じて電圧比較回路部ＶＣＰは、第２不揮発性メモリ素子Ｍ２に記録されたビットデータが何かを決定する。
【０１４０】
例えば、共通ゲートＧＣに０Ｖが印加された第１メモリ素子Ｍから入力される電圧が０Ｖで図２１の第１グラフＧ１が有する値、例えば２．８Ｖであれば、電圧比較回路部ＶＣＰは前記認識された電圧＋４Ｖと前記測定された電圧＋２．８Ｖを比較して第２不揮発性メモリ素子Ｍ２にビットデータ”０”が記録されたと見なす。前記認識された電圧が同一であり、前記測定された電圧が、図２１の第２グラフＧ２が０Ｖで有する電圧、例えば、＋２．５Ｖであるとき、電圧比較回路部ＶＣＰは第２不揮発性メモリ素子Ｍ２にビットデート１が記録されたと見なす。
【０１４１】
このような比較の結果とエンコーダＥＣから入力される信号とを分析して電圧比較回路部ＶＣＰは、第１メモリ素子Ｍにビットデータ１１または１０が記録されたと判断し、該当ビットデータを出力する。
電圧比較回路部ＶＣＰに記載された”２．８／４⇒１０”は、第１不揮発性メモリ素子Ｍ１にビットデート１が記録されており、第２不揮発性メモリ素子Ｍ２にビットデート０が記録されていることを表示したことである。電圧比較回路部ＶＣＰに記載された残りの内容も同一に解釈しうる。
【０１４２】
このように第１メモリ素子Ｍに記録されたビットデータを読込む過程で第１不揮発性メモリ素子Ｍ１に記録されたビットデータが読まれれば、図２１に示す第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２の相補的電圧特性曲線によって第２不揮発性メモリ素子Ｍ２に記録されたビットデータは、第１メモリ素子Ｍの共通ゲートＧＣに０Ｖを印加したとき、第１メモリ素子Ｍから出力される電圧を測定することによって分かるところ、第２不揮発性メモリ素子Ｍ２に対する読み込み動作は実施する必要がない。したがって、第１メモリ素子Ｍの読み込み動作にかかる時間を縮められる。
【０１４３】
第１メモリ素子Ｍの共通ゲートＧＣに図２１の第３及び第４グラフィックＧ３、Ｇ４が始まる電圧である前記第２入力電圧が印加されるとき、電圧比較回路部ＶＣＰで第１メモリ素子Ｍに記録されたビットデータ、例えば、０１または００を読込む過程は共通ゲートＧＣに印加される電圧が前記第１入力電圧であるときと同一に説明しうる。
【０１４４】
電圧比較回路部ＶＣＰに記載された”２．０／３⇒０１”と”２．５／３⇒００”とが意味するところは、共通ゲートＧＣに３Ｖの前記第２入力電圧が印加された後、共通ゲートＧＣに０Ｖが印加されたとき、第１メモリ素子Ｍから出力される電圧が２．０Ｖと測定されれば、第１メモリ素子Ｍ１のデータ状態を”０１”と見なし、２．５Ｖと測定されれば、第１メモリ素子Ｍに記録されたビットデータを”００”と見なす。
【０１４５】
一方、図１９の回路は同等な機能を有する他の回路に変形できる。図２０は、これについての一例を示す。図２０についての説明で図１９と同じ部分については説明を省略する。
図２０を参照すれば、第１メモリ素子Ｍの出力端に第３電圧比較器ＶＰ２が連結されている。第３電圧比較器ＶＰ２’の２つの入力端子のうち、何れか１つが第１メモリ素子Ｍの出力端に連結されており、残りの入力端子に所定の基準電圧、例えば、２．５Ｖが印加される。第２電圧比較器ＶＰ２の出力端に連結されたエンコーダＥＣ（以下、第１エンコーダ）と同等な作用をする第２エンコーダＥＣ’が第３電圧比較器ＶＰ２’の出力端に連結されている。そして、第１及び第２エンコーダＥＣ、ＥＣ’の出力端に第３エンコーダＯＵ１が連結されている。第３電圧比較器ＶＰ２’は、共通ゲートＧＣに０Ｖ電圧が印加されるとき、第１メモリ素子Ｍから出力される電圧と第３電圧比較器ＶＰ２’に印加された基準電圧とを比較するためのものである。第３電圧比較器ＶＰ２’は、０Ｖに該当する信号が与えられるときにのみ動作する。このために第３電圧比較器ＶＰ２’は第１及び第２パストランジスタＰＴ１、ＰＴ２間に連結されている。したがって、共通ゲートＧＣに前記第１または第２入力電圧が印加された後、共通ゲートＧＣに０Ｖの電圧が印加されつつ、第１メモリ素子Ｍから所定の電圧が出力されて第３電圧比較器ＶＰ２’に入力される。これと同時に、第３電圧比較器ＶＰ２’には０Ｖを表す信号が印加され、第３電圧比較器ＶＰ２’は第１メモリ素子Ｍから入力された電圧と前記基準電圧とを比較し、比較の結果を第２エンコーダＥＣ’に出力する。第３電圧比較器ＶＰ２’のこのような過程は、動作開始のために与えられる信号だけが異なり、第２電圧比較器ＶＰ２の動作と同一である。
【０１４６】
第１メモリ素子Ｍから第３電圧比較器ＶＰ２’に入力される電圧は、共通ゲートＧＣに０Ｖが印加されたとき、第１メモリ素子Ｍから出力される電圧であって、図２１で入力電圧が０Ｖであるとき、第１、第２、第３または第４グラフＧ１、Ｇ２、Ｇ３、Ｇ４が有する電圧と同一である。
【０１４７】
第１メモリ素子Ｍの共通ゲートＧＣに印加する電圧を連続的に低める過程で共通ゲートＧＣに印加される電圧が第１入力電圧になりつつ、第１電圧比較器ＶＰ１から前記比較器信号が出力された以後、共通ゲートＧＣに０Ｖを印加したとき、第１メモリ素子Ｍが出力できる電圧は、図２１の第１グラフＧ１が０Ｖの入力電圧で有する出力電圧（以下、第１出力電圧）または第２グラフＧ２が０Ｖの入力電圧で有する出力電圧（以下、第２出力電圧）である。前記第１及び第２出力電圧は、第１メモリ素子Ｍの第２不揮発性メモリ素子Ｍ２に記録されたビットデータによるものであって、共通ゲートＧＣに０Ｖを印加した後、第１メモリ素子Ｍから前記第１出力電圧が出力されれば、第２不揮発性メモリ素子Ｍ２から所定のビットデータ、例えば、１を読み込んだと見なし、前記第２出力電圧が出力されれば、他のビットデータ、例えば０を読み込んだと見なしうる。これにより、第３電圧比較器ＶＰ２’は第１メモリ素子Ｍから前記第１出力電圧が入力されるとき、ビットデータ１に該当する信号を出力し、前記第２出力電圧が入力されるとき、ビットデート０に該当する信号を出力できねばならない。したがって、第３電圧比較器ＶＰ２’に印加される前記基準電圧は、前記第１出力電圧より低く、第２出力電圧よりは高い電圧が望ましい。
【０１４８】
一方、共通ゲートＧＣに印加される電圧が図２１の第２入力電圧になりつつ、第１電圧比較器ＶＰ１で前記比較器信号が出力された以後、共通ゲートＧＣに０Ｖを印加したとき、第１メモリ素子Ｍが出力できる電圧は、図２１の第３グラフィックＧ３が０Ｖの入力電圧で有する出力電圧（以下、第３出力電圧）または第４グラフＧ４が０Ｖの入力電圧で有する出力電圧（以下、第４出力電圧）である。前記第３及び第４出力電圧は、第２不揮発性メモリ素子Ｍ２に記録されたビットデータによるものであって、共通ゲートＧＣに０Ｖ電圧が印加されつつ、第１メモリ素子Ｍから前記第３出力電圧が出力されれば、第２不揮発性メモリ素子Ｍ２に記録されたビットデータ、例えば１を読み込んだと見なしうる。また、前記第４出力電圧が出力されれば、第２不揮発性メモリ素子Ｍ２に記録されたビットデータ、例えば０を読み込んだと見なしうる。これにより第３電圧比較器ＶＰ２’は、第１メモリ素子Ｍから前記第３出力電圧が入力されるとき、ビットデータ１に該当する信号を出力し、前記第４出力電圧が入力されるとき、ビットデート０に該当する信号を出力できねばならない。したがって、第３電圧比較器ＶＰ２’に印加される基準電圧は第３出力電圧と第４出力電圧との間の電圧が望ましい。
【０１４９】
図２１から、前記第３及び第４出力電圧と前記第１及び第２出力電圧とは異なることが分かる。したがって、第１メモリ素子Ｍの共通ゲートＧＣに前記第１入力電圧が印加された後、共通ゲートＧＣに０Ｖが印加されたとき、第３電圧比較器ＶＰ２’に印加される基準電圧は共通ゲートＧＣに前記第２入力電圧が印加された後、共通ゲートＧＣに０Ｖが印加されたときの第３電圧比較器ＶＰ２’に印加される基準電圧と異なりうる。
【０１５０】
前述したように、第３電圧比較器ＶＰ２’は、共通ゲートＧＣに０Ｖが印加されつつ動作され、共通ゲートＧＣに０Ｖが印加されたとき、第１メモリ素子Ｍから出力される電圧を基準電圧と比較して第１メモリ素子Ｍの第２不揮発性メモリ素子Ｍ２に記録されたビットデータに該当する信号を第２エンコーダＥＣ’に出力する。
結局、図２０に示す回路において、第２電圧比較器ＶＰ２は第１メモリ素子Ｍの第１不揮発性メモリ素子Ｍ１に記録されたビットデータに該当する信号だけを出力し、第３電圧比較器ＶＰ２’は第２不揮発性メモリ素子Ｍ２に記録されたビットデータに該当する信号だけを出力する。
【０１５１】
第１及び第２エンコーダＥＣ、ＥＣ’は、各々第２及び第３電圧比較器ＶＰ２、ＶＰ２’から出力された信号をビットデータ１または０でエンコーディングして第３エンコーダＯＵ１に出力する。第３エンコーダＯＵ１は、第１エンコーダＥＣから入力されるビットデータと第２エンコーダＥＣ’から入力されるビットデータとを合わせ、エンコーディングして２ｂｉｔのマルチビットデータ、例えば、１１、１０、０１または００を出力する。
次いで、前記２ｂｉｔのマルチビットデータを表現できる前述した第１メモリ素子Ｍよりなるアレイでの読み込み動作を図２２を参照して説明する。
【０１５２】
図２２は、行及び列に各々複数の第１メモリ素子Ｍが配置されたメモリセルアレイを示す。図２２において、参照符号ＳＲは読込むために選択された行を表す。
図２２を参照すれば、アレイを構成する第１メモリ素子Ｍの共通ゲートＧＣに電源電圧、例えば、＋５Ｖを印加する。そして、選択された行ＳＲの第１メモリ素子Ｍの第１不揮発性メモリ素子Ｍ１の第１不純物領域１０ｓを連結する第１ソースラインＳＬ１に所定の電圧、例えば５Ｖを印加する。そして、第２不揮発性メモリ素子Ｍ２の第２不純物領域３０ｓを連結する第２ソースラインＳＬ２に０Ｖを印加する。また、選択されていない行の第１メモリ素子Ｍの第１不揮発性メモリ素子Ｍ１の第１不純物領域１０ｓと第２不揮発性メモリ素子Ｍ２の第２不純物領域３０ｓに０Ｖを印加する。これにより、選択された行の第１メモリ素子Ｍの共通ゲートＧＣに読み込み電圧を印加しても、非選択の行の第１メモリ素子Ｍは非活性状態に保持されうる。
【０１５３】
第１メモリ素子Ｍの共通ゲートＧＣと第１不揮発性メモリ素子Ｍ１の第１ソースラインＳＬ１と第２不揮発性メモリ素子Ｍ２の第２ソースラインＳＬ２に前述したように電圧を印加した状態で、共通ゲートＧＣに印加された電圧を０Ｖになるまで徐々に低める。このような過程を通じて選択された第１メモリ素子Ｍに記録されたビットデータを読込める。読込む過程は、図１９または図２０を参照して説明した読み込み過程と同一である。
【０１５４】
選択された第１メモリ素子Ｍに記録されたビットデータが同じである場合、例えば、選択された第１メモリ素子Ｍのデータ状態が何れも１１である場合、選択された第１メモリ素子Ｍが活性化され始める印加電圧は同一である。したがって、選択された第１メモリ素子Ｍは、同じ印加電圧で自身に記録されたビットデータを出力する。アレイの列の第１メモリ素子Ｍの出力端は、ドレインラインＤＬに連結されている。選択された第１メモリ素子Ｍに記録されたビットデータは自身が連結されたドレインラインＤＬを通じて出力される。
【０１５５】
一方、選択された第１メモリ素子Ｍに記録されたビットデータが異なる場合、例えば、図２２に示すように選択された行が４つの第１メモリ素子Ｍよりなっており、最初の第１メモリ素子Ｍに記録されたビットデータが１１、二番目の第１メモリ素子Ｍに記録されたビットデータが１０、三番目の第１メモリ素子Ｍに記録されたビットデータが０１、４番目の第１メモリ素子Ｍに記録されたビットデータが００とすれば、選択された第１メモリ素子Ｍの共通ゲートＧＣに印加された電圧が低まりつつ、図２１の第１グラフＧ１による二番目の第１メモリ素子Ｍと第２グラフＧ２による最初の第１メモリ素子Ｍが、先に活性化される。したがって、最初及び二番目の第１メモリ素子Ｍに記録されたビットデータが先に読込まれる。次いで、図２１の第４グラフＧ４による三番目の第１メモリ素子Ｍと第３グラフＧ３による４番目の第１メモリ素子Ｍに記録されたビットデータが読込まれる。
【０１５６】
次いで、４ｂｉｔのマルチビットデータを表現できる第１メモリ素子の読み込み動作を図２３を参照して説明する。
図２３を図１９と比較すると、２ｂｉｔのデータを表現する第１メモリ素子の読み込み動作回路と４ｂｉｔのデータを表現する第１メモリ素子の読み込み動作回路の構成は第２電圧比較器と電圧比較回路部とを除いては同じであることが分かる。
【０１５７】
すなわち、図１９の回路で第２電圧比較器ＶＰ２は、１つの比較器を含む一方、図２３の回路で第２電圧比較器ＶＰ２２は４つの比較器Ｐ１、Ｐ２、Ｐ３、Ｐ４を含む。そして、図１９の回路図で電圧比較回路部ＶＣＰは第２電圧比較器ＶＰ２から入力される信号に該当する電圧と第１メモリ素子Ｍから入力された電圧とを比較して、２ｂｉｔのマルチビットデータを出力し、一方、図２３に示す電圧比較回路部ＶＣＰ１は同じ過程を経て４ｂｉｔのマルチビットデータを出力する。
【０１５８】
図２３に示す第２電圧比較器ＶＰ２２をさらに具体的に説明する。
第２電圧比較器ＶＰ２２の第１ないし第４比較器Ｐ１、Ｐ２、Ｐ３、Ｐ４それぞれの第２入力端子に第１ないし第４基準電圧が印加されており、第１入力端子は第２パストランジスタＰＴ２の出力端に共通に連結されている。
４ｂｉｔマルチビットデータを表現する第１メモリ素子４Ｍ（以下、４ｂｉｔの第１メモリ素子）の第１不揮発性メモリ素子４Ｍａは２ｂｉｔのマルチビットデータが記録されうる。すなわち、第１不揮発性メモリ素子４Ｍａには１１、１０、０１または００が記録されうる。
【０１５９】
第１不揮発性メモリ素子４Ｍａにビットデータ１１が記録されているときは４ｂｉｔ第１メモリ素子４Ｍの共通ゲートＧＣに印加される電圧が第３入力電圧になりつつ、ビットデータ１０が記録されているときは共通ゲートＧＣに印加される電圧が第４入力電圧になりつつ、ビットデータ０１が記録されているときは共通ゲートＧＣに印加される電圧が第５入力電圧になりつつ、そしてビットデータ００が記録されているときは共通ゲートＧＣに印加される電圧が第６入力電圧になりつつ、４ｂｉｔ第１メモリ素子４Ｍの出力電圧は第１電圧比較器ＶＰ１に印加された基準電圧、例えば１００ｍｖより大きくなる。これにより、第１電圧比較器ＶＰ１から１に該当する信号が出力され、この信号により電源Ｖｓから共通ゲートＧＣに印加される電圧は遮断され、ソースが接地されたトランジスタＴから０Ｖの電圧が共通ゲートＧＣに印加される。また、前記１に該当する信号により第２電圧比較器ＶＰ２２が動作する。共通ゲートＧＣに０Ｖの電圧が印加される直前に、共通ゲートＧＣに印加された電圧は、前記第３ないし第６入力電圧のうち、何かが測定される。このような入力電圧測定を通じて、第１不揮発性メモリ素子４Ｍａに記録されたビットデータが分かる。
【０１６０】
前記第３ないし第６入力電圧を測定するために、第２電圧比較器ＶＰ２２は、第１ないし第４比較器Ｐ１、Ｐ２、Ｐ３、Ｐ４を備える。第１ないし第４比較器Ｐ１、Ｐ２、Ｐ３、Ｐ４には各々所定の基準電圧、例えば、２Ｖ、３Ｖ、４Ｖ、５Ｖが印加されている。このような基準電圧は、前記第３ないし第６入力電圧と関連がある。前記第３ないし第６入力電圧が各々５Ｖ、４Ｖ、３Ｖ、２Ｖである場合、第１ないし第２比較器Ｐ１、Ｐ２、Ｐ３、Ｐ４の基準電圧は各々前記例とした２Ｖ、３Ｖ、４Ｖ、５Ｖになりうる。しかし、前記第３ないし第６入力電圧が前記電圧と異なる場合、第１ないし第２比較器Ｐ１、Ｐ２、Ｐ３、Ｐ４の基準電圧は異なる値になりうる。
【０１６１】
４ｂｉｔ第１メモリ素子４Ｍの説明と関連して便宜上、前記第３ないし第６入力電圧が５Ｖ、４Ｖ、３Ｖ、２Ｖであると見なし、第１ないし第４比較器Ｐ１、Ｐ２、Ｐ３、Ｐ４の基準電圧は各々２Ｖ、３Ｖ、４Ｖ、５Ｖであると見なす。
第２電圧比較器ＶＰ２２に第３入力電圧、５Ｖが印加されつつ、第１ないし第４比較器Ｐ１、Ｐ２、Ｐ３、Ｐ４は何れも１に該当する信号を出力する。これにより、第２電圧比較器ＶＰ２２に連結された第１エンコーダＥＣ１に１１１１に該当する信号が入力される。
【０１６２】
第２電圧比較器ＶＰ２２に第４入力電圧、４Ｖが印加されつつ、第４比較器Ｐ４は０に該当する信号を出力し、第１ないし第３比較器Ｐ１、Ｐ２、Ｐ３は何れも１に該当する信号を出力する。これにより、第１エンコーダＥＣ１に０１１１に該当する信号が入力される。
第２電圧比較器ＶＰ２２に第５入力電圧、３Ｖが印加されつつ、第３及び第４比較器Ｐ３、Ｐ４は０に該当する信号を出力し、第１及び第２比較器Ｐ１、Ｐ２は１に該当する信号を出力する。これにより、第１エンコーダＥＣ１に００１１に該当する信号が入力される。
【０１６３】
第２電圧比較器ＶＰ２２に第６入力電圧、２Ｖが印加されつつ、第２ないし第４比較器Ｐ２、Ｐ３、Ｐ４は０に該当する信号を出力し、第１比較器Ｐ１は１に該当する信号を出力する。これにより、第１エンコーダＥＣ１に０００１に該当する信号が入力される。
【０１６４】
第１エンコーダＥＣ１は、第２電圧比較器ＶＰ２２から入力される１１１１、０１１１、００１１または０００１に該当する信号を１１、１０、０１または００にエンコーディングして中央処理装置（ＣＰＵ）の電圧比較回路部ＶＣＰ１に出力する。前記１１１１、０１１１、００１１または０００１を何れの値にエンコーディングするかは任意的である。したがって、第１エンコーダＥＣ１は、例えば、１１１１を０１に、０００１を１１にエンコーディングしうる。しかし、本説明では便宜上、第１エンコーダＥＣ１が入力される１１１１、０１１１、００１１または０００１に該当する信号を１１、１０、０１または００にエンコーディングすると見なす。
【０１６５】
電圧比較回路部ＶＣＰ１は、第１エンコーダＥＣ１から入力されるエンコーディング信号を分析して共通ゲートＧＣに入力された電圧が前記第３ないし第６入力電圧のうち、何かを判断して第１不揮発性メモリ素子４Ｍａに記録されたビットデータを認識する。
例えば、第１エンコーダＥＣ１から入力されるエンコーディング信号が１１であるとき、電圧比較回路部ＶＣＰ１は共通ゲートＧＣに印加された電圧が前記第３入力電圧であると判断する。このような判断に基づいて、電圧比較回路部ＶＣＰ１は、第１不揮発性メモリ素子４Ｍａにビットデータ１１が記録されたと認識する。
【０１６６】
第１不揮発性メモリ素子４Ｍａに記録されたビットデータはこのように読込まれる。
以下、第２不揮発性メモリ素子４Ｍｂに記録されたビットデータを読込む過程を説明する。
共通ゲートＧＣに前記第３、第４、第５または第６入力電圧が印加された直後、共通ゲートＧＣに０Ｖが印加されたとき、４ｂｉｔ第１メモリ素子４Ｍから出力される電圧は第２不揮発性メモリ素子４Ｍｂに記録されたビットデータによって変わる。
【０１６７】
すなわち、第１不揮発性メモリ素子４Ｍａに１１、１０、０１または００が記録されているとき、第２不揮発性メモリ素子４Ｍｂには１１、１０、０１及び００のうち、何れか１つのマルチビットデータが記録されうる。
【０１６８】
第２不揮発性メモリ素子４Ｍｂに１１が記録されているとき、共通ゲートＧＣに０Ｖが印加されつつ、４ｂｉｔ第１メモリ素子４Ｍから出力される電圧を、以下、第３出力電圧という。そして、第２不揮発性メモリ素子４Ｍｂに１０が記録されているとき、共通ゲートＧＣに０Ｖが印加されつつ、４ｂｉｔ第１メモリ素子４Ｍに出力される電圧を、以下、第４出力電圧という。また、第２不揮発性メモリ素子４Ｍｂに０１が記録されているとき、共通ゲートＧＣに０Ｖが印加されつつ、４ｂｉｔ第１メモリ素子４Ｍから出力される電圧を、以下、第５出力電圧という。また、第２不揮発性メモリ素子４Ｍｂに００が記録されているとき、共通ゲートＧＣに０Ｖが印加されつつ、４ｂｉｔ第１メモリ素子４Ｍから出力される電圧を、以下、第６出力電圧という。この際、前記第３ないし第６入力電圧のうち、何れか１つの入力電圧で前記第３ないし第６出力電圧は相異なる。
したがって、共通ゲートＧＣに印加される電圧が前記第３、第４、第５または第６入力電圧に達した直後、共通ゲートＧＣに０Ｖが印加されたとき、４ｂｉｔ第１メモリ素子４Ｍから出力される前記第３、第４、第５または第６出力電圧を認知することによって、第２不揮発性メモリ素子４Ｍｂに記録されたビットデータが分かる。
前記第３ないし第６出力電圧は、電圧比較回路部ＶＣＰ１に印加される。前記第３ないし第６出力電圧は、第１不揮発性メモリ素子４Ｍａに記録されたビットデータによって異なるので、電圧比較回路部ＶＣＰ１は前述したように第１エンコーダＥＣ１から与えられるエンコーディング信号を分析して現在自身に印加された前記第３、第４、第５または第６出力電圧と第１不揮発性メモリ素子４Ｍａのビットデータ状態との関係を把握する
【０１６９】
例えば、電圧比較回路部ＶＣＰ１に第１エンコーダＥＣ１から１１というエンコーディング信号が与えられ、４ｂｉｔ第１メモリ素子４Ｍから前記第３出力電圧が印加された場合、電圧比較回路部ＶＣＰ１は第１エンコーダＥＣ１から与えられたエンコーディング信号１１を分析して、自身に印加された前記第３出力電圧が共通ゲートＧＣに前記第３入力電圧が印加された直後、共通ゲートＧＣに０Ｖが印加されつつ４ｂｉｔ第１メモリ素子４Ｍから出力された電圧であると判断する。このような判断によって、電圧比較回路部ＶＣＰ１は前記第３出力電圧と前記第３入力電圧との比（第３出力電圧／第３入力電圧）を計算して、前記第３出力電圧は第１不揮発性メモリ素子４Ｍａにビットデータ１１が記録されており、第２不揮発性メモリ素子４Ｍｂにビットデータ１１が記録されているとき、共通ゲートＧＣに０Ｖが印加されつつ４ｂｉｔ第１メモリ素子４Ｍから出力された電圧であると判断する。結果的に、電圧比較回路部ＶＣＰ１は４ｂｉｔ第１メモリ素子４Ｍから前記第３出力電圧が印加されるとき、第２不揮発性メモリ素子４Ｍｂにビットデータ１１が記録されたと判断し、第１エンコーダＥＣ１から与えられるエンコーディング信号１１の分析を通じて第１不揮発性メモリ素子４Ｍａにはビットデート１１が記録されたと判断して、４ｂｉｔ第１メモリ素子４Ｍにマルチビットデータ１１１１が記録されたと判断して１１１１を出力する。電圧比較回路部ＶＣＰ１に記載された内容は、前述した電圧比較回路部ＶＣＰ１の判断過程を数式で示したものである。
【０１７０】
例えば、電圧比較回路部ＶＣＰ１に記載された内容のうち、２．５／５⇒１１１１は前記第３出力電圧が２．５Ｖであり、前記第３入力電圧が５Ｖであるとき、４ｂｉｔ第１メモリ素子４Ｍにマルチビットデータ１１１１が記録されたと判断することを表す。
【０１７１】
前述したように、共通ゲートＧＣに前記第３ないし第６入力電圧のうち、何れか１つが印加されつつ電源Ｖｓからの電源供給は第１パストランジスタＰＴ１により自動的に遮断される。これと同時に、トランジスタＴにより共通ゲートＧＣに０Ｖが印加されて４ｂｉｔ第１メモリ素子４Ｍから電圧が出力される。このように出力される電圧は第２不揮発性メモリ素子４Ｍｂに記録された２ｂｉｔデータに関する情報を有している。したがって、第２不揮発性メモリ素子４Ｍｂに記録されたビットデータは共通ゲートＧＣに０Ｖが印加されるとき、４ｂｉｔ第１メモリ素子４Ｍから出力される電圧を測定して分かるので、第２不揮発性メモリ素子４Ｍｂに記録されたビットデータを読込むための別途の動作は不要である。このような理由で本発明の不揮発性メモリ素子についての読み込み動作時間を短縮しうる。
【０１７２】
第１及び第２不揮発性メモリ素子４Ｍａ、４Ｍｂの間に前述した第１メモリ素子Ｍの第１及び第不揮発性メモリ素子Ｍ１、Ｍ２間の相補的作用に立脚した電圧曲線（図２１）と類似した電圧曲線が存在するが、便宜上、図示は省略する。
一方、図２３の回路は、同等な機能を有する他の回路に代替できる。例えば、図２３の回路で、電圧比較回路部ＶＣＰ１を第２不揮発性メモリ素子４Ｍｂに記録されたビットデータだけを読込む手段と第１エンコーダＥＣ１から与えられる信号と前記手段から与えられる信号とを合わせて４ｂｉｔ第１メモリ素子４Ｍに記録されたマルチビットデータを出力する手段に代替できる。これについての一例は図２４に示された。
【０１７３】
図２４を参照すれば、４ｂｉｔ第１メモリ素子４Ｍの出力端に第３電圧比較器ＶＰ３３が連結されている。第３電圧比較器ＶＰ３３は、第１ないし第４比較器Ｐ２２、Ｐ３３、Ｐ４４、Ｐ５５を含む。第１ないし第４比較器Ｐ２２、Ｐ３３、Ｐ４４、Ｐ５５は第３電圧比較器ＶＰ３３に０Ｖが与えられるときだけ動作する。このために第３電圧比較器ＶＰ３３は、第１及び第２パストランジスタＰＴ１、ＰＴ２の間に連結されている。これにより、第１ないし第４比較器Ｐ２２、Ｐ３３、Ｐ４４、Ｐ５５は共通ゲートＧＣに０Ｖが印加される度に動作しうる。
【０１７４】
第３電圧比較器ＶＰ３３の第１ないし第４比較器Ｐ２２、Ｐ３３、Ｐ４４、Ｐ５５には、各々第１ないし第４基準電圧Ｖ２２、Ｖ３３、Ｖ４４、Ｖ５５が印加されている。前記第１ないし第４基準電圧Ｖ２２、Ｖ３３、Ｖ４４、Ｖ５５は、前記第３ないし第６出力電圧を考慮して決定する。
【０１７５】
すなわち、第１基準電圧Ｖ２２は、第２不揮発性メモリ素子４Ｍｂに記録されたビットデータが”００”であるとき、共通ゲートＧＣに０Ｖが印加されつつ４ｂｉｔ第１メモリ素子４Ｍから出力される前記第６出力電圧と同じ電圧でありうる。
【０１７６】
第２基準電圧Ｖ３３は、第２不揮発性メモリ素子４Ｍｂに記録されたビットデータが”０１”であるとき、共通ゲートＧＣに０Ｖが印加されつつ４ｂｉｔ第１メモリ素子４Ｍから出力される前記第５出力電圧と同一か、小さくありうる。しかし、第２基準電圧Ｖ３３は、前記第６出力電圧よりは大きいことが望ましい。
第３基準電圧Ｖ４４は、第２不揮発性メモリ素子４Ｍｂに記録されたビットデータが
”１０”であるとき、共通ゲートＧＣに０Ｖが印加されつつ４ｂｉｔ第１メモリ素子４Ｍから出力される前記第４出力電圧と同一か、小さくありうる。しかし、第３基準電圧Ｖ４４は、前記第５出力電圧よりは大きいことが望ましい。
【０１７７】
第４基準電圧Ｖ５５は、第２不揮発性メモリ素子４Ｍｂに記録されたビットデータが”１１”であるとき、共通ゲートＧＣに０Ｖが印加されつつ４ｂｉｔ第１メモリ素子４Ｍから出力される前記第３出力電圧と同一か、小さくありうる。しかし、第４基準電圧Ｖ５５は前記第４出力電圧よりは大きいことが望ましい。
【０１７８】
このような第１ないし第４基準電圧Ｖ２２、Ｖ３３、Ｖ４４、Ｖ５５によって４ｂｉｔ第１メモリ素子４Ｍの出力端から第３電圧比較器ＶＰ３３に前記第３出力電圧が印加されれば、第１ないし第４比較器Ｐ２２、Ｐ３３、Ｐ４４、Ｐ５５は何れも”１”に該当する信号を出力するので、第２エンコーダＥＣ１１に”１１１１”に該当する信号が入力される。そして、第３電圧比較器ＶＰ３３に前記第４出力電圧が印加されれば、第１ないし第３比較器Ｐ２２、Ｐ３３、Ｐ４４は何れも”１”に該当する信号を出力するが、第４比較器Ｐ５５は”０”に該当する信号を出力し、第２エンコーダＥＣ１１へ”０１１１”に該当する信号が入力される。また、第３電圧比較器ＶＰ３３に前記第５出力電圧が印加されれば、第１及び第２比較器Ｐ２２、Ｐ３３は何れも”１”に該当する信号を出力するが、第３及び第４比較器Ｐ４４、Ｐ５５は何れも”０”に該当する信号を出力して第２エンコーダＥＣ１１へ”００１１”に該当する信号が入力される。また、第３電圧比較器ＶＰ３３に前記第６出力電圧が印加されれば、第２ないし第４比較器Ｐ３３、Ｐ４４、Ｐ５５は何れも”０”に該当する信号を出力するが、第１比較器Ｖ２２は”１”に該当する信号を出力して第２エンコーダＥＣ１１へ”０００１”に該当する信号が入力される。
【０１７９】
前述したように第３電圧比較器ＶＰ３３から”１１１１”、”０１１１”、”００１１”または”０００１”に該当する信号が入力されれば、第２エンコーダＥＣ１１は決まった規則によって前記入力された信号をビットデータ”１１”、”１０”、”０１”または”００”にエンコーディングして第３エンコーダＯＵ２に送る。
第３エンコーダＯＵ２は、第１エンコーダＥＣ１と第２エンコーダＥＣ１１とに連結されている。第３エンコーダＯＵ２は前述したように第２エンコーダＥＣ１１からビットデータ”１１”、”１０”、”０１”または”００”を入力されるだけでなく、第１エンコーダＥＣ１からビットデータ”１１”、”１０”、”０１”または”００”を入力される。第１エンコーダＥＣ１から受けた前記ビットデータは４ｂｉｔ第１メモリ素子４Ｍの第１不揮発性メモリ素子４Ｍａに記録されたビットデータであり、第２エンコーダＥＣ１１から受けた前記ビットデータは第２不揮発性メモリ素子４Ｍｂに記録されたビットデータである。第３エンコーダＯＵ２は第１エンコーダＥＣ１から受けた前記ビットデータと第２エンコーダＥＣ１１から受けた前記ビットデータとを合わせて４ｂｉｔ第１メモリ素子４Ｍに記録された４ｂｉｔのマルチビットデータを出力する。第３エンコーダＯＵ２から出力された前記４ｂｉｔのマルチビットデータで前の２ビットは第１エンコーダＥＣ１から受取ったものであり、後方の２ビットは第２エンコーダＥＣ１１から受取ったものである。
【０１８０】
４ｂｉｔ第１メモリ素子４Ｍで第１不揮発性メモリ素子４Ｍａと第２不揮発性メモリ素子４Ｍｂの選定は任意的であるために、前記４ｂｉｔのマルチビットデータの構成は前記と逆であり得る。
図２５は、４ｂｉｔのデータを表現できる第１不揮発性メモリ素子８Ｍａと４ｂｉｔのデータを表現できる第２不揮発性メモリ素子８Ｍｂとを含んで、８ｂｉｔのデータを表現できる第１メモリ素子８Ｍ（以下、８ｂｉｔ第１メモリ素子）の読み込み動作と関連した回路を示す。
【０１８１】
図２５に示す８ｂｉｔ第１メモリ素子の読み込み動作用回路の構成は、図１９に示す２ｂｉｔ第１メモリ素子Ｍの読み込み動作用回路の構成や図２３に示す４ｂｉｔ第１メモリ素子の読み込み動作用回路の構成と同一である。但し、印加される電圧と電圧比較器に含まれた比較器の数が異なるだけである。
【０１８２】
図２５と関連した説明で図１９に示す回路に使われた部材と同じ部材については、図１９の回路に使用した参照番号や符号をそのまま使用し、それについての説明は省略する。
図２５を参照すれば、第２パストランジスタＰＴ２に第２電圧比較器ＶＰ２２２が連結されており、第２電圧比較器ＶＰ２２２に第１エンコーダＥＣ２が連結されている。そして、８ｂｉｔ第１メモリ素子８Ｍの出力端と第１エンコーダＥＣ２に電圧比較回路部ＶＣＰ２が連結されている。第２電圧比較器ＶＰ２２２は第１ないし第１６比較器１Ｐ，．．．，１６Ｐを含む。第１ないし第１６比較器１Ｐ，．．．，１６Ｐは各々２つの入力端子を有するが、そのうち１つの入力端子は第２パストランジスタＰＴ２に共通で連結されており、残りの入力端子には基準電圧が印加されている。
【０１８３】
一方、電源Ｖｓから８ｂｉｔ第１メモリ素子８Ｍの共通ゲートＧＣに印加された電圧を直線的に低下させて行く過程で、８ｂｉｔ第１メモリ素子８Ｍは印加される電圧が第１ないし第１６入力電圧になるとき、活性化され始める。すなわち、前記第１ないし第１６入力電圧で８ｂｉｔ第１メモリ素子８Ｍは第１電圧比較器ＶＰ１に印加された基準電圧である１００ｍＶより大きい電圧、例えば、１０１ｍＶを出力する。これにより、第１電圧比較器ＶＰ１は８ｂｉｔ第１メモリ素子８Ｍに前記第１ないし第１６入力電圧が印加される度に動作する。前記第１ないし第１６入力電圧は、第１不揮発性メモリ素子８Ｍａに記録された４ｂｉｔのマルチビットデータについての情報を有している。したがって、前記第１ないし第１６入力電圧のうち、何れの電圧で第１電圧比較器ＶＰ１が動作されているかを感知することによって、第１不揮発性メモリ素子８Ｍａに記録された４ｂｉｔのマルチビットデータを読込める。第２電圧比較器ＶＰ２２２は、このためのものであって、共通ゲートＧＣに前記第１ないし第１６入力電圧のうち、何れか１つの入力電圧が入力されつつ、電源Ｖｓからの電源供給が遮断され、共通ゲートＧＣに印加された前記何れか１つの入力電圧が第２電圧比較器ＶＰ２２２に印加される。同時に第１電圧比較器ＶＰ１から１に該当する信号が第２電圧比較器ＶＰ２２２に与えられて第２電圧比較器ＶＰ２２２の第１ないし第１６比較器１Ｐ，．．．，１６Ｐは各々自身に入力された前記何れか１つの入力電圧と基準電圧とを比較し、その結果を第１エンコーダＥＣ２に出力する。第１ないし第１６比較器１Ｐ，．．．，１６Ｐに各々第１ないし第１６基準電圧が印加されている。前記第１ないし第１６基準電圧は８ｂｉｔ第１メモリ素子８Ｍの共通ゲートＧＣに印加される前記第１６ないし第１入力電圧と同一であることが望ましい。前記第１ないし第１６入力電圧が相異なるので、前記第１ないし第１６基準電圧も相異なる。したがって、前記第１ないし第１６入力電圧に対する第２電圧比較器ＶＰ２２２の出力される１６個の信号は何れも異なる。
【０１８４】
例えば、第２電圧比較器ＶＰ２２２に前記第５入力電圧、例えば、１３Ｖが印加されれば、前記第５入力電圧は第１ないし第１６比較器１Ｐ，．．．，１６Ｐに同時に入力されて各比較器に印加された基準電圧と比較される。その結果、２Ｖの基準電圧が印加された第１比較器１Ｐないし１３Ｖの基準電圧が印加された第１２比較器１２Ｐから１に該当する信号が出力され、１３Ｖより大きい基準電圧が印加された第１３ないし第１６比較器１３Ｐ，．．．，１６Ｐから０に該当する信号が出力され、第２電圧比較器ＶＰ２２２から００００１１１１１１１１１１１１に該当する信号が出力される。第２電圧比較器ＶＰ２２２に前記第１入力電圧、例えば１７Ｖが入力されれば、同じ理由で第２電圧比較器ＶＰ２２２から１１１１１１１１１１１１１１１１に該当する信号が出力される。
【０１８５】
このように第２電圧比較器ＶＰ２２２で４ｂｉｔ第１不揮発性メモリ素子８Ｍａの１６個のデータ状態と同じ数である１６個の信号が発生するので、第２電圧比較器ＶＰ２２２から発生する１６個の信号と４ｂｉｔ第１不揮発性メモリ素子８Ｍａの１６個のデータ状態が一対一に対応するように設計規則を定められる。
【０１８６】
第１エンコーダＥＣ２はこのような設計規則によって第２電圧比較器ＶＰ２２２から入力される前記１６ビット信号を４ｂｉｔ第１不揮発性メモリ素子８Ｍａに記録されうる１６個のマルチビットデータ００００，．．．，１１１１のうち、何れか１つ、例えば、第２電圧比較器ＶＰ２２２で１１１１１１１１１１１１１１１１に該当する信号が入力された場合、これを１１１１とエンコーディングして、１１１１に該当する信号を電圧比較回路部ＶＣＰ２に出力する。
【０１８７】
第２電圧比較器ＶＰ２２２から第１エンコーダＥＣ２に入力された信号、例えば、１１１１１１１１１１１１１１１１に該当する信号は第２電圧比較器ＶＰ２２２に前記第１ないし第１６入力電圧のうち、何れか１つが印加されることによって、第２電圧比較器ＶＰ２２２に印加される入力電圧によって異なる。したがって、第１エンコーダＥＣ２から電圧比較回路部ＶＣＰ２に出力される信号も第２電圧比較器ＶＰ２２２に印加される入力電圧によって変わる。これは、第１エンコーダＥＣ２から出力される信号は第２電圧比較器ＶＰ２２２に印加された入力電圧についての情報を含んでいることを意味する。したがって、電圧比較回路部ＶＣＰ２は第１エンコーダＥＣ２から入力される信号を通じて第２電圧比較器ＶＰ２２２に印加された入力電圧、すなわち共通ゲートＧＣに印加された入力電圧が分かる。４ｂｉｔ第１不揮発性メモリ素子８Ｍａに記録されたマルチビットデータによって共通ゲートＧＣに印加される入力電圧が異なるので、共通ゲートＧＣに前記第１ないし第１６入力電圧のうち、どの電圧が印加されたかが分かれば、４ｂｉｔ第１不揮発性メモリ素子８Ｍａに記録されたマルチビットデータが分かることになる。
【０１８８】
一方、図２１に示す２ｂｉｔ第１メモリ素子Ｍの電圧特性曲線のように８ｂｉｔ第１メモリ素子８Ｍも電圧特性曲線を有するが、図２７はこれを示す。
図２７で第１グラフ群ＧＧ１は、８ｂｉｔ第１メモリ素子８Ｍの電流−電圧特性を表し、第２グラフ群ＧＧ２は、電圧特性、すなわち印加電圧による出力電圧の変化を表す。
【０１８９】
第１グラフ群ＧＧ１の各グラフと同様に、第２グラフ群ＧＧ２の各グラフは８ｂｉｔ第１メモリ素子８Ｍに記録されうるマルチビットデータと関連している。したがって、第２グラフ群ＧＧ２を用いて８ｂｉｔ第１メモリ素子８Ｍに記録されたマルチビットデータを読込みうる。
【０１９０】
第２グラフ群ＧＧ２を参照すれば、第２グラフ群ＧＧ２に含まれたグラフは相異なる電圧から始まり、０Ｖで相異なる出力電圧を有することが分かる。第２グラフ群ＧＧ２の各グラフの開始は、８ｂｉｔ第１メモリ素子８Ｍの活性化を意味するところ、第２グラフ群ＧＧ２で各グラフが始まる電圧は８ｂｉｔ第１メモリ素子８Ｍの共通ゲートＧＣに印加する前記第１ないし第１４入力電圧であると見られる。第１５及び第１６入力電圧と関連したグラフは便宜上、図示を省略した。
【０１９１】
図２７から図２５に示す回路の８ｂｉｔ第１メモリ素子８Ｍの共通ゲートＧＣに印加される電圧が前記第１ないし第１６入力電圧のうち、何れか１つの電圧になったということは、図２７の第２グラフ群ＧＧ２のうち、１つのグラフが選択されたということを意味する。
第２グラフ群ＧＧ２より何れか１つのグラフが選択されれば、選択されたグラフの０Ｖでの値、すなわち出力電圧が決まる。前記選択されたグラフの０Ｖでの値は、８ビット第１メモリ素子８Ｍの共通ゲートＧＣに印加された電圧が第１ないし第１６入力電圧のいずれか1つになったことで電源から共通ゲートＧＣへ印加される電圧が遮断され、その電圧遮断後に８ビット第１メモリ素子８Ｍの共通ゲートＧＣへ電圧０Ｖが印加されるときに８ビット第１メモリ素子８Ｍから出力される電圧である。共通ゲートＧＣに０Ｖが印加されたとき、出力される電圧は４ｂｉｔ第２不揮発性メモリ素子８Ｍｂに記録される１６個のマルチビットデータによって異なる。したがって、共通ゲートＧＣに０Ｖが印加されたときに、８ｂｉｔ第１メモリ素子８Ｍの出力端で測定される出力電圧により、４ｂｉｔ第２不揮発性メモリ素子８Ｍｂに記録されたマルチビットデータが分かる。前記出力電圧が電圧比較回路部ＶＣＰ２に印加される。
【０１９２】
電圧比較回路部ＶＣＰ２は、４ｂｉｔ第１メモリ素子４Ｍの読み込み動作と関連した回路（図２３参照）の電圧比較回路部ＶＣＰ１と同じ過程を経て８ｂｉｔ第１メモリ素子８Ｍから与えられる前記出力電圧と第１エンコーダＥＣ２から与えられる信号から前記出力電圧が４ｂｉｔ第１不揮発性メモリ素子８Ｍｂに記録される１６個のマルチビットデータのうち、何れか１つのマルチビットデータに該当するかを判断する。すなわち、４ｂｉｔ第１不揮発性メモリ素子８Ｍｂに記録されたマルチビットデートを読込む。
【０１９３】
電圧比較回路部ＶＣＰ２は、このように第１エンコーダＥＣ２から与えられる信号で４ｂｉｔ第１不揮発性メモリ素子８Ｍａに記録された４ｂｉｔのマルチビットデータ、１１１１，１１１０，…，１０００，０１１１，…，０００１または００００を読込み、共通ゲートＧＣに０Ｖが印加されるとき、４ｂｉｔ第１メモリ素子８Ｍから出力される出力電圧から４ｂｉｔ第２不揮発性メモリ素子８Ｍｂに記録された４ｂｉｔマルチビットデータを読み込んだ後、前記読み込んだ４ｂｉｔマルチビットデータを合わせて８ｂｉｔ第１メモリ素子８Ｍに記録された８ｂｉｔのマルチビットデータ、例えば、１０１０１０１１を出力する。
【０１９４】
一方、図２５の回路は、同等な機能をする回路に変形されうる。例えば、図２５の回路で電圧比較回路部ＶＣＰ２は４ｂｉｔ第２不揮発性メモリ素子８Ｍｂに記録されたマルチビットデータを読込む機能を行う第１手段と第１及び第２不揮発性メモリ素子８Ｍａ、８Ｍｂに記録されたマルチビットデータを合わせて８ｂｉｔ第１メモリ素子８Ｍに記録されたマルチビットデータを出力する機能を行う第２手段に代替することもできる。
図２６は、前記第１及び第２手段を含む回路の一例を示す。図２６についての説明は図２５と異なる部分に限定する。
図２６を参照すれば、８ｂｉｔ第１メモリ素子８Ｍの出力端に第３電圧比較器ＶＰ３３３が連結されている。第３電圧比較器ＶＰ３３３に第２エンコーダＥＣ２２が連結されている。そして、第１及び第２エンコーダＥＣ２、ＥＣ２２に第３エンコーダＯＵ３が連結されている。
【０１９５】
第３電圧比較器ＶＰ３３３は、４ｂｉｔ第１不揮発性メモリ素子８Ｍｂに記録されたマルチビットデータを読込むための手段の１つであって、０Ｖで動作される。このために第３電圧比較器ＶＰ３３３は、第１及び第２パストランジスタＰＴ１、ＰＴ２の間に連結されている。第３電圧比較器ＶＰ３３３は、第１７ないし第３２比較器１Ｐ’，…，１６Ｐ’を含む。第１７ないし第３２比較器１Ｐ’，…，１６Ｐ’は、第２電圧比較器ＶＰ２２２の第１ないし第１６比較器１Ｐ，．．．，１６Ｐを用いて４ｂｉｔ第１不揮発性メモリ素子８Ｍａに記録された４ビットのマルチビットデータを読込む方式と同様に、４ｂｉｔ第２不揮発性メモリ素子８Ｍｂに記録された４ビットのマルチビットデータを読込む。
【０１９６】
第１７ないし第３２比較器１Ｐ’，…，１６Ｐ’に各々第１７ないし第３２基準電圧ＶＶ２，ＶＶ３，…，ＶＶ１７が印加されている。第１７ないし第３２基準電圧ＶＶ２，…，ＶＶ１７は４ｂｉｔ第２不揮発性メモリ素子８Ｍｂが有し得る１６個のマルチビットデータを考慮して決定する。４ｂｉｔ第２不揮発性メモリ素子８Ｍｂが有し得る１６個のマルチビットデータは共通ゲートＧＣに印加される電圧が第１，第２，…，第１５または第１６入力電圧になった後、共通ゲートＧＣに０Ｖが印加されたとき、８ｂｉｔ第１メモリ素子８Ｍから出力される第１，第２，…，第１５または第１６出力電圧と直接的に関連している。したがって、第１７ないし第３２基準電圧ＶＶ２，…，ＶＶ１７は前記第１ないし第１６出力電圧を考慮して決定することが望ましい。前記第１出力電圧で前記第１６出力電圧に行くほど電圧は低下する。
【０１９７】
第１７基準電圧ＶＶ２は、前記第１ないし第１６出力電圧のうち、一番低い電圧の前記第１６出力電圧と同じであることが望ましい。第１８基準電圧ＶＶ３は、前記第１５出力電圧と同じか低く、前記第１６出力電圧よりは高いことが望ましい。第１９基準電圧ＶＶ４は前記第１５出力電圧より高く、前記第１４出力電圧より低いか、同じであることが望ましい。第２０基準電圧ＶＶ５は、前記第１４出力電圧より高く、前記第１３出力電圧より低いか、同じであることが望ましい。第２１基準電圧ＶＶ６は、前記第１３出力電圧よりは高く、前記第１２出力電圧よりは低いか、同じであることが望ましい。第２２基準電圧ＶＶ７は、前記第１２出力電圧より高く、前記第１１出力電圧より低いか、同じであることが望ましい。第２３基準電圧ＶＶ８は、前記第１１出力電圧より高く、前記第１０出力電圧より低いか、同じであることが望ましい。第２４基準電圧ＶＶ９は、前記第１０出力電圧より高く、前記第９出力電圧より低いか、同じであることが望ましい。第２５基準電圧ＶＶ１０は前記第９出力電圧より高く、前記第８出力電圧より低いか、同じであることが望ましい。第２６基準電圧ＶＶ１１は前記第８出力電圧より高く、前記第７出力電圧より低いか、同じであることが望ましい。第２７基準電圧ＶＶ１２は、前記第７出力電圧より高く、前記第６出力電圧より低いか、同じであることが望ましい。第２８基準電圧ＶＶ１３は、前記第６出力電圧より高く、前記第５出力電圧より低いか、同じであることが望ましい。第２９基準電圧ＶＶ１４は、前記第５出力電圧より高く、前記第４出力電圧より低いか、同じであることが望ましい。第３０基準電圧ＶＶ１５は、前記第４出力電圧より高く、前記第３出力電圧より低いか、同じであることが望ましい。第３１基準電圧ＶＶ１６は前記第３出力電圧より高く、前記第２出力電圧より低いか、同じであることが望ましい。第３２基準電圧ＶＶ１７は、前記第２出力電圧より高く、前記第１出力電圧と同じか、低いことが望ましい。
【０１９８】
第１７ないし第３２基準電圧Ｖ２２，…，ＶＶ１７がこのようであるために、第３電圧比較器ＶＰ３３３に前記第１，…，第１５または第１６出力電圧が印加されたとき、第３電圧比較器ＶＰ３３３から出力される１６個の１６ビット信号は相異なる。したがって、４ｂｉｔ第２不揮発性メモリ素子８Ｍｂが有し得る１６個のマルチビットデータと前記１６個の１６ビット信号を一対一にマッチングさせ、これにより第３電圧比較器ＶＰ３３３から出力される信号、すなわち１６ビット信号を分析して４ｂｉｔ第２不揮発性メモリ素子８Ｍｂに記録された４ビットのマルチビットデータを読込みうる。
例えば、第３電圧比較器ＶＰ３３３から出力される１６個の１６ビット信号のうち、３個の１６ビット信号が”１１１１１１１１１１１１１１１”、”０１１１１１１１１１１１１１１１”及び”００１１１１１１１１１１１１１１”とし、４ｂｉｔ第２不揮発性メモリ素子８Ｍｂに記録される１６個のマルチビットデータのうち、前記３個の１６ビット信号とマッチングさせる３個のマルチビットデータを”１１１１”、”１１１０”及び”１１０１”とするとき、第３電圧比較器ＶＰ３３３から出力される１６ビット信号が”０１１１１１１１１１１１１１１１”である場合、４ｂｉｔ第２不揮発性メモリ素子８Ｍｂで４ｂｉｔのマルチビットデータ”１１１０”を読み込んだと見なし得る。
【０１９９】
第２エンコーダＥＣ２２は、第３電圧比較器ＶＰ３３３から出力される１６ビット信号をエンコーディングして、この信号とマッチングさせる４ビットのデータとして出力する。
【０２００】
第３エンコーダＯＵ３は、第１エンコーダＥＣ２から入力される４ビットデータと第２エンコーダＥＣ２２から入力される４ビットデータとを合わせて８ビットデータを出力する。第３エンコーダＯＵ３から出力された前記８ビットデータは８ｂｉｔ第１メモリ素子８Ｍに記録されたマルチビットデータである。
【０２０１】
次いで、前述した第１メモリ素子Ｍ、４Ｍまたは８Ｍを含む本発明の実施形態による論理素子について説明する。
【０２０２】
＜ＮＡＮＤ型論理素子＞
図２８を参照すれば、本発明の実施形態によるＮＡＮＤ型論理素子（以下、本発明のＮＡＮＤ素子）は、Ｎ型第１不揮発性メモリ素子６０、Ｐ型第１不揮発性メモリ素子６２、Ｐ型第２不揮発性メモリ素子６４及びＮ型第２不揮発性メモリ素子６６を含む。Ｎ型第１不揮発性メモリ素子６０、Ｐ型第１不揮発性メモリ素子６２、Ｐ型第２不揮発性メモリ素子６４及びＮ型第２不揮発性メモリ素子６６は、順次に積層されている。Ｐ型第１不揮発性メモリ素子６２の上にＮ型第２不揮発性メモリ素子６６を向かい合わせた状態で積層させ、Ｐ型第１不揮発性メモリ素子６２のゲート積層物６２ｇとＮ型第１不揮発性メモリ素子６０のゲート積層物６０ｇとが対向し、Ｐ型第２不揮発性メモリ素子６４のゲート積層物６４ｇとＮ型第２不揮発性メモリ素子６６のゲート積層物６６ｇとが対向する。
Ｎ型第１不揮発性メモリ素子６０は、第１基板６０ａ、第１基板６０ａ上に積層された絶縁層６０ｂ、絶縁層６０ｂ上に備えられたトレンチ型素子分離層６０ｃ１と第１及び第２不純物領域６０ｃｓ、６０ｃｄとチャンネル６０ｃｃ、チャンネル６０ｃｃ上に備えられたゲート積層物６０ｇ、第１及び第２不純物領域６０ｃｓ、６０ｃｄに各々連結されて、素子分離層６０ｃ１上に延伸された第１及び第２コンタクトパッド層６０ｅ１、６０ｅ２を含む。チャンネル６０ｃｃは、第１及び第２不純物領域６０ｃｓ、６０ｃｄ間に存在する。ゲート積層物６０ｇは、第１絶縁層ｇ１、データ保存層Ｇ２、第２絶縁層Ｇ３及びコントロールゲートｇ４が順次に積層されたものである。第１及び第２コンタクトパッド層６０ｅ１、６０ｅ２の素子分離層６０ｃ１上に延伸された部分の長さは任意に定めることができるが、図２８に示すようにＮ型第１及び第２不揮発性メモリ素子６０、６６とＰ型第１及び第２不揮発性メモリ素子６２、６４に備えられたコンタクトパッド層６０ｅ１、６０ｅ２、６２ｅ１、６２ｅ２、６４ｅ１、６４ｅ２、６６ｅ１、６６ｅ２が何れも同じ垂直面に備えられた場合、第１及び第２コンタクトパッド層６０ｅ１、６０ｅ２の素子分離層６０ｃ１上に延伸された部分は、他の不揮発性メモリ素子６２、６４、６６のコンタクトパッド層６２ｅ１、６２ｅ２、６４ｅ１、６４ｅ２、６６ｅ１、６６ｅ２の延伸された部分より長いことが望ましい。第１不純物領域６０ｃｓがソース領域である場合、第２不純物領域６０ｃｄはドレイン領域になる。反対の場合も成立する。ゲート積層物６０ｇと第１及び第２コンタクトパッド層６０ｅ１、６０ｅ２は、表面が平坦な第１層間絶縁層６０ｄで覆われている。
【０２０３】
Ｐ型第１不揮発性メモリ素子６２は、絶縁層６２ｂ、トレンチ型素子分離層６２ｃ１、チャンネル６２ｃｃ、第１及び第２不純物領域６２ｃｄ、６２ｃｓ、第１及び第２コンタクトパッド層６２ｅ１、６２ｅ２、ゲート積層物６２ｇを含む。素子分離層６２ｃ１とチャンネル６２ｃｃは、Ｎ型第１不揮発性メモリ素子６０と対向する絶縁層６２ｂの一面に備えられている。チャンネル６２ｃｃは、素子分離層６２ｃ１の間に存在する。ゲート積層物６２ｇはチャンネル６２ｃｃ上に備えられている。ゲート積層物６２ｇは第１絶縁層６２ｇ１、データ保存層６２ｇ２、第２絶縁層６２ｇ３及びコントロールゲート６２ｇ４が順次に積層されたものである。第１及び第２コンタクトパッド層６２ｅ１、６２ｅ２は、各々第１及び第２不純物領域６２ｃｄ、６２ｃｓに連結されて素子分離層６２ｃ１上に延伸されている。図２８に示すようにＮ型及びＰ型第１不揮発性メモリ素子６０、６２の第１コンタクトパッド層６０ｅ１、６２ｅ１と第２コンタクトパッド層６０ｅ２、６２ｅ２が何れも同一な垂直面に備えられた場合、ｐ型第１不揮発性素子６２の第１及び第２コンタクトパッド層６２ｅ１、６２ｅ２が素子分離層６２ｃ１上に延伸された長さはＮ型第１不揮発性メモリ素子６０の第１及び第２コンタクトパッド層６０ｅ１、６０ｅ２が素子分離層６０ｃ１上に延伸された長さより短いことが望ましい。しかし、Ｎ型第１不揮発性メモリ素子６０の第１及び第２コンタクトパッド層６０ｅ１、６０ｅ２とＰ型第１不揮発性メモリ素子６２の第１及び第２コンタクトパッド層６２ｅ１、６２ｅ２が相異なる垂直面に備えられた場合、第１及び第２コンタクトパッド層６２ｅ１、６２ｅ２の前記延伸された長さは任意的でありうる。したがって、第１及び第２コンタクトパッド層６２ｅ１、６２ｅ２の前記延伸された長さは下に形成された第１及び第２コンタクトパッド層６０ｅ１、６０ｅ２が素子分離層６０ｃ１上に延伸された長さと同じか、さらに短くありうる。第１及び第２コンタクトパッド層６２ｅ１、６２ｅ２とゲート積層物６２ｇは、表面が平坦な第２層間絶縁層６２ｄで覆われている。第２層間絶縁層６２ｄと第１層間絶縁層６０ｄとの表面はボンディングされている。
【０２０４】
Ｐ型第２不揮発性メモリ素子６４は、絶縁層６４ｂを備え、絶縁層６４ｂ上にチャンネル６４ｃｃと第１及び第２不純物領域６４ｃｓ、６４ｃｄとを含む半導体基板を備え、チャンネル６４ｃｃ上にゲート積層物６４ｇを備える。また、一端が第１及び第２不純物領域６４ｃｓ、６４ｃｄに連結され、他端が素子分離層６４ｃ１上に延伸された第１及び第２コンタクトパッド層６４ｅ１、６４ｅ２を備える。第１及び第２不純物領域６４ｃｓ、６４ｃｄにｐ型導電性不純物が所定の濃度で含まれている。第１及び第２コンタクトパッド層６４ｅ１、６４ｅ２が素子分離層６４ｃ１上に延伸された長さはＮ型第１不揮発性メモリ素子６２の第１及び第２コンタクトパッド層６２ｅ１、６２ｅ２が素子分離層６２ｃ１上に延伸された長さより短い。第１及び第２コンタクトパッド層６４ｅ１、６４ｅ２と第１及び第２コンタクトパッド層６２ｅ１、６２ｅ２とが相異なる垂直面に備えられた場合、第１及び第２コンタクトパッド層６４ｅ１、６４ｅ２の前記延伸された長さは、第１及び第２コンタクトパッド層６２ｅ１、６２ｅ２の前記延伸された長さと同じか、長くありうる。ゲート積層物６４ｇは、順次に積層された第１絶縁層６４ｇ１、データ保存層６４ｇ２、第２絶縁層６４ｇ３及びコントロールゲート６４ｇ４を含む。第１及び第２コンタクトパッド層６４ｅ１、６４ｅ２とゲート積層物６４ｇは、何れも第３層間絶縁層６４ｄで覆われている。第３層間絶縁層６４ｄの表面は平坦である。
【０２０５】
Ｎ型第２不揮発性メモリ素子６６は、絶縁層６６ｂを含む。絶縁層６６ｂ上にチャンネル６６ｃｃと第１及び第２不純物領域６６ｃｄ、６６ｃｓとを含む半導体基板が形成されている。第１及び第２不純物領域６６ｃｄ、６６ｃｓにｎ型導電性不純物が与えられた濃度でドーピングされている。前記半導体基板の周りの絶縁層６６ｂ上に素子分離層６６ｃ１が存在する。チャンネル６６ｃｃ上にゲート積層物６６ｇが備えられている。ゲート積層物６６ｇはトンネリング層として使われる第１絶縁層６６ｇ１、データ保存層６６ｇ２、第２絶縁層６６ｇ３及びコントロールゲート６６ｇ４が順次に積層されたものである。第１及び第２不純物領域６６ｃｄ、６６ｃｓに各々第１及び第２コンタクトパッド層６６ｅ１、６６ｅ２の一端が連結されている。第１及び第２コンタクトパッド層６６ｅ１、６６ｅ２の他端は隣接した素子分離層６６ｃ１上に延伸されている。第１及び第２コンタクトパッド層６６ｅ１、６６ｅ２が素子分離層６６ｃ１上に延伸された長さはＰ型第２不揮発性メモリ素子６４の第１及び第２コンタクトパッド層６４ｅ１、６４ｅ２が隣接した素子分離層６４ｃ１上に延伸された長さより短い。図２８の図示とは異なって、第１及び第２コンタクトパッド層６６ｅ１、６６ｅ２と第１及び第２コンタクトパッド層６４ｅ１、６４ｅ２とが相異なる垂直面に備えられた場合、第１及び第２コンタクトパッド層６６ｅ１、６６ｅ２の前記延伸された長さは第１及び第２コンタクトパッド層６４ｅ１、６４ｅ２の前記延伸された長さと同じか、長くありうる。このような第１及び第２コンタクトパッド層６４ｅ１、６４ｅ２とゲート積層物６６ｇは、表面が平坦な第４層間絶縁層６６ｄで覆われている。第４層間絶縁層６６ｄの表面は第３層間絶縁層６４ｄの表面にボンディングされている。
【０２０６】
一方、Ｎ型第２不揮発性メモリ素子６６の絶縁層６６ｂ、素子分離層６６ｃ１、第４層間絶縁層６６ｄ、Ｐ型第２不揮発性メモリ素子６４の第３層間絶縁層６４ｄ、素子分離層６４ｃ１、絶縁層６４ｂ、Ｐ型第１不揮発性メモリ素子６２の絶縁層６２ｂ、素子分離層６２ｃ１、第２層間絶縁層６２ｄ及びＮ型第１不揮発性メモリ素子６０の第１層間絶縁層６０ｄよりなる積層物（以下、第１積層物）に第１コンタクトパッド層６０ｅ１が露出される第１ビアホールＨ５ａと第２コンタクトパッド層６０ｅ２が露出される第２ビアホールＨ５ｂが形成されている。第１及び第２ビアホールＨ５ａ、Ｈ５ｂは各々第１及び第２導電性プラグＰ５ａ、Ｐ５ｂで充填されている。そして、Ｎ型第２不揮発性メモリ素子６６の絶縁層６６ｂ、素子分離層６６ｃ１、第４層間絶縁層６６ｄ、Ｐ型第２不揮発性メモリ素子６４の第３層間絶縁層６４ｄ、素子分離層６４ｃ１、絶縁層６４ｂ、Ｐ型第１不揮発性メモリ素子６２の絶縁層６２ｂ、素子分離層６２ｃ１及び第２層間絶縁層６２ｄよりなる積層物（以下、第２積層物）に第１コンタクトパッド層６２ｅ１が露出される第３ビアホールＨ６ａと第２コンタクトパッド層６２ｅ２が露出される第４ビアホールＨ６ｂが形成されている。第３及び第４ビアホールＨ６ａ、Ｈ６ｂは各々第３及び第４導電性プラグＰ６ａ、Ｐ６ｂで充填されている。また、Ｎ型第２不揮発性メモリ素子６６の絶縁層６６ｂ、素子分離層６６ｃ１、第４層間絶縁層６６ｄ及びＰ型第２不揮発性メモリ素子６４の第３層間絶縁層６４ｄよりなる積層物（以下、第３積層物に第１コンタクトパッド層６４ｅ１が露出される第５ビアホールＨ７ａと第２コンタクトパッド層６４ｅ２が露出される第６ビアホールＨ７ｂが形成されている。第５及び第６ビアホールＨ７ａ、Ｈ７ｂは各々第５及び第６導電性プラグＰ７ａ、Ｐ７ｂで充填されている。また、Ｎ型第２不揮発性メモリ素子６６の絶縁層６６ｂ、素子分離層６６ｃ１及び第４層間絶縁層６６ｄよりなる積層物（以下、第４積層物）に第１コンタクトパッド層６６ｅ１が露出される第７ビアホールＨ８ａと第２コンタクトパッド層６６ｅ２が露出される第８ビアホールＨ８ｂが形成されている。第７及び第８ビアホールＨ８ａ、Ｈ８ｂは各々第７及び第８導電性プラグＰ８ａ、Ｐ８ｂで充填されている。Ｎ型第２不揮発性メモリ素子６６の絶縁層６６ｂ上に第１、第３、第５及び第７導電性プラグＰ５ａ、Ｐ６ａ、Ｐ７ａ、Ｐ８ａを連結する第１パッド層７０が備えられており、第４及び第６導電性プラグＰ６ｂ、Ｐ７ｂを連結する第２パッド層７４が備えられている。絶縁層６６ｂ上には、また第２及び第８導電性プラグＰ５ｂ、Ｐ８ｂを連結する第３パッド層７６が備えられている。第３パッド層７６は、第２パッド層７４の周りに備えられている。第２及び第３パッド層７４、７６は非接触状態である。
Ｎ型第２不揮発性メモリ素子６６の絶縁層６６ｂ上には、また第１及び第２ゲートパッド層７２ａ、７２ｂが備えられている。第１及び第２ゲートパッド層７２ａ、７２ｂは非接触状態である。第１ゲートパッド層７２ａはＮ型第１不揮発性メモリ素子６０のゲート積層物６０ｇとＰ型第１不揮発性メモリ素子６２のゲート積層物６２ｇに連結される。そして、第２ゲートパッド層７２ｂはＰ型第２不揮発性メモリ素子６４のゲート積層物６４ｇとＮ型第２不揮発性メモリ素子６６のゲート積層物６６ｇに連結される。
図２８に図示していないが、第１ゲートパッド層７２ａとゲート積層物６０ｇ、６２ｇとを連結し、第２ゲートパッド層７２ｂとゲート積層物６４ｇ、６６ｇとを連結するために、前記第１積層物にＮ型第１不揮発性メモリ素子６０のゲート積層物６０ｇのコントロールゲートｇ４が露出される第１ゲートビアホールが形成されている。そして、前記第２積層物にゲート積層物６２ｇのコントロールゲート６２ｇ４が露出される第２ゲートビアホール、前記第３積層物にゲート積層物６４ｇのコントロールゲート６４ｇ４が露出される第３ゲートビアホール及び前記第４積層物にゲート積層物６６ｇのコントロールゲート６６ｇ４が露出される第４ゲートビアホールが各々形成されている。前記第１ないし第４ゲートビアホールは、第１ないし第４ゲート導電性プラグ（図示せず）で充填されている。前記第１及び第２ゲート導電性プラグは、第１ゲートパッド層７２ａに連結されており、前記第３及び第４ゲート導電性プラグは第２ゲートパッド層７２ｂに連結されている。前記第１ないし第４ゲート導電性プラグは、非接触状態であることが望ましい。したがって、ゲート積層物６０ｇ、６２ｇ、６４ｇ、６６ｇの長さは、相異なることが望ましい。例えば、ゲート積層物６０ｇからゲート積層物６６ｇに行くほど短くなりうる。
図２９は、前述した本発明のＮＡＮＤ素子の等価回路を示す。
【０２０７】
＜ＮＯＲ型論理素子＞
図２８に示す本発明のＮＡＮＤ素子と異なる部分についてのみ説明する。同じ参照番号は同じ部材を表す。
図３０を参照すれば、本発明の実施形態によるＮＯＲ型論理素子（以下、本発明のＮＯＲ素子）は、前記本発明のＮＡＮＤ素子と同様に順次に積層されたＮ型第１不揮発性メモリ素子６０、Ｐ型第１不揮発性メモリ素子６２、Ｐ型第２不揮発性メモリ素子６４及びＮ型第２不揮発性メモリ素子６６を含む。そして、第１ないし第８導電性プラグＰ５ａ、Ｐ５ｂ、Ｐ６ａ、Ｐ６ｂ、Ｐ７ａ、Ｐ７ｂ、Ｐ８ａ、Ｐ８ｂを含む。絶縁層６６ｂ上に第１、第３及び第７導電性プラグＰ５ａ、Ｐ６ａ、Ｐ８ａと連結される第４パッド層８０と第５導電性プラグＰ７ａと連結する第５パッド層８２が存在する。第４パッド層８０は、第５パッド層８２と非接触状態で備えられており、第５パッド層８２の周りに備えられている。残りの部分は前記本発明のＮＡＮＤ素子と同一である。
【０２０８】
図３１は、図３０に示すＮＯＲ素子の等価回路図である。
一方、前記本発明のＮＡＮＤ素子及びＮＯＲ素子の断面を示す図２８及び図３０で第１コンタクトパッド層６０ｅ１、６２ｅ１、６４ｅ１、６６ｅ１と第２コンタクトパッド層６０ｅ２、６２ｅ２、６４ｅ２、６６ｅ２のうち、少なくとも何れか１つは異なる形で備えられうる。
【０２０９】
例えば、第１及び第２コンタクトパッド層６０ｅ１、６０ｅ２は、素子分離層６０ｂから離隔された状態で延伸させる代わりに、素子分離層６０ｂ上に延伸された形で備えられうる。
さらに、Ｎ型第２不揮発性メモリ素子６６の第１及び第２コンタクトパッド層６６ｅ１、６６ｅ２は除去してもよい。その代わりに、図２の第３及び第４導電性プラグＰＬ３３、ＰＬ４４のように、絶縁層６６ｂに第１及び第２不純物領域６６ｃｄ、６６ｃｓが露出されるビアホールを形成し、前記ビアホールに導電性プラグを充填してもよい。
次いで、図１に示す本発明の第１メモリ素子の製造方法（以下、第１製造方法）を説明する。
【０２１０】
図３２を参照すれば、第１半導体基板１０上に絶縁層１１を形成する。第１半導体基板１０は、＜１１０＞方向のｎ型シリコン基板を使用しうる。絶縁層１１の所定領域上に浅いトレンチ型素子分離層１２を形成する。そして、素子分離層１２の間の絶縁層１１上に半導体層１０ａを形成する。半導体層１０ａに第１及び第２不純物領域１０ｓ、１０ｄを形成し、第１及び第２不純物領域１０ｓ、１０ｄの間にはチャンネル１０ｃを形成する。第１及び第２不純物領域１０ｓ、１０ｄは、半導体層１０ａの与えられた領域にｐ型導電性不純物を所定の濃度で注入して形成する。第１及び第２不純物領域１０ｓ、１０ｄのうち、何れか１つの領域はソース領域として、残りの１領域はドレイン領域として使われる。チャンネル１０ｃ上に第１ゲート積層物Ｇ１１を形成する。第１ゲート積層物Ｇ１１は、半導体層１０ａと素子分離層１２の全面に第１絶縁層１７、データ保存層１８、第２絶縁層１９及びコントロールゲート２０を順次に形成した後、チャンネル１０ｃの領域に合わせて逆順にパターニングして形成する。第１及び第２絶縁層１７、１９は、シリコン酸化膜（ＳｉＯ2）で形成されうる。しかし、同等な他の絶縁膜で形成することもできる。データ保存層１８は、所定のキャリア、例えば、ホールをトラップしうるトラップ層であって、例えば、シリコン窒化膜（Ｓｉ3Ｎ4）あるいは高誘電率を有する誘電層で形成できる。そして、コントロールゲート２０は、ポリシリコンで形成できるが、他の伝導性物質で形成することもできる。データ保存層１８にトラップされたホールは外部から所定の放出電圧が印加されるまで、トラップされた状態をそのまま保持する。すなわち、データ保存層１８は前記放出電圧が印加されるまで不揮発状態が保持される。
【０２１１】
このように第１ゲート積層物Ｇ１１を形成した後、半導体層１０ａ及び素子分離層１２上に第１ゲート積層物Ｇ１１を覆う第１層間絶縁層１６ａを形成する。次いで、第１層間絶縁層１６ａに第１及び第２不純物領域１０ｓ、１０ｄが露出される第１及び第２コンタクトホールｈ１、ｈ２を形成する。
次いで、図３３に示すように第１及び第２コンタクトホールｈ１、ｈ２を各々第１及び第２導電性プラグＰ１ａ、Ｐ２ａで満たす。次いで、第１層間絶縁層１６ａ上に第１導電性プラグＰ１ａに連結される第１導電層Ｐ１ｂと第２導電性プラグＰ２ａに連結される第２導電層Ｐ２ｂとを形成する。第１及び第２導電層Ｐ１ｂ、Ｐ２ｂは、パッド層として使われる。第１導電性プラグＰ１ａと第１導電層Ｐ１ｂは、図１に示す第１コンタクトパッド層Ｐ１となる。そして、第２導電性プラグＰ２ａと第２導電層Ｐ２ｂは、図１に示す第２コンタクトパッド層Ｐ２となる。
【０２１２】
引続き、第１層間絶縁層１６ａ上に第１及び第２導電層Ｐ１ｂ、Ｐ２ｂを覆う第２層間絶縁層１６ｂを形成する。第２層間絶縁層１６ｂを対象として平坦化工程を実施して第２層間絶縁層１６ｂの表面を平坦にする。
これにより、図１に示すＰ型の第１不揮発性メモリ素子Ｍ１が形成される。
次いで、図１に示すＮ型の第２不揮発性メモリ素子Ｍ２を形成するために図３４に示すように第１基板３１上に絶縁層３２を形成する。絶縁層３２の所定領域上に素子分離層２２を形成する。素子分離層２２の間の絶縁層３２上には半導体層３０ａを形成する。半導体層３０ａの与えられた領域に第１及び第２不純物領域３０ｄ、３０ｓを形成する。そして、第１及び第２不純物領域３０ｄ、３０ｓ間の半導体層３０ａにチャンネル３０ｃを形成する。第１及び第２不純物領域３０ｄ、３０ｓは、半導体層３０ａの前記与えられた領域に所定の濃度でｎ型導電性不純物をドーピングして形成する。第１及び第２不純物領域３０ｄ、３０ｓのうち、何れか１つの領域はソース領域として、残りの領域はドレイン領域として使われる。
【０２１３】
引続き、チャンネル３０ｃ上に第２ゲート積層物Ｇ２２を形成する。第２ゲート積層物Ｇ２２は、第１ゲート積層物Ｇ１１を形成する方法で形成しうる。この際、第２ゲート積層物Ｇ２２のデータ保存層２８は、所定のキャリア、例えば、電子がトラップされうるトラップサイトを備えるトラップ層であって、例えば、シリコン窒化膜で形成できるが、前記電子をトラップしうるトラップサイトを備える他の誘電層、例えば、いわゆるｈｉｇｈ−ｋ”と呼ばれる高誘電率を有する誘電層で形成しうる。データ保存層２８にトラップされた電子は外部から所定の放出電圧が印加されるまでトラップされた状態を保持する。すなわち、トラップされた電子は前記放出電圧が印加されるまで揮発されない。
【０２１４】
このように第２ゲート積層物Ｇ２２を形成した後、素子分離層２２と半導体層３０ａ上に第２ゲート積層物Ｇ２２を覆う第１層間絶縁層２６ａを形成する。第１層間絶縁層２６ａに第１不純物領域３０ｄが露出される第１コンタクトホールｈ３を形成しつつ、第２不純物領域３０ｓが露出される第２コンタクトホールｈ４を形成する。次いで、第１及び第２コンタクトホールｈ３、ｈ４を各々第１及び第２導電性プラグＰ３ａ、Ｐ４ａで満たす。以後、第１層間絶縁層２６ａ上に第１導電性プラグＰ３ａに連結される第１導電層Ｐ３ｂと第２導電性プラグＰ４ａに連結される第２導電層Ｐ４ｂを形成する。
【０２１５】
第１及び第２導電層Ｐ３ｂ、Ｐ４ｂは所定長さに形成するが、Ｐ型第１不揮発性メモリ素子Ｍ１の第１及び第２導電層Ｐ１ｂ、Ｐ２ｂより短く形成することが望ましい。しかし、Ｎ型第２不揮発性メモリ素子の第１及び第２導電層Ｐ３ｂ、Ｐ４ｂとＰ型第１不揮発性メモリ素子Ｍ１の第１及び第２導電層Ｐ１ｂ、Ｐ２ｂが同じ垂直面に形成されない場合、第１及び第２導電層Ｐ１ｂ、Ｐ２ｂはＰ型第１不揮発性メモリ素子Ｍ１の第１及び第２導電層Ｐ３ｂ、Ｐ４ｂと同じ長さまたはさらに長く形成しうる。
【０２１６】
第１層間絶縁層２６ａ上に第１及び第２導電層Ｐ３ｂ、Ｐ４ｂを覆う第２層間絶縁層２６ｂを形成する。第２層間絶縁層２６ｂを対象に平坦化工程を実施して第２層間絶縁層２６ｂの表面を平坦にする。
これにより、図１のＮ型第１不揮発性メモリ素子Ｍ２が形成される。
このようにＰ型第１不揮発性メモリ素子Ｍ１とＮ型第１不揮発性メモリ素子Ｍ２とを形成した後、図３５に示すようにＮ型第１不揮発性メモリ素子Ｍ２を向かい合わせた状態でＰ型第１不揮発性メモリ素子Ｍ１上に整列する。整列がなされれば、Ｎ型第１不揮発性メモリ素子Ｍ２を整列された状態そのままでＰ型第１不揮発性メモリ素子Ｍ１上に置き、図３６に示すようにＮ型第１不揮発性メモリ素子Ｍ２の第２層間絶縁層２６ｂとＰ型第１不揮発性メモリ素子Ｍ１の第２層間絶縁層１６ｂを接触させる。この状態でＰ型第１不揮発性メモリ素子Ｍ１とＮ型第１不揮発性メモリ素子Ｍ２とを圧着してボンディングする。
【０２１７】
前記ボンディングによりＮ型第１不揮発性メモリ素子Ｍ２の第１基板３１の底面が上方に位置するので、図３６及び図３７と関連した説明から、第１基板３１の底面上には『第１基板３１上に』と記述する。
図３６を参照すれば、前記ボンディング後、Ｎ型第１不揮発性メモリ素子Ｍ２の第１基板３１上に感光膜ＰＲ１を所定の厚さに塗布する。以後、Ｐ型第１不揮発性メモリ素子Ｍ１の第１及び第２導電層Ｐ１ｂ、Ｐ２ｂを露出させるための写真工程と現像工程とを実施してＮ型第１不揮発性メモリ素子Ｍ２の第１基板３１の所定領域を露出させる。このような感光膜ＰＲ１をエッチングマスクとして使用してＮ型第１不揮発性メモリ素子Ｍ２の第１基板３１、絶縁層３２、素子分離層２２、第１及び第２層間絶縁層２６ａ、２６ｂ、Ｐ型第１不揮発性メモリ素子Ｍ１の第２層間絶縁層１６ｂよりなる積層物（以下、第５積層物）を順次にエッチングする。
【０２１８】
この結果、図３７に示すように前記第５積層物にＰ型第１不揮発性メモリ素子Ｍ１の第１及び第２導電層Ｐ１ｂ、Ｐ２ｂが各々露出される第１ビアホールＨ１と第２ビアホールＨ２とが形成される。以後、感光膜ＰＲ１をアッシング（ａｓｈｉｎｇ）し、ストリップして除去する。そして、第１及び第２ビアホールＨ１、Ｈ２を各々第１及び第２導電性プラグＰＬ１、ＰＬ２で満たす。
次いで、図３８を参照すれば、Ｎ型第１不揮発性メモリ素子Ｍ２の第１基板３１上に感光膜ＰＲ２を所定の厚さで塗布する。次いで、感光膜ＰＲ２に対する写真工程と現像工程とを実施してＮ型第１不揮発性メモリ素子Ｍ２の第１及び第２導電層Ｐ３ｂ、Ｐ４ｂに対応する第１基板３１の所定領域を露出させる。このような感光膜ＰＲ２をエッチングマスクとして使用してＮ型第１不揮発性メモリ素子Ｍ２の第１基板３１、絶縁層３２、素子分離層２２及び第１層間絶縁層２６ａよりなる積層物（以下、第６積層物）を順次にエッチングする。
【０２１９】
このようにして、前記第６積層物に図３９に示すようにＮ型第１不揮発性メモリ素子Ｍ２の第１導電層Ｐ３ｂが露出される第３ビアホールＨ３と第２導電層Ｐ４ｂが露出される第４ビアホールＨ４が形成される。次いで、感光膜ＰＲ２を除去する。
次いで、図４０に示すように、第３及び第４ビアホールＨ３、Ｈ４を各々第３及び第４導電性プラグＰＬ３、ＰＬ４で満たす。次いで、Ｎ型第１不揮発性メモリ素子Ｍ２の第１基板３１上に第１ないし第４導電性プラグＰＬ１、ＰＬ２、ＰＬ３、ＰＬ４それぞれの全面を覆う第１ないし第４コンタクトパッドＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４を形成する。この際、第１ないし第４コンタクトパッドＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４は、相互分離されるように形成することが望ましい。以後、第１及び第２ゲート積層物Ｇ１１、Ｇ２２を露出させるための工程、具体的には、第１ゲート積層物Ｇ１１のコントロールゲート２０と第２ゲート積層物Ｇ２２とのコントロールゲート２４を露出させるための工程を実施する。
【０２２０】
一方、第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２のボンディングにより第２ゲート積層物Ｇ２２は、図４０に示されたように第１ゲート積層物Ｇ１１の直上に位置する。したがって、第１及び第２ゲート積層物Ｇ１１、Ｇ２２のコントロールゲート２０、２４を露出させるための工程を考慮して第２ゲート積層物Ｇ２２は第１ゲート積層物Ｇ１１より短く形成することが望ましい。
【０２２１】
このように、第２ゲート積層物Ｇ２２を第１ゲート積層物Ｇ１１より短く形成することによって、第１ゲート積層物Ｇ１１のコントロールゲート２０を露出させるための工程（以下、第１工程）と第２ゲート積層物Ｇ２２のコントロールゲート２４を露出させる工程（以下、第２工程）は独立して行える。これにより前記第１工程が第２ゲート積層物Ｇ２２に及ぶ影響を防止しうる。例えば、前記第１工程で第２ゲート積層物Ｇ２２の露出を防止しうる。同様に、前記第２工程が第１ゲート積層物Ｇ１１に及ぶ影響を防止しうる。
【０２２２】
図４０に示されていないが、前記第１工程によりＮ型第１不揮発性メモリ素子Ｍ２の第１基板３１、絶縁層３２、素子分離層２２、第１及び第２層間絶縁層２６ａ、２６ｂ、Ｐ型第１不揮発性メモリ素子Ｍ１の第１及び２層間絶縁層１６ａ、１６ｂよりなる積層物（以下、第７積層物）に第１ゲートビアホールが形成される。また、前記第２工程により前記第６積層物に第２ゲートビアホールが形成される。このように前記第１及び第２ゲートビアホールが形成されれば、導電性プラグを用いて第１及び第２ゲートビアホールを満たす。以後、第１基板３１上に前記第１及び第２ゲートビアホールを充填した前記導電性プラグを覆う第１及び第２ゲートコンタクトパッドＧＰ１、ＧＰ２を形成する。第１及び第２ゲートコンタクトパッドＧＰ１、ＧＰ２は分離されるように形成することが望ましい。しかし、図４０に示すメモリ素子を運用する段階で第１及び第２ゲートコンタクトパッドＧＰ１、ＧＰ２は、状況によりユーザにより１つに連結されうる。
一方、本発明の第１メモリ素子の製造方法において、Ｐ型第１不揮発性メモリ素子Ｍ１とＮ型第１不揮発性メモリ素子Ｍ２とのボンディング前にＮ型第１不揮発性メモリ素子Ｍ２の第１基板３１は除去するか、厚さを薄くしうる。また、第１及び第２ゲート積層物Ｇ１１、Ｇ２２を形成した後、第１及び第２コンタクトホールｈ１、ｈ２と第１及び第２導電性プラグＰ１ａ、Ｐ２ａを形成せず、素子分離層１２上に第１及び第２導電層Ｐ１ｂ、Ｐ２ｂを形成しても良い。Ｎ型第１不揮発性メモリ素子Ｍ２の第１及び第２導電層Ｐ３ｂ、Ｐ４ｂの場合も同様に形成しうる。
【０２２３】
他の一方で、第１不揮発性メモリ素子Ｍ１の第１基板１０と絶縁層１１を単一半導体基板、例えば、Ｎ型シリコン基板に代替できる。この場合、トレンチ型素子分離層１２と第１及び第２不純物領域１０ｓ、１０ｄは、前記Ｎ型シリコン基板に形成する。第２不揮発性メモリ素子Ｍ２の第１基板３１と絶縁層３２も単一半導体基板、例えば、＜１００＞方向のＰ型シリコン基板に代替できる。この場合、トレンチ型素子分離層２２と第１及び第２不純物領域３０ｓ、３０ｄを前記Ｐ型シリコン基板に形成する。
第２不揮発性メモリ素子Ｍ２の第１基板３１と絶縁層３２とを前記Ｐ型の単一シリコン基板に代替する場合、第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２をボンディングする前に第１基板３１の厚さを薄くする必要がある。
【０２２４】
このために、前記Ｐ型の単一シリコン基板を準備する段階で前記Ｐ型の単一シリコン基板の所定深さに不純物層を形成する。この場合、素子分離層２２と第１及び第２不純物領域３０ｄ、３０ｓは、前記不純物層上のＰ型単一シリコン基板に形成する。前記ボンディング前に前記不純物層が形成された位置で前記Ｐ型の単一シリコン基板を分離する。前記不純物層は、前記Ｐ型の単一シリコン基板にイオン注入された水素層またはヘリウム（Ｈｅ）とホウ素（Ｂ）とが混合された混合層でありうる。
前述した本発明による不揮発性メモリ素子及びその製造方法に適用された技術的思想はＣＭＯＳＦＥＴにも適用されうるが、図４１はこれについての一例を示す。図４１に示すＣＭＯＳＦＥＴは、ＳＯＩ基板に備えられた場合であるが、単一シリコン基板に備わることもある。図４１を参照すれば、本発明の実施形態によるＣＭＯＳＦＥＴは、順次に積層されたＰ−ＭＯＳＦＥＴ（ＰＭ１）とＮ−ＭＯＳＦＥ（ＮＭ１）とを含む。Ｐ−ＭＯＳＦＥＴ（ＰＭ１）とＮ−ＭＯＳＦＥ（ＮＭ１）は、それぞれのゲート電極２０８、２１１が接触されるようにボンディングされている。
【０２２５】
Ｐ−ＭＯＳＦＥＴ（ＰＭ１）は、第１基板２００上に絶縁層２０２を備える。絶縁層２０２上に半導体層２０４が存在する。半導体層２０４は、トレンチ型素子分離層２０４ａを含み、素子分離層２０４ａ間に備えられた第１及び第２不純物領域２０４ｓ、２０４ｄとチャンネル２０４ｃとを含む。チャンネル２０４ｃは第１及び第２不純物領域２０４ｓ、２０４ｄの間に存在する。第１及び第２不純物領域２０４ｓ、２０４ｄのうち、一領域はソースであり、残りの一領域はドレインである。第１及び第２不純物領域２０４ｓ、２０４ｄには、ｐ型導電性不純物が所定の濃度でドーピングされている。チャンネル２０４ｃ上にゲート絶縁膜２０６とゲート電極２０８とが順次に積層されている。ゲート電極２０８は単層または複層であり得る。第１及び第２不純物領域２０４ｓ、２０４ｄ上に各々第１及び第２コンタクトパッド層２１２ａ、２１２ｂが存在する。第１及び第２コンタクトパッド層２１２ａ、２１２ｂは各々半導体層２０４上に延伸されている。
【０２２６】
図４１に示すように第１及び第２コンタクトパッド層２１２ａ、２１２ｂは、各々隣接した素子分離層２０４ａ上に延伸されているが、何れか１つのコンタクトパッド層は素子分離層２０４ａでない他の部材上に延伸されうる。すなわち、第１及び第２コンタクトパッド層２１２ａ、２１２ｂの間の角は１８０°であることが望ましいが、１８０°より大きいか、小さくてもよい。第１及び第２コンタクトパッド層２１２ａ、２１２ｂとゲート電極２０８及びゲート絶縁膜２０６の側面は第１層間絶縁層２１３で覆われている。第１層間絶縁層２１３とゲート電極２０８の上面は平坦な面をなす。
【０２２７】
Ｎ−ＭＯＳＦＥＴ（ＮＭ１）は、Ｐ−ＭＯＳＦＥＴ（ＰＭ１）の第１層間絶縁層２１３上に向かい合わせた状態でボンディングされているところ、下記の説明では便宜上、Ｎ−ＭＯＳＦＥＴ（ＮＭ１）が向かい合さっていないと見なす。
【０２２８】
再び、図４１を参照すれば、Ｎ−ＭＯＳＦＥＴ（ＮＭ１）は、第２基板２２０上に絶縁層２１８を備える。絶縁層２１８上に素子分離層２１６ａ、ｎ型導電性不純物が所定の濃度でドーピングされている第１及び第２不純物領域２１６ｓ、２１６ｄ、チャンネル２１６ｃを含む半導体層２１６が存在する。第１及び第２不純物領域２１６ｓ、２１６ｄは素子分離層２１６ａの間に存在し、チャンネル２１６ｃは第１及び第２不純物領域２１６ｓ、２１６ｄの間に存在する。チャンネル２１６ｃ上にゲート絶縁膜２１０とゲート電極２１１とが順次に積層されている。そして、第１及び第２不純物領域２１６ｓ、２１６ｄ上に各々第１及び第２コンタクトパッド層２１４ａ、２１４ｂが備えられている。第１及び第２コンタクトパッド層２１４ａ、２１４ｂは、各々隣接した素子分離層２１６ａ上に延伸されている。Ｐ−ＭＯＳＦＥＴ（ＰＭ１）の第１及び第２コンタクトパッド層２１２ａ、２１２ｂについての前記内容は、Ｎ−ＭＯＳＦＥＴ（ＮＭ１）の第１及び第２コンタクトパッド層２１４ａ、２１４ｂにもそのまま適用できる。Ｐ−ＭＯＳＦＥＴ（ＰＭ１）の第１及び第２コンタクトパッド層２１２ａ、２１２ｂとＮ−ＭＯＳＦＥＴ（ＮＭ１）の第１及び第２コンタクトパッド層２１４ａ、２１４ｂが、図４１に示すように同一垂直面に備えられた場合、Ｎ−ＭＯＳＦＥＴ（ＮＭ１）の第１及び第２コンタクトパッド層２１４ａ、２１４ｂが素子分離層２１６ａ上に延伸された長さはＰ−ＭＯＳＦＥＴ（ＰＭ１）の第１及び第２コンタクトパッド層２１２ａ、２１２ｂが素子分離層２０４ａ上に延伸された長さより短いことが望ましい。Ｎ−ＭＯＳＦＥＴ（ＮＭ１）の第１及び第２コンタクトパッド層２１４ａ、２１４ｂとゲート絶縁膜２１０及びゲート電極２１１の側面は第２層間絶縁層２１５で覆われている。ゲート電極２１１の上面と第２層間絶縁層２１５よりなる平坦な面は、Ｐ−ＭＯＳＦＥＴ（ＰＭ１）のゲート電極２０８の上面と第１層間絶縁層２１３よりなる平坦な面にボンディングされている。ゲート電極２１１の上面は、ゲート電極２０８の上面とボンディングされている。Ｎ−ＭＯＳＦＥＴ（ＮＭ１）の第２基板２２０、絶縁層２１８、素子分離層２１６ａ、第２層間絶縁層２１５及びＰ−ＭＯＳＦＥＴ（ＰＭ１）の第１層間絶縁層２１３を含む積層物に第１コンタクトパッド層２１２ａが露出される第１ビアホールＨ１０と第２コンタクトパッド層２１２ｂとが露出される第２ビアホールＨ１１が形成されている。第１及び第２ビアホールＨ１０、Ｈ１１は各々第１及び第２導電性プラグＰ１０、Ｐ１２で充填されている。そして、Ｎ−ＭＯＳＦＥＴ（ＮＭ１）の第２基板２２０、絶縁層２１８、素子分離層２１６ａ及び第２層間絶縁層２１５を含む積層物に第１コンタクトパッド層２１４ａが露出される第３ビアホールＨ１２と第２コンタクトパッド層２１４ｂが露出される第４ビアホールＨ１３が形成されている。第３及び第４ビアホールＨ１２、Ｈ１３は各々第３及び第４導電性プラグＰ１２、Ｐ１３で充填されている。
【０２２９】
第２基板２２０の絶縁層２１８が形成された面を第１面とし、絶縁層２１８が形成されていない、前記第１面と対向する面を第２面とすれば、第２基板２２０の前記第２面上に第１導電性プラグＰ１０の全面を覆う第１コンタクトパッドＣ１０が存在する。そして、前記第２面上に第２及び第４導電性プラグＰ１１、Ｐ１３の全面を覆う第２コンタクトパッドＣ１１が存在する。また、前記第２面上に第３導電性プラグＰ１２の全面を覆う第３コンタクトパッドＣ１２が存在する。
【０２３０】
一方、図４１でＰ−ＭＯＳＦＥＴ（ＰＭ１）の第１基板２００と絶縁層２０２は、Ｎ型の単一シリコン基板に代替できる。この際、素子分離層２０４ａと第１及び第２不純物領域２０４ｓ、２０４ｄは、前記Ｎ型の単一シリコン基板に備わる。同様に、Ｎ−ＭＯＳＦＥＴ（ＮＭ１）の第２基板２２０と絶縁層２１８はＰ型の単一シリコン基板に代替でき、この際、素子分離層２１６ａと第１及び第２不純物領域２１６ｓ、２１６ｄは、前記Ｐ型の単一シリコン基板に備わる。
【０２３１】
図４１に示すＣＭＯＳＦＥＴでは、積層順序は任意的である。したがって、Ｎ−ＭＯＳＦＥＴ（ＮＭ１）とＰ−ＭＯＳＦＥＴ（ＰＭ１）の積層の順序は反対であってもよい。
このようにＰ−ＭＯＳＦＥＴ（ＰＭ１）とＮ−ＭＯＳＦＥＴ（ＮＭ１）を垂直に積層することによって、メモリ装置でＣＭＯＳＦＥＴが占める面積を減らすことが可能である。また、Ｐ−ＭＯＳＦＥＴ（ＰＭ１）とＮ−ＭＯＳＦＥＴ（ＮＭ１）とを相異なる２基板に各々形成した後、前記２基板をボンディングする方法を用いてＣＭＯＳＦＥＴを構成することにより、Ｐ−ＭＯＳＦＥＴ（ＰＭ１）とＮ−ＭＯＳＦＥＴ（ＮＭ１）とを同一平面の相異なる位置に形成した場合と比べて工程を短縮できる。
【０２３２】
また、図４１に示すようにＣＭＯＳＦＥＴが垂直に積層されたＰ−ＭＯＳＦＥＴ（ＰＭ１）とＮ−ＭＯＳＦＥＴ（ＮＭ１）とを含む場合、ＣＭＯＳＦＥＴと所定の機能を有する他の半導体部品、例えば、ＣＰＵ、メモリ、デジタル及びアナログブロックも垂直に積層しうる。
図４２は、これについての一例を示す。
【０２３３】
図４２を参照すれば、図４１に示すような形態のＣＭＯＳＦＥＴ３５０を中心にその下方に入出力及びコントロール（Ｉ／Ｏ＆Ｃｏｎｔｒｏｌ）ブロック４００、高周波用注文型半導体（ＲＦ ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ））ブロック４１０、アナログ用注文型半導体（Ａｎａｌｏｇ ＡＳＩＣ）ブロック４２０が順次に積層されている。そして、アナログ用注文型半導体ブロック４２０上に中央処理装置（ＣＰＵ）４３０、キャッシュメモリ４４０、メインメモリ４５０及びデジタル信号処理チップ４６０が順次に積層されている。
【０２３４】
前述したように、本発明のメモリ素子は立体的に積層されたＰ型不揮発性メモリ素子とＮ型不揮発性メモリ素子とを含む不揮発性ＣＭＯＳメモリ素子であって、前記両不揮発性メモリ素子を各々に適した基板に別途に形成した後、２枚の基板をボンディングしたものである。
【０２３５】
前記説明で多くの事項が具体的に記載されているが、これらが発明の範囲を限定するものというよりは、望ましい実施形態の例示として解釈されねばならない。例えば、当業者ならば、第１及び第２不揮発性メモリ素子を別途のボンディング材を用いてボンディングすることは可能である。また、前記データ保存層を複層に構成することもできる。また、Ｐ型不揮発性メモリ素子とＮ型不揮発性メモリ素子とのボンディングをはじめとして、Ｐ−ＭＯＳＦＥＴとＮ−ＭＯＳＦＥＴとのボンディングにフリップチップボンディングを用いることもできる。よって、本発明の範囲は説明された実施形態によって決まるものではなく、特許請求の範囲に記載された技術的思想により決まるべきである。
【産業上の利用可能性】
【０２３６】
本発明は、メモリ素子を必要とするあらゆる電子製品、例えばコンピュータ、平面ディスプレイ、メモリスティック、計算機、携帯電話、カムコーダ、ＧＰＳ、ＰＤＡ、ＤＭＢ、ＭＰ３、各種の家電製品、制御装置などに適用されうる。
【図面の簡単な説明】
【０２３７】
【図１】本発明の第１ないし第６実施形態による不揮発性メモリ素子を示す断面図である。
【図２】本発明の第１ないし第６実施形態による不揮発性メモリ素子を示す断面図である。
【図３】本発明の第１ないし第６実施形態による不揮発性メモリ素子を示す断面図である。
【図４】本発明の第１ないし第６実施形態による不揮発性メモリ素子を示す断面図である。
【図５】本発明の第１ないし第６実施形態による不揮発性メモリ素子を示す断面図である。
【図６】本発明の第１ないし第６実施形態による不揮発性メモリ素子を示す断面図である。
【図７】図１ないし図５に示す不揮発性メモリ素子を示す等価回路図である。
【図８】図１ないし図５に示す不揮発性メモリ素子の読み込み及び書き込み動作に説明に使われる等価回路図である。
【図９】図１ないし図５に示す不揮発性メモリ素子に含まれたＰ型及びＮ型不揮発性メモリ素子にデータを書き込む場合を示す等価回路図である。
【図１０】図１ないし図５に示す不揮発性メモリ素子のＮ型不揮発性メモリ素子にだけデータを書き込む場合を示す等価回路図である。
【図１１】図１ないし図５に示す不揮発性メモリ素子のＰ型不揮発性メモリ素子にだけデータを書き込む場合を示す等価回路図である。
【図１２】図１ないし図５に示す不揮発性メモリ素子のＮ型不揮発性メモリ素子に記録されたデータだけ消去する場合を示す等価回路図である。
【図１３】図１ないし図５に示す不揮発性メモリ素子のＰ型不揮発性メモリ素子に記録されたデータだけ消去する場合を示す等価回路図である。
【図１４】図１ないし図５に示す不揮発性メモリ素子でＮ型不揮発性メモリ素子にデータを記録し、Ｐ型不揮発性メモリ素子に記録されたデータは消去する場合を示す等価回路図である。
【図１５】図１ないし図５に示す不揮発性メモリ素子でＰ型不揮発性メモリ素子にデータを記録し、Ｎ型不揮発性メモリ素子に記録されたデータは消去する場合を示す等価回路図である。
【図１６】図１ないし図５に示す不揮発性メモリ素子のＰ型及びＮ型不揮発性メモリ素子に記録されたデータを何れも消去する場合を示す等価回路図である。
【図１７】図１ないし図５に示す不揮発性メモリ素子が２ｂｉｔメモリ素子であるときのデータ状態間の遷移とデータ状態間の遷移に必要な条件を示すデータ状態遷移図である。
【図１８】図１ないし図５に示す不揮発性メモリ素子が４ｂｉｔメモリ素子であるときのデータ状態間の遷移を示すデータ状態遷移図である。
【図１９】図１ないし図５に示す不揮発性メモリ素子が２ｂｉｔメモリ素子であるときの読み込み動作用回路図である。
【図２０】図１ないし図５に示す不揮発性メモリ素子が２ｂｉｔメモリ素子であるときの読み込み動作用回路図である。
【図２１】図１ないし図５に示す不揮発性メモリ素子が２ｂｉｔメモリ素子であるときの入力電圧−出力電圧特性を示すグラフである。
【図２２】図１ないし図５に示す不揮発性メモリ素子が２ｂｉｔメモリ素子であるとき、２ｂｉｔメモリ素子を含むセルアレイで選択された行に対する読み込み動作を示す等価回路図である。
【図２３】図１ないし図５に示す不揮発性メモリ素子が４ｂｉｔメモリ素子であるときの読み込み動作を説明する第１及び第２実施形態による回路図である。
【図２４】図１ないし図５に示す不揮発性メモリ素子が４ｂｉｔメモリ素子であるときの読み込み動作を説明する第１及び第２実施形態による回路図である。
【図２５】図１ないし図５に示す不揮発性メモリ素子が８ｂｉｔメモリ素子であるときの読み込み動作を説明する第１及び第２実施形態による回路図である。
【図２６】図１ないし図５に示す不揮発性メモリ素子が８ｂｉｔメモリ素子であるときの読み込み動作を説明する第１及び第２実施形態による回路図である。
【図２７】図１ないし図５に示す不揮発性メモリ素子が８ｂｉｔメモリ素子であるときの電圧−電流特性と入力電圧−出力電圧特性とを示すグラフである。
【図２８】図１ないし図５に示す不揮発性メモリ素子のうち、何れか１つよりなるＮＡＮＤ型論理素子の断面図である。
【図２９】図２８に示すＮＡＮＤ型論理素子の等価回路図である。
【図３０】図１ないし図５に示す不揮発性メモリ素子のうち、何れか１つよりなるＮＯＲ型論理素子の断面図である。
【図３１】図３０に示す論理素子の等価回路図である。
【図３２】図１に示す不揮発性メモリ素子の製造方法を段階別に示す断面図である。
【図３３】図１に示す不揮発性メモリ素子の製造方法を段階別に示す断面図である。
【図３４】図１に示す不揮発性メモリ素子の製造方法を段階別に示す断面図である。
【図３５】図１に示す不揮発性メモリ素子の製造方法を段階別に示す断面図である。
【図３６】図１に示す不揮発性メモリ素子の製造方法を段階別に示す断面図である。
【図３７】図１に示す不揮発性メモリ素子の製造方法を段階別に示す断面図である。
【図３８】図１に示す不揮発性メモリ素子の製造方法を段階別に示す断面図である。
【図３９】図１に示す不揮発性メモリ素子の製造方法を段階別に示す断面図である。
【図４０】図１に示す不揮発性メモリ素子の製造方法を段階別に示す断面図である。
【図４１】本発明の実施形態による不揮発性メモリ素子と同等な方式で形成されたＣＭＯＳＦＥＴを示す断面図である。
【図４２】図４１に示すＣＭＯＳＦＥＴを含む半導体装置を例示した斜視図である。
【符号の説明】
【０２３８】
１０ 第１基板
１０ｓ 第１不純物領域
１０ｄ 第２不純物領域
１０ｃ チャンネル領域
１１ 絶縁層
１２ 素子分離層
１３ 半導体基板
１６ 第３絶縁層
１７ 第１絶縁層
１８ データ保存層
１９ 第２絶縁層
２０ コントロールゲート
２２ 素子分離層
２４ コントロールゲート
２５ 第２絶縁層
２８ データ保存層
２９ 第１絶縁層
３０ｃ チャンネル
３０ｓ 第１不純物領域
３０ｄ 第２不純物領域
３２ 絶縁層
Ｇ１１ 第１ゲート積層物
Ｇ２２ 第２ゲート積層物
Ｍ１ 第１不揮発性メモリ素子
Ｍ２ 第２不揮発性メモリ素子
Ｐ１ 第１コンタクトパッド層
Ｐ２ 第２コンタクトパッド層
Ｐ３ 第３コンタクトパッド層
Ｐ４ 第４コンタクトパッド層
【技術分野】
【０００１】
本発明は、メモリ素子とこれに関連した素子及びその製造方法に係り、より詳細には、相補型不揮発性メモリ素子、その動作方法、その製造方法、及びそれを含む論理素子、並びに半導体装置とその読み込み動作回路に関する。
【背景技術】
【０００２】
不揮発性メモリであるＲＯＭは、製造段階で注文者の内容がプログラムされるマスクＲＯＭ（ｍａｓｋ ＲＯＭ）をはじめ、電気的に書き込み及び消去が可能なＥＥＰＲＯＭなど様々な種類に区分されうる。
不揮発性メモリであるフラッシュメモリは、既存のＥＥＰＲＯＭを変形したものであって、ブロック、セクタまたは全体チップ単位で消去動作が行われ、１つのビット単位でプログラム動作が行われるように構成されたセルアレイを有する。
【０００３】
フラッシュメモリのアーキテクチャー（ａｒｃｈｉｔｅｃｔｕｒｅ）は、ＮＯＲ型とＮＡＮＤ型とに大別される。
ＮＯＲ型フラッシュメモリのセルは、ビット線と接地線との間に並列に配されており、一方、ＮＡＮＤ型フラッシュメモリのセルは直列に配されている。
ＮＯＲ型フラッシュメモリは、さらにＡＮＤ型、ＤＩＮＯＲ型、ＶＧＡ（Ｖｉｒｔｕａｌ Ｇｒｏｕｎｄ Ａｒｒａｙ）型に分けられる。
【０００４】
ＮＯＲ型フラッシュメモリの場合、読み込み及びプログラムのためのアドレスデコーディングがＤＲＡＭと類似して構成されるので、周辺回路が簡単で、アクセス時間が短いという利点はあるが、セルごとにビット線の接触電極が必要なので、ＮＡＮＤ型フラッシュメモリに比べてセル面積が大きくなり、消去及びプログラム動作時間が長くなるという短所もある。
【０００５】
ＮＡＮＤ型フラッシュメモリの場合、ＮＯＲ型フラッシュメモリに比べて消去及びプログラム動作時間が短いという利点はあるが、読み込み動作に先立って該当ブロックを選択せねばならず、各セルが直列に連結されて動作抵抗が大きいために、読み込み速度が相対的に遅いという短所を有している。
【０００６】
一方、前述したようなフラッシュメモリ（以下、従来のフラッシュメモリ）は、共にＮ型であり、電子を窒化物に注入して除去することによって、チャンネルのスレショルド電圧が変わることを利用してセル当りに１情報のみ保存できるようになっている。すなわち、セル当りに保存できるビット数が制限される。
また、従来のフラッシュメモリの動作は以前の記憶状態に関係なく、データを何れも消して新たに書き込む方式を採択しているので、多くの電力が消費される。
【０００７】
特に、読み込み動作において、スレショルド電圧の遷移による電流変位を利用して読み込み電圧で測定した電流差に基づいて、データ０もしくはデータ１を検出する場合は、セル当りビットが２ｂｉｔ以上である場合、読み込み電圧の電流差が激しく、電流も増大するために消費電力が上昇し、結果的に、持続的なビットスケールアップが難しくなる。
【０００８】
それを改善するために、基準電流に到達したときの臨界電圧を測定する方式を用いてデータを読込んでいるが、この方法は電流検出方式であり、比較器、センスアンプなどを含むために回路の構成が複雑になる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする第１の技術的課題は、前記問題点を改善するためのものであって、セル当りに保存できるビット数を増やし、電圧検出方式を用いてビットスケールアップの限界を克服し、動作速度を速め、動作での電力消耗を減らし、セル単位のアクセスが可能であり、読み込みと消去及び書き込みを同時に具現し、工程を短縮させ、集積度を高め、かつメモリと論理回路とを１チップで具現しうる相補型不揮発性メモリ素子を提供するところにある。
【００１０】
本発明が解決しようとする第２の技術的課題は、前記相補型不揮発性メモリ素子の動作方法を提供するところにある。
本発明が解決しようとする第３の技術的課題は、前記相補型不揮発性メモリ素子の製造方法を提供するところにある。
本発明が解決しようとする第４の技術的課題は、前記相補型不揮発性メモリ素子を含む論理素子を提供するところにある。
本発明が解決しようとする第５の技術的課題は、前記本発明の技術的思想が適用されたＣＭＯＳＦＥＴを含む半導体装置を提供するところにある。
本発明が解決しようとする第６の技術的課題は、相補型不揮発性メモリ素子の読み込み動作回路を提供するところにある。
【課題を解決するための手段】
【００１１】
前記第１の技術的課題を達成するために本発明は、第１不揮発性メモリ素子と前記第１不揮発性メモリ素子と相補的関係にある第２不揮発性メモリ素子が順次に積層されている、前記第２不揮発性メモリ素子は向かい合わせた状態で備えられていることを特徴とする不揮発性メモリ素子を提供する。
【００１２】
前記第１及び第２不揮発性メモリ素子の間にボンディング材がさらに備えられうる。
前記第１不揮発性メモリ素子は、第１素子分離層、前記第１素子分離層間に形成されたｐ型第１及び第２不純物領域、前記ｐ型第１及び第２不純物領域間に備えられた第１チャンネルを含む第１基板と、前記第１チャンネル上に形成された第１ゲート積層物を含み、前記第１ゲート積層物は順次に積層された第１絶縁層、第１データ保存層、第２絶縁層及び第１コントロールゲートを含みうる。
【００１３】
前記第２不揮発性メモリ素子は、素子分離層と前記素子分離層との間に形成されたｎ型第１及び第２不純物領域と前記ｎ型第１及び第２不純物領域との間に備えられたチャンネルを含む基板と、前記チャンネル上に形成されたゲート積層物と、を含み、前記ゲート積層物は、順次に積層された第１絶縁層、データ保存層、第２絶縁層及びコントロールゲートを含みうる。
【００１４】
前記ｎ型第１及び第２不純物領域に各々前記ｎ型第１及び第２不純物領域の外に延伸された第１及び第２コンタクトパッド層が備えられうる。
一方、前記第２不揮発性メモリ素子は、第２素子分離層、前記第２素子分離層間に形成されたｎ型第１及び第２不純物領域と前記ｎ型第１及び第２不純物領域との間に備えられた第２チャンネルを含む第２基板と、前記ｎ型第１及び第２不純物領域間の前記第２チャンネル上に備えられた第２ゲート積層物と、を含み、前記第２ゲート積層物は、順次に積層された第３絶縁層、第２データ保存層、第４絶縁層及び第２コントロールゲートを含みうる。
【００１５】
この場合に前記ｐ型第２不純物領域と前記ｎ型第２不純物領域は連結されうる。そして、前記ｐ型第１及び第２不純物領域に各々前記ｐ型第１及び第２不純物領域の外に延伸された第１及び第２コンタクトパッド層が備えられうる。
前記ｐ型第１及び第２不純物領域に各々前記ｐ型第１及び第２不純物領域の外に延伸された第１及び第２コンタクトパッド層を備え、前記第１及び第２コンタクトパッド層と前記第１ゲート積層物とを覆う第１層間絶縁層を具備しうる。
【００１６】
前記ｎ型第１及び第２不純物領域に各々前記ｎ型第１及び第２不純物領域の外に延伸された第３及び第４コンタクトパッド層を備え、前記第３及び第４コンタクトパッド層と前記第２ゲート積層物とを覆い、前記第１層間絶縁層にボンディングされた第２層間絶縁層を具備しうる。
前記第３及び第４コンタクトパッド層の延伸された長さは、各々前記第１及び第２コンタクトパッド層の延伸された長さより短い。
前記基板は、ＳＯＩ基板またはシリコン基板でありうる。
前記データ保存層と前記第１データ保存層は、シリコン窒化物層、ナノドット層及びｈｉｇｈ−ｋ層のうち、何れか１つでありうる。
【００１７】
前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１コンタクトパッド層及び第２コンタクトパッド層に各々連結された第１導電性プラグ及び第２導電性プラグが備えられており、前記第２基板、前記第２素子分離層及び前記第２層間絶縁層よりなる積層物に前記第３コンタクトパッド層及び第４コンタクトパッド層に各々連結された第３導電性プラグ及び第４導電性プラグが備えられており、前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１ゲート積層物に連結された第１ゲート導電性プラグが備えられており、前記第２基板に前記第２ゲート積層物に連結された第２ゲート導電性プラグが備えられており、前記第２基板の前記第１導電性プラグないし第４導電性プラグの周りに各々前記第１導電性プラグないし第４導電性プラグの全面を覆う第１コンタクトパッドないし第４コンタクトパッドが備えられており、前記第１ゲート導電性プラグ及び第２ゲート導電性プラグの周りに各々前記第１ゲート導電性プラグ及び第２ゲート導電性プラグの全面を覆う第１ゲートコンタクトパッド及び第２ゲートコンタクトパッドが備えられている。
【００１８】
前記第１層間絶縁層は、前記第１ゲート積層物の上面が露出されるように備えられうる。そして、前記第２層間絶縁層は、前記第２ゲート積層物の上面が露出されるように備えられうる。
前記第３及び第４コンタクトパッド層は、前記第２素子分離層上に、または前記第２素子分離層にわたって延伸されうる。
前記第２ゲート積層物を覆い、前記第１層間絶縁層にボンディングされた第２層間絶縁層を具備しうる。
【００１９】
本発明の他の実施形態によれば、前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１及び第２コンタクトパッド層に各々連結された第１及び第２導電性プラグが備えられており、前記第２基板に前記ｎ型第１及び第２不純物領域に各々連結された第３及び第４導電性プラグが備えられており、前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１ゲート積層物に連結された第１ゲート導電性プラグが備えられており、前記第２基板に前記第２ゲート積層物に連結された第２ゲート導電性プラグが備えられており、前記第２基板の前記第１ないし第４導電性プラグの周りに各々前記第１ないし第４導電性プラグの全面を覆う第１ないし第４コンタクトパッドが備えられており、前記第１及び第２ゲート導電性プラグの周りに各々前記第１及び第２ゲート導電性プラグの全面を覆う第１及び第２ゲートコンタクトパッドが備えられている。
【００２０】
前記第２の技術的課題を達成するために本発明は、ｐ型第１及び第２不純物領域と第１チャンネルを有する第１基板、前記第１チャンネル上に形成された第１ゲート積層物を含む第１不揮発性メモリ素子と、ｎ型第１及び第２不純物領域と第２チャンネルを有する第２基板、前記第２チャンネル上に形成された第２ゲート積層物を含み、前記第１不揮発性メモリ素子と相補的関係にあり、前記第１不揮発性メモリ素子上に備えられた第２不揮発性メモリ素子と、を備える不揮発性メモリ素子の動作方法において、前記第１及び第２不揮発性メモリ素子に記録されたデータを読込む段階及び前記読み込んだ第１データと記録しようとする第２データとを比較する段階を含むことを特徴とする不揮発性メモリ素子の動作方法を提供する。
【００２１】
前記比較の結果、前記第１及び第２データが同じである場合、前記第１及び第２不揮発性メモリ素子に記録されたデータをそのまま保持しうる。
前記比較の結果、前記第１及び第２データの全部が異なる場合、前記ｐ型第１及び第２不純物領域の間に電位差が存在するように電圧を印加する段階、前記第１ゲート積層物に第１書き込み電圧を印加する段階、前記ｎ型第１及び第２不純物領域間に電位差が存在するように電圧を印加する段階及び前記第２ゲート積層物に第２書き込み電圧を印加する段階を含みうる。
【００２２】
前記比較の結果、前記第１及び第２データの一部が異なる場合、前記第１及び第２不揮発性メモリ素子のうち、何れか１つに記録されたデータはそのまま保持し、残りの１つに記録されたデータは変えられる。
【００２３】
前記ｎ型第１及び第２不純物領域と前記第２ゲート積層物に各々０Ｖを印加して前記第２不揮発性メモリ素子に記録されたデータはそのまま保持しうる。
前記ｎ型第１及び第２不純物領域に電位差が存在するように電圧を印加し、前記第２ゲート積層物に書き込み電圧を印加して前記第２不揮発性メモリ素子にデータを記録しうる。
本発明はまた、前記第２の技術的課題を達成するために、ｐ型第１及び第２不純物領域と第１チャンネルを有する第１基板、前記第１チャンネル上に形成された第１ゲート積層物を含む第１不揮発性メモリ素子と、ｎ型第１及び第２不純物領域と第２チャンネルを有する第２基板、前記第２チャンネル上に形成された第２ゲート積層物を含み、前記第１不揮発性メモリ素子と相補的関係にあり、前記第１不揮発性メモリ素子上に備えられた第２不揮発性メモリ素子を含む不揮発性メモリ素子の動作方法において、前記ｎ型第１及び第２不純物領域間に電位差が存在するように電圧を印加する段階及び前記第２ゲート積層物に消去電圧を印加して前記第２不揮発性メモリ素子に記録されたデータを消去する段階を含むことを特徴とする不揮発性メモリ素子の消去方法を提供する。
【００２４】
この際、前記ｐ型第１及び第２不純物領域間に電位差が存在するように電圧を印加する段階及び前記第１ゲート積層物に消去電圧を印加して前記第１不揮発性メモリ素子に記録されたデータを消去する段階を含みうる。
前記第１及び第２不揮発性メモリ素子に記録されたデータを先に読み込んで確認することができる。
【００２５】
本発明はまた、前記第２の技術的課題を達成するために、ｐ型第１及び第２不純物領域と第１チャンネルを有する第１基板、前記第１チャンネル上に形成された第１ゲート積層物とを含む第１不揮発性メモリ素子と、ｎ型第１及び第２不純物領域と第２チャンネルを有する第２基板、前記第２チャンネル上に形成された第２ゲート積層物を含み、前記第１不揮発性メモリ素子と相補的関係にあり、前記第１不揮発性メモリ素子上に備えられた第２不揮発性メモリ素子を含む不揮発性メモリ素子の動作方法において、前記ｐ型第１及び第２不純物領域間に電位差が存在するように電圧を印加する段階及び前記第１ゲート積層物に消去電圧を印加して前記第１不揮発性メモリ素子に記録されたデータを消去する段階を含むことを特徴とする不揮発性メモリ素子の消去方法を提供する。
この場合、前記第１及び第２不揮発性メモリ素子についてのデータ状態を先に読み込んで確認することができる。
【００２６】
本発明はまた、前記第２技術的課題を達成するために、ｐ型第１及び第２不純物領域と第１チャンネルを有する第１基板、前記第１チャンネル上に形成された第１ゲート積層物を含む第１不揮発性メモリ素子と、ｎ型第１及び第２不純物領域と第２チャンネルを有する第２基板、前記第２チャンネル上に形成された第２ゲート積層物を含み、前記第１不揮発性メモリ素子と相補的関係にあり、前記第１不揮発性メモリ素子上に備えられた第２不揮発性メモリ素子を含み、前記ｎ型第２不純物領域と前記ｐ型第２不純物領域が連結された不揮発性メモリ素子の動作方法において、前記第１及び第２ゲート積層物に電圧を印加した後、前記不揮発性メモリ素子から出力電圧が検出されるまで前記電圧を徐々に低める第１段階、前記不揮発性メモリ素子から第１出力電圧が検出されたときの前記第１及び第２ゲート積層物に印加された電圧を認識して前記第１不揮発性メモリ素子に記録された第１データを読込む第２段階、前記不揮発性メモリ素子から第１出力電圧が検出されると同時に、前記第１及び第２ゲート積層物に印加される前記電圧を遮断する第３段階、前記電圧が遮断された直後、前記第１及び第２不揮発性メモリ素子の入力電圧対出力電圧を表した相補的特性曲線から前記第２不揮発性メモリ素子に記録されたデータを読込める電圧を前記第１及び第２ゲート積層物に印加したとき、前記不揮発性メモリ素子の第２出力電圧を測定する第４段階、前記第１出力電圧が検出されたときの前記第１及び第２ゲート積層物に印加された電圧と前記第２出力電圧を比較して前記第２不揮発性メモリ素子に記録された第２データを読込む第５段階及び前記第１及び第２データを合わせて出力する第６段階を含むことを特徴とする不揮発性メモリ素子の読み込み方法を提供する。
【００２７】
ここで、前記第２段階は、前記第１及び第２ゲート積層物に電圧を印加する間に前記不揮発性メモリ素子から出力される電圧を第１基準電圧と比較する段階、前記不揮発性メモリ素子から出力される電圧が前記第１出力電圧になる瞬間に前記第１及び第２ゲート積層物に印加された電圧を第２基準電圧と比較する段階及び前記第１出力電圧になる瞬間に前記第１及び第２ゲート積層物に印加された電圧が前記第２基準電圧より大きいとき、前記第１不揮発性メモリ素子に記録されたデータに相応するビットデータを出力する段階をさらに含みうる。
【００２８】
この際、前記第２出力電圧は、前記第１及び第２不揮発性メモリ素子の出力端に連結された電圧比較回路部を通じて測定できる。
また、前記第４段階で前記電圧が遮断された直後、前記第１及び第２ゲート積層物に０Ｖを印加できる。
前記０Ｖ電圧は前記電圧が遮断されると同時に、オン状態になり、一端は接地されており、他端は電源と前記不揮発性メモリ素子の前記第１及び第２ゲート積層物との間に連結されたトランジスタから印加できる。
【００２９】
前記第１ないし第６段階を経て前記不揮発性メモリ素子に記録されたデータを読み込んだ後、読み込んだデータのうち、一部または全部を異なるデータに変えられる。
前記第１及び第２不揮発性メモリ素子は各々少なくとも１ビットデータが記録されている。
【００３０】
本発明はまた、前記第２の技術的課題を達成するために、ｐ型第１及び第２不純物領域と第１チャンネルを有する第１基板、前記第１チャンネル上に形成された第１ゲート積層物を含む第１不揮発性メモリ素子と、ｎ型第１及び第２不純物領域と第２チャンネルを有する第２基板、前記第２チャンネル上に形成された第２ゲート積層物を含み、前記第１不揮発性メモリ素子と相補的関係にあり、前記第１不揮発性メモリ素子上に備えられた第２不揮発性メモリ素子を備えるが、前記ｎ型第２不純物領域と前記ｐ型第２不純物領域とが連結された不揮発性メモリ素子の動作方法において、前記第１不揮発性メモリ素子に記録された第１データを読込む第１段階、前記第２不揮発性メモリ素子に記録された第２データを読込む第２段階及び前記第１及び第２データを合わせて少なくとも２ビットのデータを出力する第３段階を含むことを特徴とする不揮発性メモリ素子の読み込み方法を提供する。
【００３１】
ここで、前記第１段階は、前記第１及び第２ゲート積層物に電圧を印加した後、前記不揮発性メモリ素子から出力電圧が検出されるまで前記電圧を徐々に低める段階、前記不揮発性メモリ素子から第１出力電圧を検出する段階、前記第１出力電圧が検出された後、前記第１及び第２ゲート積層物に印加される電圧を遮断する段階、前記第１出力電圧が検出された瞬間に前記第１及び第２ゲート積層物に印加された電圧を基準電圧と比較する段階及び前記第１出力電圧が検出された瞬間に前記第１及び第２ゲート積層物に印加された電圧と前記基準電圧との比較の結果をエンコーディングしてビットデータとして出力する段階を含みうる。
【００３２】
また、前記第２段階は、前記第１及び第２ゲート積層物に電圧を印加した後、前記不揮発性メモリ素子から出力電圧が検出されるまで前記電圧を徐々に低める段階、前記不揮発性メモリ素子から第１出力電圧を検出する段階、前記第１出力電圧が検出された後、前記第１及び第２ゲート積層物に印加される電圧を遮断する段階、前記第１及び第２ゲート積層物に前記第１及び第２不揮発性メモリ素子の入力電圧対出力電圧を表した相補的特性曲線から前記第２不揮発性メモリ素子に記録されたデータを読込める電圧を前記第１及び第２ゲート積層物に印加する段階、前記第１及び第２ゲート積層物に前記第２不揮発性メモリ素子に記録されたデータを読込める電圧が印加されたとき、前記不揮発性メモリ素子から出力される第２出力電圧を測定する段階、前記第２出力電圧を基準電圧と比較する段階及び前記第２出力電圧と前記基準電圧の比較の結果をエンコーディングしてビットデータとして出力する段階を含みうる。
【００３３】
また、前記第１出力電圧が検出されつつ、前記第１及び第２ゲート積層物に印加される電圧を遮断した直後、前記第１及び第２ゲート積層物に０Ｖの電圧を印加できる。この際、前記０Ｖ電圧は前記電圧が遮断されると同時に、オン状態になり、一端は接地されており、他端は電源と前記不揮発性メモリ素子の前記第１及び第２ゲート積層物の間に連結されたトランジスタを用いて印加できる。
【００３４】
また、前記第１ないし第３段階を経て前記不揮発性メモリ素子に記録されたデータを読み込んだ後、読み込んだデータのうち、一部または全部を異なるデータに変えられる。
前記第３の技術的課題を達成するために本発明は、第１基板に第１不揮発性メモリ素子を形成する第１段階、第２基板に前記第１不揮発性メモリ素子と相補的関係にある第２不揮発性メモリ素子を形成する第２段階及び前記第１及び第２不揮発性メモリ素子が対向するように前記第１及び第２基板をボンディングする第３段階を含むことを特徴とする不揮発性メモリ素子の製造方法を提供する。
【００３５】
前記製造方法において前記第１段階は、前記第１基板の所定領域に第１素子分離層を形成し、前記第１素子分離層間の前記第１基板に離隔されたｐ型第１及び第２不純物領域を形成し、前記ｐ型第１及び第２不純物領域間に第１チャンネルを形成する段階、前記第１チャンネル上に少なくとも何れか１つのデータ保存層を備える第１ゲート積層物を形成する段階、前記ｐ型第１及び第２不純物領域に各々第１及び第２コンタクトパッド層を形成する段階、前記第１基板上に前記第１ゲート積層物と前記第１及び第２コンタクトパッド層とを覆う第１層間絶縁層を形成する段階及び前記第１層間絶縁層の表面を平坦化する段階をさらに含みうる。
また、前記第２段階は、前記第２基板に第２素子分離層を形成し、前記第２素子分離層間の前記第２基板にｎ型第１及び第２不純物領域を形成し、前記ｎ型第１及び第２不純物領域間に第２チャンネルを形成する段階と、前記第２チャンネル上に少なくとも１つのデータ保存層を備える第２ゲート積層物を形成する段階と、前記ｎ型第１及び第２不純物領域に各々第３及び第４コンタクトパッド層を形成する段階と、前記第２基板上に前記第２ゲート積層物と前記第３及び第４コンタクトパッド層とを覆う第２層間絶縁層を形成する段階と、前記第２層間絶縁層の表面を平坦化する段階と、を含んでいてもよい。
【００３６】
そして、前記第１ゲート積層物を形成する段階は、前記第１基板上に第１絶縁層、第１データ保存層、第２絶縁層及び第１コントロールゲートを順次に形成する段階、前記第１コントロールゲート上に前記第１チャンネルを限定する感光膜パターンを形成する段階及び前記感光膜パターンをエッチングマスクとして前記第１コントロールゲート、前記第２絶縁層、前記第１データ保存層及び前記第１絶縁層を順次にエッチングする段階を含みうる。
【００３７】
また、前記第１及び第２コンタクトパッド層は、前記第１素子分離層上に、または前記第１素子分離層にわたって延伸されるように形成しうる。
前記第１基板は、ｎ型シリコン基板またはＳＯＩ基板であり得、前記第２基板はｐ型シリコン基板またはＳＯＩ基板であり得る。
【００３８】
また、前記第２段階は、前記第２基板に第２素子分離層を形成し、前記第２素子分離層間の前記第２基板にｎ型第１及び第２不純物領域を形成し、前記ｎ型第１及び第２不純物領域間に第２チャンネルを形成する段階、前記第２チャンネル上に少なくとも何れか１つのデータ保存層を備える第２ゲート積層物を形成する段階、前記ｎ型第１及び第２不純物領域に各々第３及び第４コンタクトパッド層を形成する段階、前記第２基板上に前記第２ゲート積層物と前記第３及び第４コンタクトパッド層とを覆う第２層間絶縁層を形成する段階及び前記第２層間絶縁層の表面を平坦化する段階を含みうる。この際、前記第１層間絶縁層は、前記第１ゲート積層物が露出されるまで平坦化でき、前記第２層間絶縁層も前記第２ゲート積層物が露出されるまで平坦化できる。
また、前記第２段階は、前記第２基板に第２素子分離層を形成し、前記第２素子分離層間の前記第２基板にｎ型第１及び第２不純物領域を形成し、前記ｎ型第１及び第２不純物領域間に第２チャンネルを形成する段階と、前記第２チャンネル上に少なくとも１つのデータ保存層を備える第２ゲート積層物を形成する段階と、前記ｎ型第１及び第２不純物領域に各々第３及び第４コンタクトパッド層を形成する段階と、前記第２基板上に前記第２ゲート積層物と前記第３及び第４コンタクトパッド層とを覆う第２層間絶縁層を形成する段階と、前記第２層間絶縁層の表面を平坦化する段階と、を含んでいてもよい。
【００３９】
また、前記第２ゲート積層物を形成する段階は、前記第２基板上に第３絶縁層、第２データ保存層、第４絶縁層及び第２コントロールゲートを順次に形成する段階、前記第２コントロールゲート上に前記第２チャンネルを限定する感光膜パターンを形成する段階及び前記感光膜パターンをエッチングマスクとして前記第２コントロールゲート、前記第３絶縁層、前記第２データ保存層及び前記第４絶縁層を順次にエッチングする段階を含みうる。
また、前記第３及び第４コンタクトパッド層は、前記第２素子分離層上にまたは前記第２素子分離層にわたって延伸しうる。
【００４０】
本発明の他の実施形態によれば、前記第２段階は、前記第２基板に第２素子分離層を形成し、前記第２素子分離層間の前記第２基板にｎ型第１及び第２不純物領域を形成し、前記ｎ型第１及び第２不純物領域間に第２チャンネルを形成する段階、前記第２チャンネル上に少なくとも何れか１つのデータ保存層を備える第２ゲート積層物を形成する段階、前記第２基板上に前記第２ゲート積層物を覆う第２層間絶縁層を形成する段階及び前記第また、２層間絶縁層の表面を平坦化する段階を含みうる。
前記第２段階は、前記第２基板に第２素子分離層を形成し、前記第２素子分離層間の前記第２基板にｎ型第１及び第２不純物領域を形成し、前記ｎ型第１及び第２不純物領域間に第２チャンネルを形成する段階と、前記第２チャンネル上に少なくとも１つのデータ保存層を備える第２ゲート積層物を形成する段階と、前記第２基板上に前記第２ゲート積層物を覆う第２層間絶縁層を形成する段階と、前記第２層間絶縁層の表面を平坦化する段階と、を含んでいてもよい。
【００４１】
また、前記ボンディング後、前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１コンタクトパッド層及び第２コンタクトパッド層が各々露出される第１ビアホール及び第２ビアホールを形成する段階、前記第１ビアホール及び第２ビアホールを各々第１導電性プラグ及び第２導電性プラグで充填する段階、前記第２基板、前記第２素子分離層及び前記第２層間絶縁層よりなる積層物に前記第３コンタクトパッド層及び第４コンタクトパッド層が各々露出される第３ビアホール及び第４ビアホールを形成する段階、前記第３ビアホール及び第４ビアホールを各々第３導電性プラグ及び第４導電性プラグで充填する段階、前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる前記積層物に前記第１ゲート積層物が露出される第１ゲートビアホールを形成する段階、前記第１ゲートビアホールを第１ゲート導電性プラグで充填する段階、前記第２基板に前記第２ゲート積層物が露出される第２ゲートビアホールを形成する段階、前記第２ゲートビアホールを第２ゲート導電性プラグで充填する段階及び前記第２基板の前記第１ビアホールないし第４ビアホールの周りに各々前記第１導電性プラグないし第４導電性プラグの全面を覆う第１コンタクトパッドないし第４コンタクトパッドを形成しつつ、前記第１ゲートビアホール及び第２ゲートビアホールの周りに各々前記第１ゲート導電性プラグの全面を覆う第１及び第２ゲートパッドを形成する段階を含みうる。
【００４２】
または、前記ボンディング後、前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１コンタクトパッド層及び第２コンタクトパッド層が各々露出される第１ビアホール及び第２ビアホールを形成する段階、前記第１ビアホール及び第２ビアホールを各々第１導電性プラグ及び第２導電性プラグで充填する段階、前記第２基板及び前記素子分離層よりなる積層物に前記第３コンタクトパッド層及び第４コンタクトパッド層が各々露出される第３ビアホール及び第４ビアホールを形成する段階、前記第３ビアホール及び第４ビアホールを各々第３導電性プラグ及び第４導電性プラグで充填する段階、前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる前記積層物に前記第１ゲート積層物が露出される第１ゲートビアホールを形成する段階、前記第１ゲートビアホールを第１ゲート導電性プラグで充填する段階、前記第２基板に前記第２ゲート積層物が露出される第２ゲートビアホールを形成する段階、前記第２ゲートビアホールを第２ゲート導電性プラグで充填する段階及び前記第２基板の前記第１ビアホールないし第４ビアホールの周りに各々前記第１導電性プラグないし第４導電性プラグの全面を覆う第１コンタクトパッドないし第４コンタクトパッドを形成しつつ、前記第１ゲートビアホール及び第２ゲートビアホールの周りに各々前記第１ゲート導電性プラグの全面を覆う第１ゲートパッド及び第２ゲートパッドを形成する段階を含みうる。
【００４３】
または、前記ボンディング後、前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１コンタクトパッド層及び第２コンタクトパッド層が各々露出される第１ビアホール及び第２ビアホールを形成する段階、前記第１ビアホール及び第２ビアホールを各々第１導電性プラグ及び第２導電性プラグで充填する段階、前記第２基板に前記ｎ型第１及び第２不純物領域が各々露出される第３ビアホール及び第４ビアホールを形成する段階、前記第３ビアホール及び第４ビアホールを各々第３導電性プラグ及び第４導電性プラグで充填する段階、前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる前記積層物に前記第１ゲート積層物が露出される第１ゲートビアホールを形成する段階、前記第１ゲートビアホールを第１ゲート導電性プラグで充填する段階、前記第２基板に前記第２ゲート積層物が露出される第２ゲートビアホールを形成する段階、前記第２ゲートビアホールを第２ゲート導電性プラグで充填する段階及び前記第２基板の前記第１ビアホールないし第４ビアホールの周りに各々前記第１ないし第４導電性プラグの全面を覆う第１コンタクトパッドないし第４コンタクトパッドを形成しつつ、前記第１ゲートビアホール及び第２ゲートビアホールの周りに各々前記第１ゲート導電性プラグの全面を覆う第１ゲートパッド及び第２ゲートパッドを形成する段階を含みうる。
【００４４】
前記ｎ型第１及び第２不純物領域の形成に先立って前記第２基板の前記ｎ型第１及び第２不純物領域より深い所に前記第２基板を二分するための不純物層を形成しうる。そして、前記ボンディングに先立って前記二分のための不純物層を中心に前記第２基板の前記ｎ型第１及び第２不純物領域が形成されていない側を除去しうる。
【００４５】
前記第４技術的課題を達成するために本発明は、第１不揮発性メモリ素子、前記第１不揮発性メモリ素子と相補的関係にある第２不揮発性メモリ素子、第３不揮発性メモリ素子及び前記第３不揮発性メモリ素子と相補的関係にある第４不揮発性メモリ素子が順次に積層されているが、前記第２及び第４不揮発性メモリ素子は向かい合わせた状態で備えられていることを特徴とする論理素子を提供する。
【００４６】
前記論理素子において前記第１及び第４不揮発性メモリ素子は、同じＮ型不揮発性メモリ素子であり得、前記第２及び第３不揮発性メモリ素子は、同じＰ型不揮発性メモリ素子であり得る。
前記第１不揮発性メモリ素子は、第１素子分離層と、前記第１素子分離層の間に形成された第１及び第２不純物領域と、前記第１及び第２不純物領域の間に備えられた第１チャンネルとを備える第１基板、前記第１チャンネル上に備えられた第１ゲート積層物、前記第１及び第２不純物領域上に備えられた第１及び第２コンタクトパッド層及び前記第１及び第２コンタクトパッド層と前記第１ゲート積層物とを覆う第１層間絶縁層を含みうる。
【００４７】
前記第２不揮発性メモリ素子は、第２素子分離層と、前記第２素子分離層の間に形成された第３及び第４不純物領域と、前記第３及び第４不純物領域の間に備えられた第２チャンネルとを備える第２基板、前記第２チャンネル上に備えられた第２ゲート積層物、前記第３及び第４不純物領域上に備えられた第３及び第４コンタクトパッド層及び前記第３及び第４コンタクトパッド層と前記第２ゲート積層物とを覆い、前記第１層間絶縁層にボンディングされた第２層間絶縁層を含みうる。
【００４８】
前記第３不揮発性メモリ素子は、第３素子分離層と、前記第３素子分離層の間に形成された第５及び第６不純物領域と、前記第５及び第６不純物領域の間に備えられた第３チャンネルとを備え、前記第２基板にボンディングされた第３基板、前記第３チャンネル上に備えられた第３ゲート積層物、前記第５及び第６不純物領域上に備えられた第５及び第６コンタクトパッド層及び前記第５及び第６コンタクトパッド層と前記第３ゲート積層物を覆う第３層間絶縁層を含みうる。
【００４９】
前記第４不揮発性メモリ素子は、第４素子分離層と、前記第４素子分離層の間に形成された第７及び第８不純物領域と、前記第７及び第８不純物領域の間に備えられた第４チャンネルを備える第４基板、前記第４チャンネル上に備えられた第４ゲート積層物、前記第７及び第８不純物領域上に備えられた第７及び第８コンタクトパッド層及び前記第７及び第８コンタクトパッド層と前記第４ゲート積層物とを覆い、前記第３層間絶縁層にボンディングされた第４層間絶縁層を含みうる。
【００５０】
前記第４不揮発性メモリ素子は、第４素子分離層と、前記第４素子分離層の間に形成された第７及び第８不純物領域と、前記第７及び第８不純物領域の間に備えられた第４チャンネルを備える第４基板、前記第４チャンネル上に備えられた第４ゲート積層物及び前記第４ゲート積層物を覆い、前記第３層間絶縁層にボンディングされた第４層間絶縁層を含みうる。
【００５１】
前記第１ないし第８コンタクトパッド層は、各々に隣接した素子分離層上に延伸されうる。この際、前記第１ないし第８コンタクトパッド層中のうち、一部は隣接した素子分離層から離隔された状態で延伸されており、残りは前記素子分離層上に延伸されうる。
【００５２】
前記論理素子は、前記第１及び第２コンタクトパッド層に各々連結されるように前記第１及び第２コンタクトパッド層上の積層物に形成された第１及び第２導電性プラグ、前記第３及び第４コンタクトパッド層に各々連結されるように前記第３及び第４コンタクトパッド層上の積層物に形成された第３及び第４導電性プラグ、前記第５及び第６コンタクトパッド層に各々連結されるように前記第５及び第６コンタクトパッド層上の積層物に形成された第５及び第６導電性プラグ、前記第７及び第８コンタクトパッド層に各々連結されるように前記第７及び第８コンタクトパッド層上の積層物に形成された第７及び第８導電性プラグ、前記第１ゲート積層物に連結されるように前記第１ゲート積層物上の積層物に形成された第１ゲート導電性プラグ、前記第２ゲート積層物に連結されるように前記第２ゲート積層物上の積層物に形成された第２ゲート導電性プラグ、前記第３ゲート積層物に連結されるように前記第３ゲート積層物上の積層物に形成された第３ゲート導電性プラグ、前記第４ゲート積層物に連結されるように前記第４ゲート積層物上の積層物に形成された第４ゲート導電性プラグ、前記第１、第３及び第７導電性プラグを連結する第１コンタクトパッド、前記第４及び第６導電性プラグを連結する第２コンタクトパッド、前記第２及び第８導電性プラグを連結する第３コンタクトパッド、前記第５導電性プラグに連結された第４コンタクトパッド、前記第１及び第２ゲート導電性プラグを連結する第１ゲートコンタクトパッド及び前記第３及び第４ゲート導電性プラグを連結する第２ゲートコンタクトパッドをさらに具備しうる。この際、前記第１コンタクトパッドは、第１、第３及び第７導電性プラグを連結する代わりに、前記第１、第３、第５及び第７導電性プラグを連結することもできる。
【００５３】
前記論理素子はまた、前記第７及び第８導電性プラグを各々前記第７及び第８不純物領域に各々連結されるように前記第４基板に具備しうる。
前記第１ないし第４ゲート積層物は、順次に積層された第１絶縁層、少なくとも１つのデータ保存層、第２絶縁層及びコントロールゲートを具備しうる。
前記第１ないし第８コンタクトパッド層の延伸された長さは同一か、一部が異なりうる。この際、前記第１、第３、第５及び第７コンタクトパッド層の延伸された長さは、前記第１コンタクトパッド層から前記第７コンタクトパッド層に行くほど短い。
【００５４】
前記第１ないし第８コンタクトパッド層のうち、少なくとも一部は相異なる方向に延伸されうる。
前記第１、第３及び第５コンタクトパッド層の延伸された長さは、前記第１コンタクトパッド層から前記第５コンタクトパッド層に行くほど短い。
前記第５の技術的課題を達成するために本発明は、第１トランジスタ、前記第１トランジスタと相補的関係にある第２トランジスタよりなるＣＭＯＳＦＥＴを含む半導体装置において、前記第１及び第２トランジスタは、それぞれのゲートが対向するようにボンディングされたことを特徴とする半導体装置を提供する。
【００５５】
前記半導体装置において前記ＣＭＯＳＦＥＴは、第１半導体装置上に備えられ、前記ＣＭＯＳＦＥＴ上に第２半導体装置がさらに備えられうる。この際、前記第１半導体素子は、入出力及びコントロール素子、ＲＦ ＡＳＩＣ素子及びＡｎａｌｏｇ ＡＳＩＣ素子のうち、少なくとも何れか１つでありうる。そして、前記第２半導体素子は、中央処理装置、キャッシュメモリ、メインメモリ及びＤＳＰチップのうち、少なくとも何れか１つでありうる。
【００５６】
前記第６技術的課題を達成するために本発明は、相補的関係にある第１及び第２不揮発性メモリ素子を含むメモリ素子、前記メモリ素子から出力される電圧と第１基準電圧とを比較する第１電圧比較部、前記メモリ素子の所定範囲のスイーピング電圧を供給する第１電源部、前記第１電圧比較部から与えられる信号により動作され、前記メモリ素子の入力端に印加される電圧と第２基準電圧とを比較する第２電圧比較部、前記第２電圧比較部から出力される信号をエンコーディングするエンコーダ、前記第１電源部から前記メモリ素子に印加される前記スイーピング電圧を断続する第１断続手段、前記第１電圧比較器から与えられる信号によって前記メモリ素子と前記第２電圧比較部との間をオフにする第２断続手段、前記第１電圧比較部から与えられる信号と共に前記第１及び第２断続手段の動作を制御する制御手段、前記第１電圧比較部から与えられる信号によって前記メモリ素子に所定の電圧を印加する第２電源部及び前記第２電源部から前記メモリ素子に所定の電圧が印加されたとき、前記メモリ素子から出力される電圧と前記エンコーダから与えられる信号に対応する電圧とを比較して所定のビットデータを出力する電圧比較回路部を含むことを特徴とする不揮発性メモリ素子の読み込み動作回路を提供する。
【００５７】
前記読み込み動作回路で前記第１及び第２不揮発性メモリ素子は各々少なくとも１ビットデータが記録されるＰ型及びＮ型不揮発性メモリ素子でありうる。
前記第１電圧比較部は、第１比較器を含みうる。そして、前記第２電圧比較部は少なくとも１つの比較器を含みうる。
前記第１断続手段は、前記第１電源部と前記メモリ素子との間に備えられた第１パストランジスタでありうる。そして、前記第２断続手段は、前記メモリ素子と前記第２電圧比較部との間に備えられた第２パストランジスタでありうる。
【００５８】
前記制御手段は、前記第１及び第２断続手段に前記第１電圧比較器から与えられる信号を反転させて印加するインバータでありうる。
前記第２電源部は、前記メモリ素子に０Ｖを印加する、接地されたトランジスタを含みうる。
【００５９】
前記第６の技術的課題を達成するために本発明は、相補的関係にある第１及び第２不揮発性メモリ素子を含むメモリ素子、前記メモリ素子から出力される電圧と第１基準電圧とを比較する第１電圧比較部、前記メモリ素子の所定範囲のスイーピング電圧を供給する第１電源部、前記第１電圧比較部から与えられる信号により動作され、前記メモリ素子の入力端に印加される電圧と第２基準電圧とを比較する第２電圧比較部、前記第２電圧比較部から出力される信号をエンコーディングする第１エンコーダ、前記第１電源部から前記メモリ素子に印加される前記スイーピング電圧を断続する第１断続手段、前記第１電圧比較器から与えられる信号によって前記メモリ素子と前記第２電圧比較部との間をオフにする第２断続手段、前記第１電圧比較部から与えられる信号と共に前記第１及び第２断続手段の動作を制御する制御手段、前記第１電圧比較部から与えられる信号によって前記メモリ素子に所定の電圧を印加する第２電源部、前記第２電源部から前記メモリ素子に所定の電圧が印加されつつ動作が開始され、この際、前記メモリ素子から出力される電圧と第３基準電圧とを比較する第３電圧比較部、前記第３電圧比較部から出力される信号をエンコーディングする第２エンコーダ及び前記第１及び第２エンコーダから与えられる信号をエンコーディングして所定のビットデータを出力する第３エンコーダを含むことを特徴とする不揮発性メモリ素子の読み込み動作回路を提供する。
【００６０】
ここで、前記第３電圧比較部は、少なくとも何れか１つの比較器を含むことができ、望ましくは、前記第２電圧比較部と第３電圧比較部は、同数の比較器を含みうる。
前述したように、本発明のメモリ素子は立体的に積層されたＰ型不揮発性メモリ素子とＮ型不揮発性メモリ素子とを含む不揮発性ＣＭＯＳメモリ素子であり、前記両不揮発性メモリ素子を各々に適した基板に別途に形成した後、両基板をボンディングしたものである。
【００６１】
従って、本発明を利用すれば、モビリティを向上させ、前記両不揮発性メモリ素子を１つの基板に構成するときに必要であったウェル工程を省略できて工程数を減らし、平面配置に比べて集積度を高めうる。
また、単位メモリセルが不揮発性ＰＭＯＳ及びＮＭＯＳメモリを含むＣＭＯＳメモリであるために、セル当り少なくとも２ビットを保存でき、１つのチップにＣＭＯＳメモリとＣＭＯＳロジックとを共に構成しうる。
【００６２】
また、不揮発性ＰＭＯＳメモリとＮＭＯＳメモリとの相補作用を用いた出力電圧検出方式を用いてデータを読込むために、ビットスケールアップの限界を克服しうる。
また、読み込み動作で不揮発性ＰＭＯＳメモリとＮＭＯＳメモリのうち、何れか１つのデータ状態を読み込んだ後、他の１つのメモリのデータ状態は、二メモリの相補関係曲線を用いて読込めるため、読み込み段階を減らしうる。
【００６３】
また、書き込み及び消去動作がブロック単位でなく、セル単位よりなりうるので、該当動作の速度を向上させ、かつ消費電力も減らしうる。
【発明の効果】
【００６４】
本発明のメモリ素子を利用すれば、モビリティを向上させることができ、前記２つの不揮発性メモリ素子を１つの基板に構成するとき、必要であったウェル工程を省略できるので工程を減らし、両不揮発性メモリ素子を平面の相異なる位置に備えるときより集積度を高めうる。
また、単位メモリセルが不揮発性ＰＭＯＳ及びＮＭＯＳメモリを含むＣＭＯＳメモリであるために、セル当り少なくとも２ビットを保存でき、１つのチップにＣＭＯＳメモリとＣＭＯＳロジックとを共に構成しうる。
【００６５】
また、不揮発性ＰＭＯＳメモリとＮＭＯＳメモリの相補作用を用いた出力電圧検出方式を用いてデータを読込むために、ビットスケールアップの限界を克服しうる。
また、読み込み動作で不揮発性ＰＭＯＳメモリとＮＭＯＳメモリのうち、何れか１つのデータ状態を読み込んだ後、他の１つのメモリのデータ状態は両メモリの相補関係曲線を用いて読み込めるので、読み込み段階を減らしうる。
【００６６】
また、書き込み及び消去動作がブロック単位でなくセル単位よりなるので、該当動作の速度を向上させ、消費電力も減らしうる。
【発明を実施するための最良の形態】
【００６７】
以下、本発明の実施形態による相補型不揮発性メモリ素子、その動作方法、その製造方法及びそれを含む論理素子、並びに半導体装置とその読み込み動作回路を、添付した図面を参照して詳細に説明する。この過程で図面に示された層や領域の厚さは明細書の明確性のために誇張して図示した。
まず、本発明の第１実施形態による相補型不揮発性メモリ素子（以下、第１メモリ素子）について説明する。
【００６８】
（第１実施形態）
図１を参照すれば、第１メモリ素子は、垂直に順次に積層された第１不揮発性メモリ素子Ｍ１と第２不揮発性メモリ素子Ｍ２とを含む。第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２は、ボンディングされている。第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２は、ゲート積層物にマルチビットデータを保存できる貯蔵手段を備えている。第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２は、各々データ保存機能とスイッチング機能を有するＰ型及びＮ型トランジスタ、例えば、Ｐ型及びＮ型ＳＯＮＯＳメモリ素子でありうる。第１不揮発性メモリ素子Ｍ１は、第１基板１０を含む。第１基板１０上に絶縁層１１が存在する。絶縁層１１上に離隔された浅いトレンチ型素子分離層ＳＴＩ１２が存在する。そして、素子分離層１２間の絶縁層１１上に半導体基板１３が存在する。半導体基板１３は、第１及び第２不純物領域１０ｓ、１０ｄとチャンネル領域１０ｃとを含む。第１及び第２不純物領域１０ｓ、１０ｄには、ｐ型導電性不純物がドーピングされている。第１及び第２不純物領域１０ｓ、１０ｄは、各々ソース領域またはドレイン領域になりうる。すなわち、第１不純物領域１０ｓがソース領域である場合、第２不純物領域１０ｄはドレイン領域であり、その反対の場合もある。チャンネル領域１０ｃは、第１及び第２不純物領域１０ｓ、１０ｄ間に備えられている。半導体基板１３は、所定の結晶方向、例えば＜１００＞方向のｎ型半導体基板でありうる。チャンネル領域１０ｃ上に第１ゲート積層物Ｇ１１が備えられている。第１ゲート積層物Ｇ１１は、第１絶縁層１７、外部から印加される電圧によってキャリア、例えば、電子のトラップ密度が変わるデータ保存層１８、第２絶縁層１９及びコントロールゲート２０が順次に積層されたものである。第１絶縁層１７は、トンネリング層であって、例えば、シリコン酸化物（ＳｉＯ2）層でありうる。データ保存層１８は、第１絶縁層１７をトンネリングする電子をトラップするための物質層であって、外部から印加される電圧によってデータ保存層１８にトラップされる電子の数は変わる。これは、データ保存層１８の状態が外部から印加される電圧によって変わることを意味する。データ保存層１８がなんらかの状態にあるときは、データ保存層１８にビットデータが記録されたと見なされる。したがって外部から印加される電圧を調整することによって、データ保存層１８に０または１のような一桁のビットデータはもとより、二桁以上のマルチビットデータ、例えば、１１，１０，０１，００，１１１，…，００１，０００，１１１１，…，０００１または００００を記録しうる。データ保存層１８は、シリコン窒化物（ＳｉＮ）層でありうる。第２絶縁層１９は、第１絶縁層１７のような物質層であることが望ましいが、他の物質層でありうる。外部電圧が印加されるコントロールゲート２０はポリシリコンゲートでありうる。第１コンタクトパッド層Ｐ１が第１不純物領域１０ｓ上に存在する。第１コンタクトパッド層Ｐ１は、第１不純物領域１０ｓに隣接した素子分離層１２上に延伸されている。そして、第２不純物領域１０ｄ上に第２コンタクトパッド層Ｐ２が存在する。第２コンタクトパッド層Ｐ２は、第２不純物領域１０ｄに隣接した素子分離層１２上に延伸されている。第１及び第２コンタクトパッド層Ｐ１、Ｐ２の延伸された長さは同じであることが望ましい。但し、第１及び第２コンタクトパッド層Ｐ１、Ｐ２は、後述する第２メモリ素子Ｍ２の第１及び第２不純物領域３０ｓ、３０ｄに各々連結された第３及び第４コンタクトパッド層Ｐ３、Ｐ４より長く延伸されたことが望ましい。第１ゲート積層物Ｇ１１と第１及び第２コンタクトパッド層Ｐ１、Ｐ２は、第３絶縁層１６で覆われている。第３絶縁層１６は、第１及び第２絶縁層１７、１９のような物質よりなることが望ましいが、異なる絶縁物質であってもよい。
【００６９】
第２不揮発性メモリ素子Ｍ２は、向かい合わせた状態で第１不揮発性メモリ素子Ｍ１にボンディングされている。しかし、第２不揮発性メモリ素子Ｍ２についての説明は便宜上、第２不揮発性メモリ素子Ｍ２が向かい合った状態でないと仮定して説明する。すなわち、図１において第１不揮発性メモリ素子Ｍ１の絶縁層１１上に備えられた要素に対応する第２不揮発性メモリ素子Ｍ２の要素は、絶縁層３２の下に備えられたものと図示されているが、下記説明で第２不揮発性メモリ素子Ｍ２の要素は、絶縁層３２上に備えられたものと仮定する。このような仮定は後述する第２ないし第６実施形態にも適用する。
【００７０】
具体的に、第２不揮発性メモリ素子Ｍ２は絶縁層３２上に離隔された浅いトレンチ素子分離層２２を備える。素子分離層２２間の絶縁層３２は半導体基板で覆われている。前記半導体基板は、所定の結晶方向を有する基板、例えば、＜１１０＞方向のｐ型基板であることが望ましい。前記半導体基板は、第１及び第２不純物領域３０ｓ、３０ｄとチャンネル３０ｃとを含む。チャンネル３０ｃは、第１及び第２不純物領域３０ｓ、３０ｄの間に備えられている。第１及び第２不純物領域３０ｓ、３０ｄには、ｎ型導電性不純物がドーピングされている。このような第１及び第２不純物領域３０ｓ、３０ｄは、各々ソース領域またはドレイン領域でありうる。チャンネル領域３０ｃ上に第２ゲート積層物Ｇ２２が存在する。第２ゲート積層物Ｇ２２は、第１ゲート積層物Ｇ１１と垂直に並んで備えられていることが望ましい。第２ゲート積層物Ｇ２２は、第１絶縁層２９、データ保存層２８、第２絶縁層２５及びコントロールゲート２４が順次に積層されたものである。第２ゲート積層物Ｇ２２で第１及び第２絶縁層２９、２５は、シリコン酸化物（ＳｉＯ2）層であることが望ましいが、他の絶縁層でありうる。コントロールゲート２４とデータ保存層２８は、第１不揮発性メモリ素子Ｍ１のコントロールゲート２０とデータ保存層１８と同じ物質であることが望ましいが、異なる物質でありうる。第２不純物領域３０ｄ上に第３コンタクトパッド層Ｐ３が形成されており、第１不純物領域３０ｓ上に第４コンタクトパッド層Ｐ４が形成されている。第１及び第２コンタクトパッド層Ｐ１、Ｐ２は、各々隣接した素子分離層２２上に所定の長さだけ延伸されている。前述したように第２不揮発性メモリ素子Ｍ２の第３及び第４コンタクトパッド層Ｐ３、Ｐ４の延伸された長さは、第１不揮発性メモリ素子Ｍ１の第１及び第２コンタクトパッド層Ｐ１、Ｐ２の延伸された長さより短い。この場合は第２不揮発性メモリ素子Ｍ２の第３及び第４コンタクトパッド層Ｐ３、Ｐ４と第１不揮発性メモリ素子Ｍ１の第１及び第２コンタクトパッド層Ｐ１、Ｐ２が何れも同一垂直面に積層された場合である。したがって、第２不揮発性メモリ素子Ｍ２の第３及び第４コンタクトパッド層Ｐ３、Ｐ４と第１不揮発性メモリ素子Ｍ１の第１及び第２コンタクトパッド層Ｐ１、Ｐ２が相異なる垂直面に存在するように形成された場合、第３及び第４コンタクトパッド層Ｐ３、Ｐ４と第１及び第２コンタクトパッド層Ｐ１、Ｐ２の延伸された長さは同一であり得る。第２不揮発性メモリ素子Ｍ２の第３及び第４コンタクトパッド層Ｐ３、Ｐ４と第２ゲート積層物Ｇ２２は、第３絶縁層２６で覆われている。第３絶縁層２６は、例えば、ＳｉＯ2層でありうる。
【００７１】
一方、第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２の第３絶縁層１６、２６、第２不揮発性メモリ素子Ｍ２の素子分離層２２及び絶縁層３２を含む積層物に第１不揮発性メモリ素子Ｍ１の第１コンタクトパッド層Ｐ１が露出される第１ビアホールＨ１と第２コンタクトパッド層Ｐ２が露出される第２ビアホールＨ２が存在する。第１及び第２ビアホールＨ１、Ｈ２は、各々第１及び第２導電性プラグＰＬ１、ＰＬ２で充填されている。第１及び第２導電性プラグＰＬ１、ＰＬ２は同じ物質であることが望ましいが、異なる物質である場合もある。
【００７２】
また、第２不揮発性メモリ素子Ｍ２の第３絶縁層２６、素子分離層２２及び絶縁層３２を含む積層物に第３コンタクトパッド層Ｐ３が露出される第３ビアホールＨ３と第４コンタクトパッド層Ｐ４とが露出される第４ビアホールＨ４が形成されている。第３及び第４ビアホールＨ３、Ｈ４は、各々第３及び第４導電性プラグＰＬ３、ＰＬ４で充填されている。第３及び第４導電性プラグＰＬ３、ＰＬ４は同じ物質であることが望ましいが、異なる場合もある。
【００７３】
一方、第１ないし第４ビアホールＨ１、Ｈ２、Ｈ３、Ｈ４が形成された垂直面とは異なる垂直面に形成されたために、図１に示されていないが、第１不揮発性メモリ素子Ｍ１の第３絶縁層１６、第２不揮発性メモリ素子Ｍ２の第３絶縁層２６及び絶縁層３２を含む積層物に第１ゲート積層物Ｇ１１のコントロールゲート２０が露出されるビアホール（以下、第１ゲートビアホール）が形成されている。そして、第２不揮発性メモリ素子Ｍ２の第３絶縁層２６及び絶縁層３２を含む積層物に第２ゲート積層物Ｇ２２のコントロールゲート２４が露出されるビアホール（以下、第２ゲートビアホール）が形成されている。前記第１及び第２ゲートビアホールは、各々導電性プラグで充填されている。第２不揮発性メモリ素子Ｍ２の絶縁層３２の底面（図１の通り、第２不揮発性メモリ素子Ｍ２が向かい合った状態では上面となる）に第１ないし第４導電性プラグＰＬ１、ＰＬ２、ＰＬ３、ＰＬ４に各々連結されたコンタクトパッドＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４が存在する。また、絶縁層３２の底面には前記第１及び第２ゲートビアホールを充填した導電性プラグに各々連結された第１及び第２ゲートコンタクトパッドＧＰ１、ＧＰ２が存在する。第１及び第２ゲートコンタクトパッドＧＰ１、ＧＰ２は必要によって１つで連結しうる。これにより、第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２は、共通ゲートを有する。この場合、コンタクトパッドＣＰ２、ＣＰ４が１つで連結されるか、コンタクトパッドＣＰ１、ＣＰ３が１つで連結されうる。
【００７４】
（第２実施形態）
本発明の第２実施形態による不揮発性メモリ素子（以下、第２メモリ素子）は、前記第１メモリ素子で第２不揮発性メモリ素子Ｍ２の代わりに、第３不揮発性メモリ素子が備えられた点にその特徴がある。そして、前記第３不揮発性メモリ素子に含まれた部材のうち、第２不揮発性メモリ素子Ｍ２に含まれた部材と同じ部材については第２不揮発性メモリ素子Ｍ２に含まれた部材に使われた参照番号と符号とをそのまま使用する。また、第１不揮発性メモリ素子Ｍ１についての詳細な説明は図２では省略する。
【００７５】
図２を参照すれば、第３不揮発性メモリ素子Ｍ２２は、絶縁層３２、絶縁層３２上に形成された半導体基板、前記半導体基板上に備えられた第２ゲート積層物Ｇ２２を含む。前記半導体基板は浅いトレンチ型素子分離層２２で取り囲まれている。前記半導体基板は、第１及び第２不純物領域３０ｄ、３０ｓとチャンネル３０ｃを含む。第２ゲート積層物Ｇ２２は、チャンネル３０ｃ上に存在する。第２ゲート積層物Ｇ２２は、第３絶縁層２６で覆われている。そして、第３絶縁層２６、素子分離層２２及び絶縁層３２を貫通して第１不揮発性メモリ素子Ｍ１の第１及び第２コンタクトパッド層Ｐ１、Ｐ２が各々露出される第１及び第２ビアホールＨ１、Ｈ２が形成されており、第１及び第２ビアホールＨ１、Ｈ２は各々第１及び第２導電性プラグＰＬ１、ＰＬ２で充填されている。また、絶縁層３２に第１及び２不純物領域３０ｄ、３０ｓが各々露出される第３及び第４ビアホールＨ３３、Ｈ４４が形成されている。第３及び第４ビアホールＨ３３、Ｈ４４は、各々第３及び第４導電性プラグＰＬ３３、ＰＬ４４で充填されている。このような絶縁層３２の底面（図２の場合は上面）に第３導電性プラグＰＬ３３に連結されたコンタクトパッドＣＰ３３と第４導電性プラグＰＬ４４に連結されたコンタクトパッドＣＰ４４が備えられている。また、第１導電性プラグＰＬ１を覆うコンタクトパッドＣＰ１と第２導電性プラグＰＬ２を覆うコンタクトパッドＣＰ２も備えられている。また、絶縁層３２の底面に第１及び第２ゲートコンタクトパッドＧＰ１、ＧＰ２も存在する。
【００７６】
（第３実施形態）
前述した第１実施形態によるメモリ素子と異なる部分についてのみ説明する。後述する第４ないし第６実施形態によるメモリ素子も同じである。
図３を参照すれば、本発明の第３実施形態による不揮発性メモリ素子（以下、第３メモリ素子）は順次に積層された第１及び第２不揮発性メモリ素子Ｍ１１、Ｍ２２２を含む。第１及び第２不揮発性メモリ素子Ｍ１１、Ｍ２２２はボンディングされている。
【００７７】
第１不揮発性メモリ素子Ｍ１１の第１及び第２コンタクトパッド層Ｐ１１、Ｐ２２は前記第１メモリ素子の第１不揮発性メモリ素子Ｍ１（図１参照）の第１及び第２コンタクトパッド層Ｐ１、Ｐ２と異なる形に形成されている。そして、第２不揮発性メモリ素子Ｍ２２２の第１及び第２コンタクトパッド層Ｐ３３、Ｐ４４も第１メモリ素子の第２不揮発性メモリ素子Ｍ２の第１及び第２コンタクトパッド層Ｐ３、Ｐ４（図１参照）と異なる形に形成されている。
【００７８】
具体的に、前記第１メモリ素子の第１不揮発性メモリ素子Ｍ１の第１及び第２コンタクトパッド層Ｐ１、Ｐ２は隣接した素子分離層１２と離隔して延伸され（図１参照）、一方、第１不揮発性メモリ素子Ｍ１１は、図３に示されたように素子分離層１２上に延伸されている。そして、第２不揮発性メモリ素子Ｍ２２２の第３及び第４コンタクトパッド層Ｐ３３、Ｐ４４も隣接した素子分離層２２上に延伸されている。第１不揮発性メモリ素子Ｍ１１の第１及び第２コンタクトパッド層Ｐ１１、Ｐ２２の延伸された長さは同じであることが望ましいが、コンタクト位置によって異なり得る。また、第２不揮発性メモリ素子Ｍ２２２の第３及び第４コンタクトパッド層Ｐ３３、Ｐ４４の延伸された長さも同じであることが望ましいが、コンタクト位置によって異なり得る。
【００７９】
一方、第１不揮発性メモリ素子Ｍ１１の第１及び第２コンタクトパッド層Ｐ１１、Ｐ２２と第２不揮発性メモリ素子Ｍ２２２の第３及び第４コンタクトパッド層Ｐ３３、Ｐ４４が、図３のように同一垂直面に備えられた場合、第１及び第２コンタクトパッド層Ｐ１１、Ｐ２２の素子分離層１２上に延伸された長さと第３及び第４コンタクトパッド層Ｐ３３、Ｐ４４の素子分離層２２上に延伸された長さは、図３に示すように相異なることが望ましい。
【００８０】
しかし、第１及び第２コンタクトパッド層Ｐ１１、Ｐ２２と第３及び第４コンタクトパッド層Ｐ３３、Ｐ４４が、同一垂直面に備えられていない場合もあり得る。例えば、平面視、第１及び第２コンタクトパッド層Ｐ１１、Ｐ２２は横方向に備えられ、第３及び第４コンタクトパッド層Ｐ３３、Ｐ４４は縦方向に備わる場合、各コンタクトパッド層Ｐ１１とＰ３３、Ｐ２２とＰ４４は、相異なる垂直面に備えられうる。このように第１及び第３コンタクトパッド層Ｐ１１、Ｐ３３と第２及び第４コンタクトパッド層Ｐ２２、Ｐ４４が各々オーバーラップされないように備えられた場合、第１コンタクトパッド層Ｐ１１が露出される第１ビアホールＨ１１を形成する工程で第１ビアホールＨ１１が形成される経路上に第３コンタクトパッド層Ｐ３３が存在しないために、第１コンタクトパッド層Ｐ１１の素子分離層１２上に延伸された長さは任意に決めることができる。同じ理由で第２コンタクトパッド層２２の素子分離層１２上に延伸された長さも任意に定めることができる。したがって、第１及び／または第２コンタクトパッド層Ｐ１１、Ｐ２２の素子分離層１２上に延伸された長さは、図３に示すように第３及び／または第４コンタクトパッド層Ｐ３３、Ｐ４４の素子分離層２２上に延伸された長さより長いか、同一か、あるいは短い。
【００８１】
さらに一方、コンタクトパッドＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４と第１及び第２ゲートコンタクトパッドＧＰ１、ＧＰ２は、第１及び第２不揮発性メモリ素子Ｍ１１、Ｍ２２２のボンディング境界面に備わることもある。この場合、第１コンタクトパッド層Ｐ１１が露出される第１ビアホールＨ１１と第２コンタクトパッド層Ｐ２２が露出される第２ビアホールＨ２２は、第１不揮発性メモリ素子Ｍ１１の第３絶縁層１６にのみ形成される。したがって第１ないし第４コンタクトパッド層Ｐ１１、Ｐ２２、Ｐ３３、Ｐ４４が同一垂直面に備えられても、第１及び第２ビアホールＨ１１、Ｈ２２を形成する過程で第３及び第４コンタクトパッド層Ｐ３３、Ｐ４４は、素子分離層２２上に延伸された自身の長さに関係なく影響を受けない。したがって、コンタクトパッドＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４と第１及び第２ゲートコンタクトパッドＧＰ１、ＧＰ２とが、第１及び第２不揮発性メモリ素子Ｍ１１、Ｍ２２２のボンディング境界面に備えられた場合にも、第１及び第２コンタクトパッド層Ｐ１１、Ｐ２２の素子分離層１２上に延伸された長さは任意に定めることができる。
【００８２】
（第４実施形態）
図４に示すように、本発明の第４実施形態による不揮発性メモリ素子（以下、第４メモリ素子）は、前述した第２メモリ素子の特徴と前述した第３メモリ素子の特徴とを結合したものである。
【００８３】
図４を参照すれば、前記第４メモリ素子は、図３に示す前記第３メモリ素子の第１不揮発性メモリ素子Ｍ１１と図２に示す前記第２メモリ素子の第２不揮発性メモリ素子Ｍ２２とを含む。各不揮発性メモリ素子Ｍ１１、Ｍ２２については、前記第２及び第３メモリ素子の説明で詳述したので、その詳細な説明は省略する。第１不揮発性メモリ素子Ｍ１１と第２不揮発性メモリ素子Ｍ２２は、順次に積層されてボンディングされている。この場合にコンタクトパッドＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４と第１及び第２ゲートコンタクトパッドＧＰ１、ＧＰ２は、第１及び第２不揮発性メモリ素子Ｍ１１、Ｍ２２のボンディング境界面に備えられうる。
【００８４】
（第５実施形態）
図５を参照すれば、本発明の第５実施形態による不揮発性メモリ素子（以下、第５メモリ素子）は、第１及び第２不揮発性メモリ素子Ｍ１２、Ｍ２１を含む。第１及び第２不揮発性メモリ素子Ｍ１２、Ｍ２１は順次に積層されてボンディングされている。第１不揮発性メモリ素子Ｍ１２の第３絶縁層１６に第１コンタクトパッド層Ｐ１が露出される第１ビアホールＨ１２と第２コンタクトパッド層Ｐ２とが露出される第２ビアホールＨ２１が形成されている。第１及び第２ビアホールＨ１２、Ｈ２１は、各々第１及び第２導電性プラグＰ１２、Ｐ２１で充填されている。第１及び第２導電性プラグＰ１２、Ｐ２１は、各々第３及び第４コンタクトパッド層３４、３６で覆われている。第３及び第４コンタクトパッド層３４、３６は、各々第１及び第２導電性プラグＰ１２、Ｐ２１周りの第３絶縁層１６上に延伸されている。第１不揮発性メモリ素子Ｍ１２と第２不揮発性メモリ素子Ｍ２１は、それぞれの第３絶縁層１６、２６を通じてボンディングされている。したがって、第１不揮発性メモリ素子Ｍ１２と第２不揮発性メモリ素子Ｍ２１の第３絶縁層１６、２６のボンディング面は、高い平坦度を保持せねばならない。したがって、第３及び第４コンタクトパッド層３４、３６は、絶縁層１６上に備えられたものより、第３及び第４コンタクトパッド層３４、３６の上面が絶縁層１６の上面と同じ高さになるように備えられていることが望ましい。第３及び第４コンタクトパッド層３４、３６が絶縁層上に備えられた場合、平坦化のために第３絶縁層１６上に第３及び第４コンタクトパッド層３４、３６を覆う絶縁層がさらに備えられうる。第１不揮発性メモリ素子Ｍ１２の残りの構成は、前記第１メモリ素子の第１不揮発性メモリ素子Ｍ１（図１参照）の構成と同一でありえる。第２不揮発性メモリ素子Ｍ２１は、絶縁層３２の底面にコンタクトパッドＣＰ５、ＣＰ６を備える。コンタクトパッドＣＰ５、ＣＰ６は、各々第１不揮発性メモリ素子Ｍ１２の第３及び第４コンタクトパッド層３４、３６に連結される。コンタクトパッドＣＰ５、ＣＰ６と第３及び第４コンタクトパッド層３４、３６は、導電性プラグで連結されるが、前記導電性プラグは、図５に示す垂直面と異なる垂直面に形成されたビアホールを充填する。したがって、前記導電性プラグは、図５に示されていない。しかし、コンタクトパッドＣＰ５、ＣＰ６と第３及び第４コンタクトパッド層３４、３６とを連結するための前記導電性プラグは点線で示すように第１及び第２導電性プラグＰ１２、Ｐ２１と同じ垂直面に備わることもある。第２不揮発性メモリ素子Ｍ２１の残りの構成は、前記第１メモリ素子の第２不揮発性メモリ素子Ｍ２の構成と同一であり得る。
【００８５】
（第６実施形態）
本発明の第６実施形態による不揮発性メモリ素子（以下、第６メモリ素子）は共通のゲートを備える場合である。
【００８６】
図６を参照すれば、第１半導体基板１０上に絶縁層１１が存在し、絶縁層１１上に素子分離層１２が存在する。素子分離層１２の間の絶縁層１１上に第１及び第２不純物領域１０ｓ、１０ｄとチャンネル１０ｃとを含む半導体基板が存在する。チャンネル１０ｃ上に第３ゲート積層物Ｇ３３が存在する。第３ゲート積層物Ｇ３３は順次に積層された第１絶縁層１７、データ保存層１８、第２絶縁層１９、コントロールゲートＣＧ、他の第２絶縁層２５、データ保存層２８及び他の第１絶縁層２９を含む。第３ゲート積層物Ｇ３３は第１不揮発性メモリ素子Ｍ１の第１ゲート積層物Ｇ１１と第２不揮発性メモリ素子Ｍ２の第２ゲート積層物Ｇ２２をボンディングしたものである。したがって、第３ゲート積層物Ｇ３３のコントロールゲートＣＧは、第１ゲート積層物Ｇ１１のコントロールゲート２０と第２ゲート積層物Ｇ２２のコントロールゲート２４がボンディングされたものと見なし得る。コントロールゲート２０、２４が何れも同一物質よりなるものと見なして、図６には単一層として図示した。第３ゲート積層物Ｇ３３の周りの半導体基板と素子分離層１２は、層間絶縁層３３で覆われている。層間絶縁層３３は、第３ゲート積層物Ｇ３３と同じ高さに形成されている。層間絶縁層３３に一端が第１不純物領域１０ｓに連結された第１コンタクトパッド層Ｐ１が存在し、一端が第２不純物領域１０ｄに連結された第２コンタクトパッド層Ｐ２が存在する。層間絶縁層３３上に素子分離層２２が存在する。素子分離層２２間の層間絶縁層３３上に第３ゲート積層物Ｇ３３を覆う半導体基板が存在する。前記半導体基板は、チャンネル３０ｃを備え、その両側に第１及び第２不純物領域３０ｄ、３０ｓを備える。この際、チャンネル３０ｃは、第３ゲート積層物Ｇ３３上に備えられていることが望ましい。層間絶縁層３３の上層部に一端が第１不純物領域３０ｄに連結された第３コンタクトパッド層Ｐ３が存在し、一端が第２不純物領域３０ｓに連結された第４コンタクトパッド層Ｐ４が存在する。第３及び第４コンタクトパッド層Ｐ３、Ｐ４が第１及び第２コンタクトパッド層Ｐ１、Ｐ２と同じ垂直面に備えられた場合、前述したように第３及び第４コンタクトパッド層Ｐ３、Ｐ４の素子分離層２２側に延伸された長さは、第１及び第２コンタクトパッド層Ｐ１、Ｐ２の素子分離層１２側に延伸された長さより短いことが望ましい。
【００８７】
しかし、第３及び第４コンタクトパッド層Ｐ３、Ｐ４と第１及び第２コンタクトパッド層Ｐ１、Ｐ２とが相異なる垂直面に備えられた場合、前述したように第３及び第４コンタクトパッド層Ｐ３、Ｐ４と第１及び第２コンタクトパッド層Ｐ１、Ｐ２の延伸された長さは、任意に定めることができる。
【００８８】
次いで、素子分離層２２と前記半導体基板は、何れも絶縁層３２で覆われている。絶縁層３２、素子分離層２２及び層間絶縁層３３を含む積層物に第１コンタクトパッド層Ｐ１が露出される第１ビアホールＨ１’と第２コンタクトパッド層Ｐ２が露出される第２ビアホールＨ２’とが形成されている。第１及び第２ビアホールＨ１’、Ｈ２’は、各々第１及び第２導電性プラグＰＬ１’、ＰＬ２’で充填されている。そして、絶縁層３２と素子分離層２２と層間絶縁層３３の一部を含む積層物に第３コンタクトパッド層Ｐ３が露出される第３ビアホールＨ３’と第４コンタクトパッド層Ｐ４が露出される第４ビアホールＨ４’が形成されている。第３及び第４ビアホールＨ３’、Ｈ４’は、各々第３及び第４導電性プラグＰＬ３’、ＰＬ４’で充填されている。また、第１ないし第４ビアホールＨ１’、Ｈ２’、Ｈ３’、Ｈ４’が形成された垂直面と他の垂直面に第３ゲート積層物Ｇ３３のコントロールゲートＣＧが露出されるビアホールが形成されており、前記ビアホールには導電性プラグが充填されている。
【００８９】
絶縁層３２上に第１導電性プラグＰＬ１’を覆う第１コンタクトパッドＣＰ１’、第２導電性プラグＰＬ２’を覆う第２コンタクトパッドＣＰ２’、第３導電性プラグＰＬ３’を覆う第３コンタクトパッドＣＰ３’及び第４導電性プラグＰＬ４’を覆う第４コンタクトパッドＣＰ４’が存在する。絶縁層３２上にはまたゲートコンタクトパッドＧＰ３が存在する。ゲートコンタクトパッドＧＰ３は、第３ゲート積層物Ｇ３３のコントロールゲートＣＧが露出される前記ビアホールに充填された前記導電性プラグの露出された全面を覆う。
【００９０】
前記第６メモリ素子の場合、第１及び第３コンタクトパッドＣＰ１’、ＣＰ３’が一体に連結されるか、第２及び第４コンタクトパッドＣＰ２’、ＣＰ４が一体に連結されうる。
図７は、図１ないし図５に示す前記第１ないし第５メモリ素子のうち、何れか１つの等価回路を示す。
【００９１】
図７において、参照符号Ｖｇｎは、第２不揮発性メモリ素子Ｍ２のコントロールゲート２４に印加される電圧を表す。そして、Ｖｇｐは、第１不揮発性メモリ素子Ｍ１のコントロールゲート２０に印加される電圧を表す。また、ＶｐｓとＶｎｓは、各々第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２の第１及び第２不純物領域１０ｓ、３０ｓに印加される電圧を表す。また、ＶｐｄとＶｎｄは、各々第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２の第２及び第１不純物領域１０ｄ、３０ｄに印加される電圧を表す。
【００９２】
前記第１及び第２メモリ素子は、Ｐ型不揮発性メモリ素子とＮ型不揮発性メモリ素子とを垂直にボンディングしたものであるために、それらを水平に構成するときより集積度及びモビリティを高めうる。
また、Ｐ型及びＮ型不揮発性メモリ素子を水平に構成する場合、１基板に相異なるウェルを形成せねばならず、一方、前記第１ないし第６メモリ素子は、Ｐ型及びＮ型不揮発性メモリ素子を各々別途の基板に形成してボンディングしたものであるために、１基板に相異なるウェルを形成する必要がなく、よってウェルの形成工程を省略しうる。
【００９３】
次いで、前述した本発明の実施形態によるメモリ素子の動作方法を説明する。前記動作方法は、前記第１メモリ素子の動作方法を例として説明する。
前記第１メモリ素子の動作、すなわち、書き込み（ｗｒｉｔｅ）、消去（ｅｒａｓｅ）及び読み込み（ｒｅａｄ）動作は、図８に示す前記第１メモリ素子の等価回路を用いて説明する。
図８において、参照符号Ｖ１及びＶ２は、各々Ｐ型不揮発性メモリ素子Ｐ−ＮＶＭの第１不揮発性メモリ素子Ｍ１の第１不純物領域１０ｓ及び第１ゲート積層物Ｇ１１に印加される第１及び第２電圧を表す。そして、Ｖ４及びＶ５は、各々Ｎ型不揮発性メモリ素子Ｎ−ＮＶＭである第２不揮発性メモリ素子Ｍ２の第２ゲート積層物Ｇ２２と第２不純物領域３０ｓに印加される第４及び第５電圧を表す。また、参照符号Ｖ３は、第１不揮発性メモリ素子Ｍ１の第２不純物領域１０ｄと第２不揮発性メモリ素子Ｍ２の第１不純物領域３０ｄに印加される第３電圧を表す。
【００９４】
＜書き込み＞
ＣＨＥＩ（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ）方法を用いた書き込み動作を説明する。
第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２何れにもデータを書き込む場合（以下、第１の場合）を先に説明する。
【００９５】
図９を参照すれば、前記第１の場合は、第１及び第２電圧Ｖ１、Ｖ２として所定の電圧、例えば、−５Ｖを印加する。そして、第４及び第５電圧Ｖ４、Ｖ５として所定の電圧、例えば、５Ｖを印加し、第３電圧Ｖ３として第１不揮発性メモリ素子Ｍ１の第２不純物領域１０ｄと第２不揮発性メモリ素子Ｍ２の第１不純物領域３０ｄに０Ｖを印加する。このような電圧印加で第１不揮発性メモリ素子Ｍ１のデータ保存層１８にホールがトラップされ、第２不揮発性メモリ素子Ｍ２のデータ保存層２８に電子がトラップされる。このような結果で第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２のスレショルド電圧は高まる。すなわち、第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２のスレショルド電圧曲線はシフトされる。
【００９６】
次いで、第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２のうち、何れか一方にのみデータを書き込む場合（以下、第２の場合）について説明する。
図１０は、図１ないし図５に示す不揮発性メモリ素子のＮ型不揮発性メモリ素子にのみデータを書き込む場合を表した等価回路図である。
図１０を参照して、第２不揮発性メモリ素子Ｍ２にだけデータを書き込む場合は、第１ないし第３電圧Ｖ１、Ｖ２、Ｖ３を何れも０Ｖに保持し、第４及び第５電圧Ｖ４、Ｖ５として、所定の電圧、例えば、５Ｖを印加する。
【００９７】
このような電圧印加によって、第１不揮発性メモリ素子Ｍ１のデータ保存層１８に記録されたデータはそのまま保持され、第２不揮発性メモリ素子Ｍ２のデータ保存層２８には、電子がトラップされる。その結果、第２不揮発性メモリ素子Ｍ２のスレショルド電圧曲線は電圧の増加方向にシフトされる。
【００９８】
図１１は、図１ないし図５に示す不揮発性メモリ素子のＰ型不揮発性メモリ素子にのみデータを書き込む場合を示す等価回路図である。
図１１を参照すれば、第１不揮発性メモリ素子Ｍ１にだけデータを書き込む場合は、第２不揮発性メモリ素子Ｍ２に印加される電圧、すなわち第３ないし第５電圧Ｖ３、Ｖ４、Ｖ５は何れも０Ｖに保持し、第１及び第２電圧Ｖ１、Ｖ２に所定の電圧、例えば、−５Ｖを印加する。このような電圧印加によって第１不揮発性メモリ素子Ｍ１のデータ保存層１８に正孔がトラップされ、第２不揮発性メモリ素子Ｍ２に記録されたデータはそのまま保持される。
【００９９】
＜消去（ｅｒａｓｅ）＞
ＨＨＩ（Ｈｏｔ Ｈｏｌｅ Ｉｎｊｅｃｔｉｏｎ）方法を用いた消去動作を説明する。
第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２のうち、何れか１つに記録されたデータだけ消去する場合（以下、第３の場合）について先に説明する。
図１２は、図１ないし図５に示す不揮発性メモリ素子のＮ型不揮発性メモリ素子に記録されたデータだけ消去する場合を示す等価回路図である。
【０１００】
図１２を参照すれば、第２不揮発性メモリ素子Ｍ２だけを消去する場合は、第４電圧Ｖ４として所定の電圧、例えば、−５Ｖを印加し、第５電圧Ｖ５として所定の電圧、例えば、５Ｖを印加する。そして、第１ないし第３電圧Ｖ１、Ｖ２、Ｖ３として０Ｖを印加する。
このような電圧印加によって第２不揮発性メモリ素子Ｍ２のデータ保存層２８にトラップされた電子は基板へ抜け出る。これは、第２不揮発性メモリ素子Ｍ２に記録されたデータが消去されることを意味する。
【０１０１】
図１３は、図１ないし図５に示す不揮発性メモリ素子のＰ型不揮発性メモリ素子に記録されたデータだけを消去する場合を示す等価回路図である。
図１３を参照すれば、第１不揮発性メモリ素子Ｍ１だけ消去する場合は、第２不揮発性メモリ素子Ｍ２の第１及び第２不純物領域３０ｄ、３０ｓと第２ゲート積層物Ｇ２２に各々０Ｖを印加する。この状態で、第１不揮発性メモリ素子Ｍ１の第１ゲート積層物Ｇ１１に所定の電圧、例えば、５Ｖを印加し、第１不純物領域１０ｓに所定の電圧、例えば、−５Ｖを印加する。しかし第１不揮発性メモリ素子Ｍ１の第２不純物領域１０ｄには０Ｖを印加する。
【０１０２】
このような電圧印加によって、第１不揮発性メモリ素子Ｍ１のデータ保存層１８にトラップされた正孔が基板へ抜け出る。これは第１不揮発性メモリ素子Ｍ１に記録されたデータの消失を意味する。
次いで、第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２に記録されたデータを何れも消去する場合（以下、第４の場合）を説明する。
【０１０３】
図１４を参照すれば、前記第４の場合は、第１不揮発性メモリ素子Ｍ１の第１ゲート積層物Ｇ１１に所定の電圧、例えば、５Ｖを印加し、第１及び第２不純物領域１０ｓ、１０ｄに各々所定の電圧、例えば、−５Ｖと０Ｖを印加する。そして、第２不揮発性メモリ素子Ｍ２の第２ゲート積層物Ｇ２２に所定の電圧、例えば、−５Ｖを印加し、第１及び第２不純物領域３０ｄ、３０ｓに各々所定の電圧、例えば、０Ｖと５Ｖを印加する。
【０１０４】
このような電圧印加によって、第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２のデータ保存層１８、２８に各々トラップされた正孔及び電子が基板へ抜け出て、第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２に記録されたデータは消去される。
次いで、前記第１メモリ素子に対して消去及び書き込み動作を同時に実施する場合について説明する。
【０１０５】
まず、図１５を参照すれば、第１不揮発性メモリ素子Ｍ１にデータを記録しつつ、第２不揮発性メモリ素子Ｍ２に保存されたデータを消去する場合は第１不揮発性メモリ素子Ｍ１の第１ゲート積層物Ｇ１１及び第１不純物領域１０ｓに各々所定の電圧、例えば、−５Ｖを印加する。そして、第２不純物領域１０ｄには所定の電圧、例えば、０Ｖを印加する。これと同時に第２不揮発性メモリ素子Ｍ２の第２ゲート積層物Ｇ２２及び第２不純物領域３０ｓに各々所定の電圧、例えば、−５Ｖと５Ｖとを印加する。そして、第１不純物領域３０ｄに所定の電圧、例えば、０Ｖを印加する。
【０１０６】
このような電圧印加によって第１不揮発性メモリ素子Ｍ１のデータ保存層１８に基板から正孔がトンネリングしてトラップされる一方、第２不揮発性メモリ素子Ｍ２のデータ保存層２８にトラップされた電子は基板へ放出されて第１不揮発性メモリ素子Ｍ１にデータが記録され、第２不揮発性メモリ素子に記録されたデータは消える。
【０１０７】
また、図１６を参照すれば、第１不揮発性メモリ素子Ｍ１に保存されたデータは消去しつつ、第２不揮発性メモリ素子Ｍ２にデータを記録する場合は、第１不揮発性メモリ素子Ｍ１の第１ゲート積層物Ｇ１１に所定の電圧、例えば、５Ｖを印加しつつ、第１不純物領域１０ｓに所定の電圧、例えば、−５Ｖを印加する。そして、第２不純物領域１０ｄに所定の電圧、例えば、０Ｖを印加する。これと同時に第２不揮発性メモリ素子Ｍ２の第２ゲート積層物Ｇ２２及び第２不純物領域３０ｓに所定の電圧、例えば、＋５Ｖを印加し、第１不純物領域３０ｄに所定の電圧、例えば、０Ｖを印加する。
【０１０８】
このような電圧印加によって第２不揮発性メモリ素子Ｍ２のデータ保存層２８へ基板から電子がトンネリングしてトラップされる一方、第１不揮発性メモリ素子Ｍ１のデータ保存層１８にトラップされた正孔は基板へ放出される。これにより、第２不揮発性メモリ素子Ｍ２にデータが記録され、第１不揮発性メモリ素子Ｍ１に記録されたデータは消える。
図１７は、第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２が各々１ビットのデータを表現するメモリ素子であり、したがって前記第１メモリ素子が２ビットのデータを表現する場合、前記第１メモリ素子が表現できる４つのデータ状態、すなわち００、０１、１０、１１を示し、前記４つのデータ状態のうち、何れか１つのデータ状態を有する前記第１メモリ素子のデータ状態を異なる状態に変更しようとする場合、前記第１メモリ素子の第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２に対して取るべき動作特性、すなわち、第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２各々に対して書き込み動作を実行するか、消去動作を実行するか、あるいは保存されたデータをそのまま保持するか知らせる。
【０１０９】
具体的には、図１７で参照符号ｐ０ｎ＋は前記第１メモリ素子に記録されたビットデータを００から０１に変えるためのデータ状態遷移条件を表す。言い換えれば、参照符号ｐ０ｎ＋は前記第１メモリ素子に記録されたビットデータを００から０１に変えるために第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２に印加せねばならない電圧特性を示す。ｐ０ｎ＋においてｐは第１不揮発性メモリ素子Ｍ１を、ｎは第２不揮発性メモリ素子Ｍ２を、０は記録されたビットデータをそのまま保持することを、＋は書き込み電圧を印加することを表す。
【０１１０】
したがって、ｐ０ｎ＋は前記第１メモリ素子で第１不揮発性メモリ素子Ｍ１に記録されたビットデータはそのまま保持し、第２不揮発性メモリ素子Ｍ２には所定の書き込み電圧を印加することを意味する。
【０１１１】
このようなデータ状態遷移条件によって第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２に印加する第１ないし第５電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５を決定することによって、前記第１メモリ素子に記録されたビットデータ、例えば、００を０１に変えるか、１１を００に変えることができる。前記第１メモリ素子に記録されたビットデータ００を０１に変える過程は、前記第１メモリ素子に０１というビットデータを記録する過程である。そして、前記第１メモリ素子に記録されたビットデータ１１を００に変える過程は、前記第１メモリ素子に記録されたビットデータ１１を消去する過程である。
【０１１２】
前記第１メモリ素子がマルチビットデータ、例えば、２ｂｉｔのデータを表現するメモリ素子である場合、データ状態遷移条件は下記の表１に示すように９種がありえる。
【０１１３】
【表１】
【０１１４】
具体的には、第１不揮発性メモリ素子Ｍ１（Ｐ−ＮＶＭ）に記録されたビットデータをそのまま保持しつつ（ｐ０）、第２不揮発性メモリ素子Ｍ２（Ｎ−ＮＶＭ）に記録されたビットデータもそのまま保持するか、あるいは変える３つの遷移条件ｐ０ｎ０、ｐ０ｎ＋、ｐ０ｎ−がある。そして、第１不揮発性メモリ素子Ｍ１に記録されたビットデータを０から１に変えつつ（ｐ＋）、第２不揮発性メモリ素子Ｍ２に記録されたビットデータはそのまま保持するか、変える３つの遷移条件ｐ＋ｎ０、ｐ＋ｎ＋、ｐ＋ｎ−がある。また、第１不揮発性メモリ素子Ｍ１に記録されたビットデータを１から０に変えつつ（ｐ−）、第２不揮発性メモリ素子Ｍ２に記録されたビットデータはそのまま保持するか、変化させる３つの遷移条件ｐ−ｎ０、ｐ−ｎ＋、ｐ−ｎ−がありえる。
【０１１５】
前記第１メモリ素子は、４ｂｉｔのマルチビットデータを表現するメモリ素子でありうる。この場合、前記第１メモリ素子に００００から１１１１まで総１６個のマルチビットデータが記録されうる。したがって、４ｂｉｔのマルチビットデータを表現する前記第１メモリ素子に記録されたマルチビットデータを変えることができるデータ状態遷移条件は、図１８に示すように、２ｂｉｔデータを変えるための遷移条件よりはるかに多い。
【０１１６】
図１８において、両方向矢印は、両方向矢印が指す２つのマルチビットデータが相互遷移できることを表す。例えば、マルチビットデータ００００と０１１１との間の両方向矢印はマルチビットデータ００００が０１１１に遷移され、マルチビットデータ０１１１が００００に遷移されうることを意味する。このような遷移条件が与えられれば、第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２の第１及び第２ゲート積層物Ｇ１１、Ｇ２２と第１不純物領域１０ｓ、３０ｄと第２不純物領域１０ｄ、３０ｓに印加される電圧、すなわち第１ないし第５電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５が決まる。
【０１１７】
前述したように、本発明の第１メモリ素子は、従来の不揮発性メモリ素子のようにブロック単位でデータを消去して記録するものではなく、遷移条件によってセル単位でデータを消去して記録しうる。したがって、本発明の第１メモリ素子を用いれば、動作速度が、従来の不揮発性メモリ素子よりも向上し、消費電力を低減することができる。
上記は、前記第２ないし第６メモリ素子にも適用可能である。
【０１１８】
＜読み込み＞
読み込み動作は、図２１に示す前記第１メモリ素子の入力電圧−出力電圧特性（以下、電圧特性）曲線を用いる。
図２１に示す特性曲線は、２ｂｉｔのデータを表現する前記第１メモリ素子に備えられた第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２の相補作用の結果である。図２１で、横軸は、前記第１メモリ素子のゲートに印加する電圧を示し、縦軸は前記第１メモリ素子から出力される電圧を表す。
【０１１９】
図２１において、第１ないし第４グラフＧ１、Ｇ２、Ｇ３、Ｇ４は、前記第１メモリ素子に記録される２ｂｉｔデータによる前記第１メモリ素子の電圧特性を示す。
具体的に、第１グラフＧ１は、正孔がトラップされた第１不揮発性メモリ素子Ｍ１と電子がトラップされていない第２不揮発性メモリ素子Ｍ２を含む前記第１メモリ素子の電圧特性を表す。第２グラフＧ２は正孔がトラップされた第１不揮発性メモリ素子Ｍ１と電子とがトラップされた第２不揮発性メモリ素子Ｍ２とを含む前記第１メモリ素子についての電圧特性を表す。また、第３グラフＧ３は、正孔がトラップされていない第１不揮発性メモリ素子Ｍ１と電子がトラップされていない第２不揮発性メモリ素子とを含む前記第１メモリ素子の電圧特性を表す。また、第４グラフＧ４は正孔がトラップされていない第１不揮発性メモリ素子Ｍ１と電子がトラップされた第２不揮発性メモリ素子Ｍ２を含む前記第１メモリ素子の電圧特性を表す。
【０１２０】
第１及び第２グラフＧ１、Ｇ２を参照すれば、第１及び第２グラフＧ１、Ｇ２は同じ正（ｐｏｓｉｔｉｖｅ）の印加電圧（以下、第１スレショルド電圧）、例えば４Ｖで始まった後、印加電圧が低まりつつ、徐々に分岐される。第１及び第２グラフＧ１、Ｇ２は、印加電圧が０Ｖであるとき、出力電圧が相異なるということを示す。第１及び第２グラフＧ１、Ｇ２の分岐状態は印加電圧が所定の負の電圧になるまで保持される。
【０１２１】
第１グラフＧ１では、印加される電圧が所定の負の電圧（以下、第３入力電圧）、例えば、−１Ｖになりつつ、水平状態に保持され、第２グラフＧ２では、印加される電圧が前記第３入力電圧より低い負の電圧（以下、第４入力電圧）、例えば、−２Ｖになりつつ、第１グラフＧ１と同じ水平状態になる。
【０１２２】
このような第１及び第２グラフＧ１、Ｇ２の特性を用いて前記第１メモリ素子に記録されたビットデートを読み込むことができる。
すなわち、第１及び第２グラフＧ１、Ｇ２は、前記第１メモリ素子の第１不揮発性メモリ素子Ｍ１に正孔がトラップされた場合を表すので、前記第１メモリ素子に所定の電圧、例えば、５Ｖを印加した後、この電圧を徐々に低めつつ、前記第１及び第２グラフＧ１、Ｇ２が始まる電圧を認知することによって、前記第１メモリ素子の第１不揮発性メモリ素子Ｍ１に記録されたビットデータ１を読み込むことができる。
【０１２３】
次いで、第１及び第２グラフＧ１、Ｇ２が分岐された状態を保持する所定の電圧、例えば、０Ｖで前記第１メモリ素子の出力電圧を測定することによって、前記第１メモリ素子の第２不揮発性メモリ素子Ｍ２に記録されたビットデータが０であるか、または１であるかを読み込むことができる。
【０１２４】
例えば、第１及び第２グラフＧ１、Ｇ２の開始電圧が認知された後、前記第１メモリ素子に０Ｖを印加して測定した前記第１メモリ素子の出力電圧が第１グラフＧ１から得られた値を満足する場合、前記第１メモリ素子の第２不揮発性メモリ素子Ｍ２に電子がトラップされていないものと見なされる。したがって、この場合には第１不揮発性メモリ素子Ｍ１にビットデータ１が記録されており、第２不揮発性メモリ素子Ｍ２にはビットデータ０が記録されていると見なされて、前記第１メモリ素子に記録されたマルチビットデータは１０と読み込まれうる。前記第１メモリ素子に記録されたマルチビットデート１１も同じ方式で読み込まれうる。
【０１２５】
第３及び第４グラフＧ３、Ｇ４から前記第１メモリ素子に記録された他のビットデータ、例えば０１または００を読み込むことができる。この過程は、第１及び第２グラフＧ１、Ｇ２から前記第１メモリ素子に記録されたビットデータ、１０または１１を読込む過程と同一であるために、具体的な説明は省略する。
【０１２６】
図１９は、図２１に示す電圧特性曲線を用いて２ｂｉｔデータを表現する前記第１メモリ素子から２ｂｉｔデータを読込む動作回路を示す。
図１９を参照して第１メモリ素子Ｍから２ｂｉｔデータを読み出す過程を説明する。
まず、第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２の共通ゲートＧＣに所定の電圧、例えば、図２１の第１及び第２グラフＧ１、Ｇ２が始まる電圧より大きい電圧、例えば５Ｖを印加する。このように第１不揮発性メモリ素子Ｍ１の第１不純物領域１０ｓに所定の電圧、例えば５Ｖを印加する。そして、第２不揮発性メモリ素子Ｍ２の第２不純物領域３０ｓは接地させる。
【０１２７】
次いで、共通ゲートＧＣに印加した電圧を徐々に低めつつ、第１メモリ素子Ｍから基準電圧、例えば１００ｍＶより大きい出力電圧の存否を測定する。前記基準電圧は、図２１の第１及び第２グラフＧ１、Ｇ３と第３及び第４グラフＧ３、Ｇ４とが分岐される前の電圧であることが望ましい。前記出力電圧を感知するために前記第１メモリ素子Ｍの出力端に第１電圧比較器ＶＰ１が連結されている。第１電圧比較器ＶＰ１の二つの入力端子のうち、何れか１つは前記出力端に連結されており、残りの１つには前記基準電圧が印加される。
【０１２８】
共通ゲートＧＣに印加される電圧を徐々に低めつつ、第１メモリ素子Ｍの出力電圧を測定する過程は、図２１に示す第１及び第２グラフＧ１、Ｇ２または第３及び第４グラフＧ３、Ｇ４の始まる電圧を認知する過程と同一である。
第１メモリ素子Ｍの出力電圧は、速かに測定することが望ましいので、第１電圧比較器ＶＰ１としては、できるだけ低い出力電圧が認識できるものが望ましい。したがって、第１電圧比較器ＶＰ１は、図２１の第１及び第２グラフＧ１、Ｇ２または第３及び第４グラフＧ３、Ｇ４が分岐されるときの電圧より低い電圧を測定できるものが望ましい。
これにより、第１電圧比較器ＶＰ１に図２１の第１及び第２グラフＧ１、Ｇ２が分岐され始める時点で測定される出力電圧よりはるかに低い電圧、例えば、１００ｍＶが基準電圧として印加される。第１メモリ素子Ｍから出力される電圧が第１電圧比較器ＶＰ１に印加された基準電圧と同じか、大きい場合、第１電圧比較器ＶＰ１は１に該当する信号を発生させ、そうでない場合、０に該当する信号を発生させる。
【０１２９】
第１電圧比較器ＶＰ１は、共通ゲートＧＣと電源Ｖｓとの間に備えられた第１パストランジスタＰＴ１のＰ−ＭＯＳＦＥＴ、共通ゲートＧＣと第２電圧比較器ＶＰ２との間に備えられた第２パストランジスタＰＴ２のＰ−ＭＯＳＦＥＴ、第１及び第２パストランジスタＰＴ１、ＰＴ２のＮ−ＭＯＳＦＥＴに共通に連結されたインバータＩＶ、第１パストランジスタＰＴ１と共通ゲートＧＣとの間に連結されたトランジスタＴと同時に連結されている。
【０１３０】
したがって、第１電圧比較器ＶＰ１で１に該当する信号（以下、比較器の信号）が発生する場合、前記比較器の信号は、第１及び第２パストランジスタＰＴ１、ＰＴ２のＰ−ＭＯＳＦＥＴ、インバータＩＶ及びトランジスタＴに同時に印加される。これにより、インバータＩＶで０に該当する信号が出力されて、第１及び第２パストランジスタＰＴ１、ＰＴ２のＮ−ＭＯＳＦＥＴはオフ状態となる。そして、前記比較器の信号が第１及び第２パストランジスタＰＴ１、ＰＴ２のＰ−ＭＯＳＦＥＴに印加されつつ、前記Ｐ−ＭＯＳＦＥＴもオフ状態となる。これにより、第１及び第２パストランジスタＰＴ１、ＰＴ２は、何れもオフ状態となり、電源Ｖｓから共通ゲートＧＣに印加される電圧が遮断され、第２パストランジスタＰＴ２を経て第２電圧比較器ＶＰ２に印加される電圧も遮断される。
【０１３１】
一方、第２パストランジスタＰＴ２がオフ状態になる前に第２電圧比較器ＶＰ２の第２パストランジスタＰＴ２に連結された入力端子には共通ゲートＧＣに印加される電圧が印加される。第２パストランジスタＰＴ２がオフ状態になりつつ、第２電圧比較器ＶＰ２の前記入力端子に入力される電圧は遮断される。しかし、遮断される直前まで第２電圧比較器ＶＰ２の前記入力端子には電源Ｖｓから共通ゲートＧＣに印加された電圧と同じ電圧が印加されたために、第２パストランジスタＰＴ２はオフ状態にはなっているが、第２電圧比較器ＶＰ２の第２パストランジスタＰＴ２に連結された入力端子に共通ゲートＧＣに印加された電圧と同じ電圧が印加された状態は保持され続ける。
引続き、前記比較器信号が第２電圧比較器ＶＰ２にも印加されつつ、第２電圧比較器ＶＰ２が動作される。第２パストランジスタＰＴ２がオフ状態になるまで、第１電圧比較器ＶＰ１で０に該当する信号が発生するので、第２電圧比較器ＶＰ２は動作しない。
【０１３２】
第２電圧比較器ＶＰ２は、第２パストランジスタＰＴ２に連結された入力端子（以下、第１入力端子）に入力された電圧と残りの入力端子（以下、第２入力端子）に印加された基準電圧の大きさを比較するためのものであって、図２１の第１及び第２グラフＧ１、Ｇ２から第２電圧比較器ＶＰ２が動作される時点に、前記第１入力端子に入力される電圧は、第１及び第２グラフＧ１、Ｇ２が始まる入力電圧（以下、第１入力電圧）または第３及び第４グラフＧ３、Ｇ４が始まる入力電圧（以下、第２入力電圧）であることが分かる。共通ゲートＧＣに前記第１入力電圧が印加される時点での第１不揮発性メモリ素子Ｍ１に記録されたビットデータと前記第２入力電圧が印加される時点でのビットデータは異なる。したがって、第２電圧比較器ＶＰ２の第１入力端子に入力される電圧が前記第１入力電圧であるか、前記第２入力電圧であるかを区分することによって、第１不揮発性メモリ素子Ｍ１に記録されたビットデータが分かる。したがって、第２電圧比較器ＶＰ２の前記第１入力端子に入力される電圧が前記第１入力電圧であるか、前記第２入力電圧であるかを区分するために前記第２入力端子に印加される基準電圧として前記第１入力電圧と前記第２入力電圧との間の電圧を印加することが望ましい。例えば、前記第１入力電圧が＋４Ｖであり、前記第２入力電圧が＋３Ｖであるとき、第２電圧比較器ＶＰ２の前記第２入力端子に３．５Ｖの基準電圧を印加できる。このような例で、前記第１入力端子に印加される電圧が前記第１入力電圧であるとき、前記第１入力電圧は、前記基準電圧より大きいので、第２電圧比較器ＶＰ２は１に該当する信号を出力する。そして、前記第１入力端子に前記第２入力電圧が印加されるとき、第２電圧比較器ＶＰ２は０に該当する信号を出力する。
【０１３３】
前述したように、前記第１入力電圧で始まる図２１の第１及び第２グラフＧ１、Ｇ２は第１不揮発性メモリ素子Ｍ１が正孔をトラップした状態、すなわち第１不揮発性メモリ素子Ｍ１にビットデータ１が記録されたことを意味し、前記第２入力電圧で始まる第３及び第４グラフＧ３、Ｇ４は、第１不揮発性メモリ素子Ｍ１が正孔をトラップしていない状態、すなわち第１不揮発性メモリ素子Ｍ１にビットデータ０が記録されたことを意味するところ、第２電圧比較器ＶＰ２から出力される１または０に該当する信号は第１不揮発性メモリ素子Ｍ１に記録されたビットデータまたは０と見なし得る。
【０１３４】
第２電圧比較器ＶＰ２から出力されたこのような信号はこれに連結されたエンコーダＥＣに入力される。エンコーダＥＣは、第２電圧比較器ＶＰ２から入力された信号が１に該当する場合、これを１と、０に該当する場合には０と見なす。エンコーダＥＣは、入力信号をエンコーディングして中央処理装置（ＣＰＵ）の電圧比較回路部ＶＣＰに送る。電圧比較回路部ＶＣＰは、共通ゲートＧＣに０Ｖが印加されるときの第１メモリ素子Ｍから入力される出力電圧とエンコーダＥＣから入力される信号から算定される、第２電圧比較器ＶＰ２の前記第１入力端子に入力された電圧（前記第１または第２入力電圧）を比較して第１メモリ素子Ｍに記録されたデータを出力する。
【０１３５】
これをさらに具体的に説明すれば、第１メモリ素子Ｍの出力電圧が第１電圧比較器ＶＰ１の基準電圧と同一か、大きければ、第１及び第２パストランジスタＰＴ１、ＰＴ２がオフになり、電源Ｖｓから共通ゲートＧＣに印加される電圧が遮断される。そして、接地されたトランジスタＴは、オン状態になって共通ゲートＧＣに０Ｖの電圧が印加される。この際、第１メモリ素子Ｍから所定の電圧が出力されて電圧比較回路部ＶＣＰに入力される。共通ゲートＧＣに０Ｖの電圧が印加されるとき、第１メモリ素子Ｍから出力される電圧は第１メモリ素子Ｍに記録されたビットデータによって変わる。
【０１３６】
このような事実は、入力電圧０Ｖで図２１の第１ないし第４グラフＧ１、Ｇ２、Ｇ３、Ｇ４が何れも異なる値を有することから分かる。
すなわち、第１メモリ素子Ｍの共通ゲートＧＣに印加される電圧が前記第１入力電圧になった後、共通ゲートＧＣに印加される電圧が０Ｖになれば、第１メモリ素子Ｍの出力電圧は、図２１で入力電圧が０Ｖであるとき、第１及び第２グラフＧ１、Ｇ２のうち、何れか１つが有する値、すなわち出力電圧と同一になる。
【０１３７】
共通ゲートＧＣに０Ｖが印加されたときの第１メモリ素子Ｍの出力電圧が、図２１の第１グラフＧ１が有する値と同じである場合、第１グラフＧ１の性格から第１メモリ素子Ｍの第２不揮発性メモリ素子Ｍ２は電子がトラップされていない状態を表す。このような状態は、第２不揮発性メモリ素子Ｍ２にビットデータ０が記録されたと見なされうる。
【０１３８】
共通ゲートＧＣに０Ｖが印加されたときの第１メモリ素子Ｍの出力電圧が、図２１の第２グラフＧ２が有する値と同じである場合、前述した第２グラフＧ２の性格から第１メモリ素子Ｍの第２不揮発性メモリ素子Ｍ２は電子がトラップされた状態を表す。このような状態は、第２不揮発性メモリ素子Ｍ２にビットデータ１が記録されたと見なされうる。
第１メモリ素子Ｍの出力電圧が、図２１の第１及び第２グラフＧ１、Ｇ２で表現される状況は、第１不揮発性メモリ素子Ｍ１に正孔がトラップされた状態、すなわち第１不揮発性メモリ素子Ｍ１にビットデート１が記録されたことを意味する。このような事実はまた前記第１及び第２入力電圧間の電圧、例えば３．５Ｖが基準電圧として印加された第２電圧比較器ＶＰ２から１に該当する信号が出力されるという事実から確認できる。
【０１３９】
電圧比較回路部ＶＣＰは、エンコーダＥＣから１に該当する信号が入力されることによって、第１メモリ素子Ｍ１の共通ゲートＧＣに前記第１入力電圧、例えば、＋４Ｖが印加されたと認識する。そして、電圧比較回路部ＶＣＰは、共通ゲートＧＣに０Ｖが印加された第１メモリ素子Ｍ１から入力される電圧も測定して前記認識された電圧と前記測定された電圧とを比較する。このような比較を通じて電圧比較回路部ＶＣＰは、第２不揮発性メモリ素子Ｍ２に記録されたビットデータが何かを決定する。
【０１４０】
例えば、共通ゲートＧＣに０Ｖが印加された第１メモリ素子Ｍから入力される電圧が０Ｖで図２１の第１グラフＧ１が有する値、例えば２．８Ｖであれば、電圧比較回路部ＶＣＰは前記認識された電圧＋４Ｖと前記測定された電圧＋２．８Ｖを比較して第２不揮発性メモリ素子Ｍ２にビットデータ”０”が記録されたと見なす。前記認識された電圧が同一であり、前記測定された電圧が、図２１の第２グラフＧ２が０Ｖで有する電圧、例えば、＋２．５Ｖであるとき、電圧比較回路部ＶＣＰは第２不揮発性メモリ素子Ｍ２にビットデート１が記録されたと見なす。
【０１４１】
このような比較の結果とエンコーダＥＣから入力される信号とを分析して電圧比較回路部ＶＣＰは、第１メモリ素子Ｍにビットデータ１１または１０が記録されたと判断し、該当ビットデータを出力する。
電圧比較回路部ＶＣＰに記載された”２．８／４⇒１０”は、第１不揮発性メモリ素子Ｍ１にビットデート１が記録されており、第２不揮発性メモリ素子Ｍ２にビットデート０が記録されていることを表示したことである。電圧比較回路部ＶＣＰに記載された残りの内容も同一に解釈しうる。
【０１４２】
このように第１メモリ素子Ｍに記録されたビットデータを読込む過程で第１不揮発性メモリ素子Ｍ１に記録されたビットデータが読まれれば、図２１に示す第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２の相補的電圧特性曲線によって第２不揮発性メモリ素子Ｍ２に記録されたビットデータは、第１メモリ素子Ｍの共通ゲートＧＣに０Ｖを印加したとき、第１メモリ素子Ｍから出力される電圧を測定することによって分かるところ、第２不揮発性メモリ素子Ｍ２に対する読み込み動作は実施する必要がない。したがって、第１メモリ素子Ｍの読み込み動作にかかる時間を縮められる。
【０１４３】
第１メモリ素子Ｍの共通ゲートＧＣに図２１の第３及び第４グラフィックＧ３、Ｇ４が始まる電圧である前記第２入力電圧が印加されるとき、電圧比較回路部ＶＣＰで第１メモリ素子Ｍに記録されたビットデータ、例えば、０１または００を読込む過程は共通ゲートＧＣに印加される電圧が前記第１入力電圧であるときと同一に説明しうる。
【０１４４】
電圧比較回路部ＶＣＰに記載された”２．０／３⇒０１”と”２．５／３⇒００”とが意味するところは、共通ゲートＧＣに３Ｖの前記第２入力電圧が印加された後、共通ゲートＧＣに０Ｖが印加されたとき、第１メモリ素子Ｍから出力される電圧が２．０Ｖと測定されれば、第１メモリ素子Ｍ１のデータ状態を”０１”と見なし、２．５Ｖと測定されれば、第１メモリ素子Ｍに記録されたビットデータを”００”と見なす。
【０１４５】
一方、図１９の回路は同等な機能を有する他の回路に変形できる。図２０は、これについての一例を示す。図２０についての説明で図１９と同じ部分については説明を省略する。
図２０を参照すれば、第１メモリ素子Ｍの出力端に第３電圧比較器ＶＰ２が連結されている。第３電圧比較器ＶＰ２’の２つの入力端子のうち、何れか１つが第１メモリ素子Ｍの出力端に連結されており、残りの入力端子に所定の基準電圧、例えば、２．５Ｖが印加される。第２電圧比較器ＶＰ２の出力端に連結されたエンコーダＥＣ（以下、第１エンコーダ）と同等な作用をする第２エンコーダＥＣ’が第３電圧比較器ＶＰ２’の出力端に連結されている。そして、第１及び第２エンコーダＥＣ、ＥＣ’の出力端に第３エンコーダＯＵ１が連結されている。第３電圧比較器ＶＰ２’は、共通ゲートＧＣに０Ｖ電圧が印加されるとき、第１メモリ素子Ｍから出力される電圧と第３電圧比較器ＶＰ２’に印加された基準電圧とを比較するためのものである。第３電圧比較器ＶＰ２’は、０Ｖに該当する信号が与えられるときにのみ動作する。このために第３電圧比較器ＶＰ２’は第１及び第２パストランジスタＰＴ１、ＰＴ２間に連結されている。したがって、共通ゲートＧＣに前記第１または第２入力電圧が印加された後、共通ゲートＧＣに０Ｖの電圧が印加されつつ、第１メモリ素子Ｍから所定の電圧が出力されて第３電圧比較器ＶＰ２’に入力される。これと同時に、第３電圧比較器ＶＰ２’には０Ｖを表す信号が印加され、第３電圧比較器ＶＰ２’は第１メモリ素子Ｍから入力された電圧と前記基準電圧とを比較し、比較の結果を第２エンコーダＥＣ’に出力する。第３電圧比較器ＶＰ２’のこのような過程は、動作開始のために与えられる信号だけが異なり、第２電圧比較器ＶＰ２の動作と同一である。
【０１４６】
第１メモリ素子Ｍから第３電圧比較器ＶＰ２’に入力される電圧は、共通ゲートＧＣに０Ｖが印加されたとき、第１メモリ素子Ｍから出力される電圧であって、図２１で入力電圧が０Ｖであるとき、第１、第２、第３または第４グラフＧ１、Ｇ２、Ｇ３、Ｇ４が有する電圧と同一である。
【０１４７】
第１メモリ素子Ｍの共通ゲートＧＣに印加する電圧を連続的に低める過程で共通ゲートＧＣに印加される電圧が第１入力電圧になりつつ、第１電圧比較器ＶＰ１から前記比較器信号が出力された以後、共通ゲートＧＣに０Ｖを印加したとき、第１メモリ素子Ｍが出力できる電圧は、図２１の第１グラフＧ１が０Ｖの入力電圧で有する出力電圧（以下、第１出力電圧）または第２グラフＧ２が０Ｖの入力電圧で有する出力電圧（以下、第２出力電圧）である。前記第１及び第２出力電圧は、第１メモリ素子Ｍの第２不揮発性メモリ素子Ｍ２に記録されたビットデータによるものであって、共通ゲートＧＣに０Ｖを印加した後、第１メモリ素子Ｍから前記第１出力電圧が出力されれば、第２不揮発性メモリ素子Ｍ２から所定のビットデータ、例えば、１を読み込んだと見なし、前記第２出力電圧が出力されれば、他のビットデータ、例えば０を読み込んだと見なしうる。これにより、第３電圧比較器ＶＰ２’は第１メモリ素子Ｍから前記第１出力電圧が入力されるとき、ビットデータ１に該当する信号を出力し、前記第２出力電圧が入力されるとき、ビットデート０に該当する信号を出力できねばならない。したがって、第３電圧比較器ＶＰ２’に印加される前記基準電圧は、前記第１出力電圧より低く、第２出力電圧よりは高い電圧が望ましい。
【０１４８】
一方、共通ゲートＧＣに印加される電圧が図２１の第２入力電圧になりつつ、第１電圧比較器ＶＰ１で前記比較器信号が出力された以後、共通ゲートＧＣに０Ｖを印加したとき、第１メモリ素子Ｍが出力できる電圧は、図２１の第３グラフィックＧ３が０Ｖの入力電圧で有する出力電圧（以下、第３出力電圧）または第４グラフＧ４が０Ｖの入力電圧で有する出力電圧（以下、第４出力電圧）である。前記第３及び第４出力電圧は、第２不揮発性メモリ素子Ｍ２に記録されたビットデータによるものであって、共通ゲートＧＣに０Ｖ電圧が印加されつつ、第１メモリ素子Ｍから前記第３出力電圧が出力されれば、第２不揮発性メモリ素子Ｍ２に記録されたビットデータ、例えば１を読み込んだと見なしうる。また、前記第４出力電圧が出力されれば、第２不揮発性メモリ素子Ｍ２に記録されたビットデータ、例えば０を読み込んだと見なしうる。これにより第３電圧比較器ＶＰ２’は、第１メモリ素子Ｍから前記第３出力電圧が入力されるとき、ビットデータ１に該当する信号を出力し、前記第４出力電圧が入力されるとき、ビットデート０に該当する信号を出力できねばならない。したがって、第３電圧比較器ＶＰ２’に印加される基準電圧は第３出力電圧と第４出力電圧との間の電圧が望ましい。
【０１４９】
図２１から、前記第３及び第４出力電圧と前記第１及び第２出力電圧とは異なることが分かる。したがって、第１メモリ素子Ｍの共通ゲートＧＣに前記第１入力電圧が印加された後、共通ゲートＧＣに０Ｖが印加されたとき、第３電圧比較器ＶＰ２’に印加される基準電圧は共通ゲートＧＣに前記第２入力電圧が印加された後、共通ゲートＧＣに０Ｖが印加されたときの第３電圧比較器ＶＰ２’に印加される基準電圧と異なりうる。
【０１５０】
前述したように、第３電圧比較器ＶＰ２’は、共通ゲートＧＣに０Ｖが印加されつつ動作され、共通ゲートＧＣに０Ｖが印加されたとき、第１メモリ素子Ｍから出力される電圧を基準電圧と比較して第１メモリ素子Ｍの第２不揮発性メモリ素子Ｍ２に記録されたビットデータに該当する信号を第２エンコーダＥＣ’に出力する。
結局、図２０に示す回路において、第２電圧比較器ＶＰ２は第１メモリ素子Ｍの第１不揮発性メモリ素子Ｍ１に記録されたビットデータに該当する信号だけを出力し、第３電圧比較器ＶＰ２’は第２不揮発性メモリ素子Ｍ２に記録されたビットデータに該当する信号だけを出力する。
【０１５１】
第１及び第２エンコーダＥＣ、ＥＣ’は、各々第２及び第３電圧比較器ＶＰ２、ＶＰ２’から出力された信号をビットデータ１または０でエンコーディングして第３エンコーダＯＵ１に出力する。第３エンコーダＯＵ１は、第１エンコーダＥＣから入力されるビットデータと第２エンコーダＥＣ’から入力されるビットデータとを合わせ、エンコーディングして２ｂｉｔのマルチビットデータ、例えば、１１、１０、０１または００を出力する。
次いで、前記２ｂｉｔのマルチビットデータを表現できる前述した第１メモリ素子Ｍよりなるアレイでの読み込み動作を図２２を参照して説明する。
【０１５２】
図２２は、行及び列に各々複数の第１メモリ素子Ｍが配置されたメモリセルアレイを示す。図２２において、参照符号ＳＲは読込むために選択された行を表す。
図２２を参照すれば、アレイを構成する第１メモリ素子Ｍの共通ゲートＧＣに電源電圧、例えば、＋５Ｖを印加する。そして、選択された行ＳＲの第１メモリ素子Ｍの第１不揮発性メモリ素子Ｍ１の第１不純物領域１０ｓを連結する第１ソースラインＳＬ１に所定の電圧、例えば５Ｖを印加する。そして、第２不揮発性メモリ素子Ｍ２の第２不純物領域３０ｓを連結する第２ソースラインＳＬ２に０Ｖを印加する。また、選択されていない行の第１メモリ素子Ｍの第１不揮発性メモリ素子Ｍ１の第１不純物領域１０ｓと第２不揮発性メモリ素子Ｍ２の第２不純物領域３０ｓに０Ｖを印加する。これにより、選択された行の第１メモリ素子Ｍの共通ゲートＧＣに読み込み電圧を印加しても、非選択の行の第１メモリ素子Ｍは非活性状態に保持されうる。
【０１５３】
第１メモリ素子Ｍの共通ゲートＧＣと第１不揮発性メモリ素子Ｍ１の第１ソースラインＳＬ１と第２不揮発性メモリ素子Ｍ２の第２ソースラインＳＬ２に前述したように電圧を印加した状態で、共通ゲートＧＣに印加された電圧を０Ｖになるまで徐々に低める。このような過程を通じて選択された第１メモリ素子Ｍに記録されたビットデータを読込める。読込む過程は、図１９または図２０を参照して説明した読み込み過程と同一である。
【０１５４】
選択された第１メモリ素子Ｍに記録されたビットデータが同じである場合、例えば、選択された第１メモリ素子Ｍのデータ状態が何れも１１である場合、選択された第１メモリ素子Ｍが活性化され始める印加電圧は同一である。したがって、選択された第１メモリ素子Ｍは、同じ印加電圧で自身に記録されたビットデータを出力する。アレイの列の第１メモリ素子Ｍの出力端は、ドレインラインＤＬに連結されている。選択された第１メモリ素子Ｍに記録されたビットデータは自身が連結されたドレインラインＤＬを通じて出力される。
【０１５５】
一方、選択された第１メモリ素子Ｍに記録されたビットデータが異なる場合、例えば、図２２に示すように選択された行が４つの第１メモリ素子Ｍよりなっており、最初の第１メモリ素子Ｍに記録されたビットデータが１１、二番目の第１メモリ素子Ｍに記録されたビットデータが１０、三番目の第１メモリ素子Ｍに記録されたビットデータが０１、４番目の第１メモリ素子Ｍに記録されたビットデータが００とすれば、選択された第１メモリ素子Ｍの共通ゲートＧＣに印加された電圧が低まりつつ、図２１の第１グラフＧ１による二番目の第１メモリ素子Ｍと第２グラフＧ２による最初の第１メモリ素子Ｍが、先に活性化される。したがって、最初及び二番目の第１メモリ素子Ｍに記録されたビットデータが先に読込まれる。次いで、図２１の第４グラフＧ４による三番目の第１メモリ素子Ｍと第３グラフＧ３による４番目の第１メモリ素子Ｍに記録されたビットデータが読込まれる。
【０１５６】
次いで、４ｂｉｔのマルチビットデータを表現できる第１メモリ素子の読み込み動作を図２３を参照して説明する。
図２３を図１９と比較すると、２ｂｉｔのデータを表現する第１メモリ素子の読み込み動作回路と４ｂｉｔのデータを表現する第１メモリ素子の読み込み動作回路の構成は第２電圧比較器と電圧比較回路部とを除いては同じであることが分かる。
【０１５７】
すなわち、図１９の回路で第２電圧比較器ＶＰ２は、１つの比較器を含む一方、図２３の回路で第２電圧比較器ＶＰ２２は４つの比較器Ｐ１、Ｐ２、Ｐ３、Ｐ４を含む。そして、図１９の回路図で電圧比較回路部ＶＣＰは第２電圧比較器ＶＰ２から入力される信号に該当する電圧と第１メモリ素子Ｍから入力された電圧とを比較して、２ｂｉｔのマルチビットデータを出力し、一方、図２３に示す電圧比較回路部ＶＣＰ１は同じ過程を経て４ｂｉｔのマルチビットデータを出力する。
【０１５８】
図２３に示す第２電圧比較器ＶＰ２２をさらに具体的に説明する。
第２電圧比較器ＶＰ２２の第１ないし第４比較器Ｐ１、Ｐ２、Ｐ３、Ｐ４それぞれの第２入力端子に第１ないし第４基準電圧が印加されており、第１入力端子は第２パストランジスタＰＴ２の出力端に共通に連結されている。
４ｂｉｔマルチビットデータを表現する第１メモリ素子４Ｍ（以下、４ｂｉｔの第１メモリ素子）の第１不揮発性メモリ素子４Ｍａは２ｂｉｔのマルチビットデータが記録されうる。すなわち、第１不揮発性メモリ素子４Ｍａには１１、１０、０１または００が記録されうる。
【０１５９】
第１不揮発性メモリ素子４Ｍａにビットデータ１１が記録されているときは４ｂｉｔ第１メモリ素子４Ｍの共通ゲートＧＣに印加される電圧が第３入力電圧になりつつ、ビットデータ１０が記録されているときは共通ゲートＧＣに印加される電圧が第４入力電圧になりつつ、ビットデータ０１が記録されているときは共通ゲートＧＣに印加される電圧が第５入力電圧になりつつ、そしてビットデータ００が記録されているときは共通ゲートＧＣに印加される電圧が第６入力電圧になりつつ、４ｂｉｔ第１メモリ素子４Ｍの出力電圧は第１電圧比較器ＶＰ１に印加された基準電圧、例えば１００ｍｖより大きくなる。これにより、第１電圧比較器ＶＰ１から１に該当する信号が出力され、この信号により電源Ｖｓから共通ゲートＧＣに印加される電圧は遮断され、ソースが接地されたトランジスタＴから０Ｖの電圧が共通ゲートＧＣに印加される。また、前記１に該当する信号により第２電圧比較器ＶＰ２２が動作する。共通ゲートＧＣに０Ｖの電圧が印加される直前に、共通ゲートＧＣに印加された電圧は、前記第３ないし第６入力電圧のうち、何かが測定される。このような入力電圧測定を通じて、第１不揮発性メモリ素子４Ｍａに記録されたビットデータが分かる。
【０１６０】
前記第３ないし第６入力電圧を測定するために、第２電圧比較器ＶＰ２２は、第１ないし第４比較器Ｐ１、Ｐ２、Ｐ３、Ｐ４を備える。第１ないし第４比較器Ｐ１、Ｐ２、Ｐ３、Ｐ４には各々所定の基準電圧、例えば、２Ｖ、３Ｖ、４Ｖ、５Ｖが印加されている。このような基準電圧は、前記第３ないし第６入力電圧と関連がある。前記第３ないし第６入力電圧が各々５Ｖ、４Ｖ、３Ｖ、２Ｖである場合、第１ないし第２比較器Ｐ１、Ｐ２、Ｐ３、Ｐ４の基準電圧は各々前記例とした２Ｖ、３Ｖ、４Ｖ、５Ｖになりうる。しかし、前記第３ないし第６入力電圧が前記電圧と異なる場合、第１ないし第２比較器Ｐ１、Ｐ２、Ｐ３、Ｐ４の基準電圧は異なる値になりうる。
【０１６１】
４ｂｉｔ第１メモリ素子４Ｍの説明と関連して便宜上、前記第３ないし第６入力電圧が５Ｖ、４Ｖ、３Ｖ、２Ｖであると見なし、第１ないし第４比較器Ｐ１、Ｐ２、Ｐ３、Ｐ４の基準電圧は各々２Ｖ、３Ｖ、４Ｖ、５Ｖであると見なす。
第２電圧比較器ＶＰ２２に第３入力電圧、５Ｖが印加されつつ、第１ないし第４比較器Ｐ１、Ｐ２、Ｐ３、Ｐ４は何れも１に該当する信号を出力する。これにより、第２電圧比較器ＶＰ２２に連結された第１エンコーダＥＣ１に１１１１に該当する信号が入力される。
【０１６２】
第２電圧比較器ＶＰ２２に第４入力電圧、４Ｖが印加されつつ、第４比較器Ｐ４は０に該当する信号を出力し、第１ないし第３比較器Ｐ１、Ｐ２、Ｐ３は何れも１に該当する信号を出力する。これにより、第１エンコーダＥＣ１に０１１１に該当する信号が入力される。
第２電圧比較器ＶＰ２２に第５入力電圧、３Ｖが印加されつつ、第３及び第４比較器Ｐ３、Ｐ４は０に該当する信号を出力し、第１及び第２比較器Ｐ１、Ｐ２は１に該当する信号を出力する。これにより、第１エンコーダＥＣ１に００１１に該当する信号が入力される。
【０１６３】
第２電圧比較器ＶＰ２２に第６入力電圧、２Ｖが印加されつつ、第２ないし第４比較器Ｐ２、Ｐ３、Ｐ４は０に該当する信号を出力し、第１比較器Ｐ１は１に該当する信号を出力する。これにより、第１エンコーダＥＣ１に０００１に該当する信号が入力される。
【０１６４】
第１エンコーダＥＣ１は、第２電圧比較器ＶＰ２２から入力される１１１１、０１１１、００１１または０００１に該当する信号を１１、１０、０１または００にエンコーディングして中央処理装置（ＣＰＵ）の電圧比較回路部ＶＣＰ１に出力する。前記１１１１、０１１１、００１１または０００１を何れの値にエンコーディングするかは任意的である。したがって、第１エンコーダＥＣ１は、例えば、１１１１を０１に、０００１を１１にエンコーディングしうる。しかし、本説明では便宜上、第１エンコーダＥＣ１が入力される１１１１、０１１１、００１１または０００１に該当する信号を１１、１０、０１または００にエンコーディングすると見なす。
【０１６５】
電圧比較回路部ＶＣＰ１は、第１エンコーダＥＣ１から入力されるエンコーディング信号を分析して共通ゲートＧＣに入力された電圧が前記第３ないし第６入力電圧のうち、何かを判断して第１不揮発性メモリ素子４Ｍａに記録されたビットデータを認識する。
例えば、第１エンコーダＥＣ１から入力されるエンコーディング信号が１１であるとき、電圧比較回路部ＶＣＰ１は共通ゲートＧＣに印加された電圧が前記第３入力電圧であると判断する。このような判断に基づいて、電圧比較回路部ＶＣＰ１は、第１不揮発性メモリ素子４Ｍａにビットデータ１１が記録されたと認識する。
【０１６６】
第１不揮発性メモリ素子４Ｍａに記録されたビットデータはこのように読込まれる。
以下、第２不揮発性メモリ素子４Ｍｂに記録されたビットデータを読込む過程を説明する。
共通ゲートＧＣに前記第３、第４、第５または第６入力電圧が印加された直後、共通ゲートＧＣに０Ｖが印加されたとき、４ｂｉｔ第１メモリ素子４Ｍから出力される電圧は第２不揮発性メモリ素子４Ｍｂに記録されたビットデータによって変わる。
【０１６７】
すなわち、第１不揮発性メモリ素子４Ｍａに１１、１０、０１または００が記録されているとき、第２不揮発性メモリ素子４Ｍｂには１１、１０、０１及び００のうち、何れか１つのマルチビットデータが記録されうる。
【０１６８】
第２不揮発性メモリ素子４Ｍｂに１１が記録されているとき、共通ゲートＧＣに０Ｖが印加されつつ、４ｂｉｔ第１メモリ素子４Ｍから出力される電圧を、以下、第３出力電圧という。そして、第２不揮発性メモリ素子４Ｍｂに１０が記録されているとき、共通ゲートＧＣに０Ｖが印加されつつ、４ｂｉｔ第１メモリ素子４Ｍに出力される電圧を、以下、第４出力電圧という。また、第２不揮発性メモリ素子４Ｍｂに０１が記録されているとき、共通ゲートＧＣに０Ｖが印加されつつ、４ｂｉｔ第１メモリ素子４Ｍから出力される電圧を、以下、第５出力電圧という。また、第２不揮発性メモリ素子４Ｍｂに００が記録されているとき、共通ゲートＧＣに０Ｖが印加されつつ、４ｂｉｔ第１メモリ素子４Ｍから出力される電圧を、以下、第６出力電圧という。この際、前記第３ないし第６入力電圧のうち、何れか１つの入力電圧で前記第３ないし第６出力電圧は相異なる。
したがって、共通ゲートＧＣに印加される電圧が前記第３、第４、第５または第６入力電圧に達した直後、共通ゲートＧＣに０Ｖが印加されたとき、４ｂｉｔ第１メモリ素子４Ｍから出力される前記第３、第４、第５または第６出力電圧を認知することによって、第２不揮発性メモリ素子４Ｍｂに記録されたビットデータが分かる。
前記第３ないし第６出力電圧は、電圧比較回路部ＶＣＰ１に印加される。前記第３ないし第６出力電圧は、第１不揮発性メモリ素子４Ｍａに記録されたビットデータによって異なるので、電圧比較回路部ＶＣＰ１は前述したように第１エンコーダＥＣ１から与えられるエンコーディング信号を分析して現在自身に印加された前記第３、第４、第５または第６出力電圧と第１不揮発性メモリ素子４Ｍａのビットデータ状態との関係を把握する
【０１６９】
例えば、電圧比較回路部ＶＣＰ１に第１エンコーダＥＣ１から１１というエンコーディング信号が与えられ、４ｂｉｔ第１メモリ素子４Ｍから前記第３出力電圧が印加された場合、電圧比較回路部ＶＣＰ１は第１エンコーダＥＣ１から与えられたエンコーディング信号１１を分析して、自身に印加された前記第３出力電圧が共通ゲートＧＣに前記第３入力電圧が印加された直後、共通ゲートＧＣに０Ｖが印加されつつ４ｂｉｔ第１メモリ素子４Ｍから出力された電圧であると判断する。このような判断によって、電圧比較回路部ＶＣＰ１は前記第３出力電圧と前記第３入力電圧との比（第３出力電圧／第３入力電圧）を計算して、前記第３出力電圧は第１不揮発性メモリ素子４Ｍａにビットデータ１１が記録されており、第２不揮発性メモリ素子４Ｍｂにビットデータ１１が記録されているとき、共通ゲートＧＣに０Ｖが印加されつつ４ｂｉｔ第１メモリ素子４Ｍから出力された電圧であると判断する。結果的に、電圧比較回路部ＶＣＰ１は４ｂｉｔ第１メモリ素子４Ｍから前記第３出力電圧が印加されるとき、第２不揮発性メモリ素子４Ｍｂにビットデータ１１が記録されたと判断し、第１エンコーダＥＣ１から与えられるエンコーディング信号１１の分析を通じて第１不揮発性メモリ素子４Ｍａにはビットデート１１が記録されたと判断して、４ｂｉｔ第１メモリ素子４Ｍにマルチビットデータ１１１１が記録されたと判断して１１１１を出力する。電圧比較回路部ＶＣＰ１に記載された内容は、前述した電圧比較回路部ＶＣＰ１の判断過程を数式で示したものである。
【０１７０】
例えば、電圧比較回路部ＶＣＰ１に記載された内容のうち、２．５／５⇒１１１１は前記第３出力電圧が２．５Ｖであり、前記第３入力電圧が５Ｖであるとき、４ｂｉｔ第１メモリ素子４Ｍにマルチビットデータ１１１１が記録されたと判断することを表す。
【０１７１】
前述したように、共通ゲートＧＣに前記第３ないし第６入力電圧のうち、何れか１つが印加されつつ電源Ｖｓからの電源供給は第１パストランジスタＰＴ１により自動的に遮断される。これと同時に、トランジスタＴにより共通ゲートＧＣに０Ｖが印加されて４ｂｉｔ第１メモリ素子４Ｍから電圧が出力される。このように出力される電圧は第２不揮発性メモリ素子４Ｍｂに記録された２ｂｉｔデータに関する情報を有している。したがって、第２不揮発性メモリ素子４Ｍｂに記録されたビットデータは共通ゲートＧＣに０Ｖが印加されるとき、４ｂｉｔ第１メモリ素子４Ｍから出力される電圧を測定して分かるので、第２不揮発性メモリ素子４Ｍｂに記録されたビットデータを読込むための別途の動作は不要である。このような理由で本発明の不揮発性メモリ素子についての読み込み動作時間を短縮しうる。
【０１７２】
第１及び第２不揮発性メモリ素子４Ｍａ、４Ｍｂの間に前述した第１メモリ素子Ｍの第１及び第不揮発性メモリ素子Ｍ１、Ｍ２間の相補的作用に立脚した電圧曲線（図２１）と類似した電圧曲線が存在するが、便宜上、図示は省略する。
一方、図２３の回路は、同等な機能を有する他の回路に代替できる。例えば、図２３の回路で、電圧比較回路部ＶＣＰ１を第２不揮発性メモリ素子４Ｍｂに記録されたビットデータだけを読込む手段と第１エンコーダＥＣ１から与えられる信号と前記手段から与えられる信号とを合わせて４ｂｉｔ第１メモリ素子４Ｍに記録されたマルチビットデータを出力する手段に代替できる。これについての一例は図２４に示された。
【０１７３】
図２４を参照すれば、４ｂｉｔ第１メモリ素子４Ｍの出力端に第３電圧比較器ＶＰ３３が連結されている。第３電圧比較器ＶＰ３３は、第１ないし第４比較器Ｐ２２、Ｐ３３、Ｐ４４、Ｐ５５を含む。第１ないし第４比較器Ｐ２２、Ｐ３３、Ｐ４４、Ｐ５５は第３電圧比較器ＶＰ３３に０Ｖが与えられるときだけ動作する。このために第３電圧比較器ＶＰ３３は、第１及び第２パストランジスタＰＴ１、ＰＴ２の間に連結されている。これにより、第１ないし第４比較器Ｐ２２、Ｐ３３、Ｐ４４、Ｐ５５は共通ゲートＧＣに０Ｖが印加される度に動作しうる。
【０１７４】
第３電圧比較器ＶＰ３３の第１ないし第４比較器Ｐ２２、Ｐ３３、Ｐ４４、Ｐ５５には、各々第１ないし第４基準電圧Ｖ２２、Ｖ３３、Ｖ４４、Ｖ５５が印加されている。前記第１ないし第４基準電圧Ｖ２２、Ｖ３３、Ｖ４４、Ｖ５５は、前記第３ないし第６出力電圧を考慮して決定する。
【０１７５】
すなわち、第１基準電圧Ｖ２２は、第２不揮発性メモリ素子４Ｍｂに記録されたビットデータが”００”であるとき、共通ゲートＧＣに０Ｖが印加されつつ４ｂｉｔ第１メモリ素子４Ｍから出力される前記第６出力電圧と同じ電圧でありうる。
【０１７６】
第２基準電圧Ｖ３３は、第２不揮発性メモリ素子４Ｍｂに記録されたビットデータが”０１”であるとき、共通ゲートＧＣに０Ｖが印加されつつ４ｂｉｔ第１メモリ素子４Ｍから出力される前記第５出力電圧と同一か、小さくありうる。しかし、第２基準電圧Ｖ３３は、前記第６出力電圧よりは大きいことが望ましい。
第３基準電圧Ｖ４４は、第２不揮発性メモリ素子４Ｍｂに記録されたビットデータが
”１０”であるとき、共通ゲートＧＣに０Ｖが印加されつつ４ｂｉｔ第１メモリ素子４Ｍから出力される前記第４出力電圧と同一か、小さくありうる。しかし、第３基準電圧Ｖ４４は、前記第５出力電圧よりは大きいことが望ましい。
【０１７７】
第４基準電圧Ｖ５５は、第２不揮発性メモリ素子４Ｍｂに記録されたビットデータが”１１”であるとき、共通ゲートＧＣに０Ｖが印加されつつ４ｂｉｔ第１メモリ素子４Ｍから出力される前記第３出力電圧と同一か、小さくありうる。しかし、第４基準電圧Ｖ５５は前記第４出力電圧よりは大きいことが望ましい。
【０１７８】
このような第１ないし第４基準電圧Ｖ２２、Ｖ３３、Ｖ４４、Ｖ５５によって４ｂｉｔ第１メモリ素子４Ｍの出力端から第３電圧比較器ＶＰ３３に前記第３出力電圧が印加されれば、第１ないし第４比較器Ｐ２２、Ｐ３３、Ｐ４４、Ｐ５５は何れも”１”に該当する信号を出力するので、第２エンコーダＥＣ１１に”１１１１”に該当する信号が入力される。そして、第３電圧比較器ＶＰ３３に前記第４出力電圧が印加されれば、第１ないし第３比較器Ｐ２２、Ｐ３３、Ｐ４４は何れも”１”に該当する信号を出力するが、第４比較器Ｐ５５は”０”に該当する信号を出力し、第２エンコーダＥＣ１１へ”０１１１”に該当する信号が入力される。また、第３電圧比較器ＶＰ３３に前記第５出力電圧が印加されれば、第１及び第２比較器Ｐ２２、Ｐ３３は何れも”１”に該当する信号を出力するが、第３及び第４比較器Ｐ４４、Ｐ５５は何れも”０”に該当する信号を出力して第２エンコーダＥＣ１１へ”００１１”に該当する信号が入力される。また、第３電圧比較器ＶＰ３３に前記第６出力電圧が印加されれば、第２ないし第４比較器Ｐ３３、Ｐ４４、Ｐ５５は何れも”０”に該当する信号を出力するが、第１比較器Ｖ２２は”１”に該当する信号を出力して第２エンコーダＥＣ１１へ”０００１”に該当する信号が入力される。
【０１７９】
前述したように第３電圧比較器ＶＰ３３から”１１１１”、”０１１１”、”００１１”または”０００１”に該当する信号が入力されれば、第２エンコーダＥＣ１１は決まった規則によって前記入力された信号をビットデータ”１１”、”１０”、”０１”または”００”にエンコーディングして第３エンコーダＯＵ２に送る。
第３エンコーダＯＵ２は、第１エンコーダＥＣ１と第２エンコーダＥＣ１１とに連結されている。第３エンコーダＯＵ２は前述したように第２エンコーダＥＣ１１からビットデータ”１１”、”１０”、”０１”または”００”を入力されるだけでなく、第１エンコーダＥＣ１からビットデータ”１１”、”１０”、”０１”または”００”を入力される。第１エンコーダＥＣ１から受けた前記ビットデータは４ｂｉｔ第１メモリ素子４Ｍの第１不揮発性メモリ素子４Ｍａに記録されたビットデータであり、第２エンコーダＥＣ１１から受けた前記ビットデータは第２不揮発性メモリ素子４Ｍｂに記録されたビットデータである。第３エンコーダＯＵ２は第１エンコーダＥＣ１から受けた前記ビットデータと第２エンコーダＥＣ１１から受けた前記ビットデータとを合わせて４ｂｉｔ第１メモリ素子４Ｍに記録された４ｂｉｔのマルチビットデータを出力する。第３エンコーダＯＵ２から出力された前記４ｂｉｔのマルチビットデータで前の２ビットは第１エンコーダＥＣ１から受取ったものであり、後方の２ビットは第２エンコーダＥＣ１１から受取ったものである。
【０１８０】
４ｂｉｔ第１メモリ素子４Ｍで第１不揮発性メモリ素子４Ｍａと第２不揮発性メモリ素子４Ｍｂの選定は任意的であるために、前記４ｂｉｔのマルチビットデータの構成は前記と逆であり得る。
図２５は、４ｂｉｔのデータを表現できる第１不揮発性メモリ素子８Ｍａと４ｂｉｔのデータを表現できる第２不揮発性メモリ素子８Ｍｂとを含んで、８ｂｉｔのデータを表現できる第１メモリ素子８Ｍ（以下、８ｂｉｔ第１メモリ素子）の読み込み動作と関連した回路を示す。
【０１８１】
図２５に示す８ｂｉｔ第１メモリ素子の読み込み動作用回路の構成は、図１９に示す２ｂｉｔ第１メモリ素子Ｍの読み込み動作用回路の構成や図２３に示す４ｂｉｔ第１メモリ素子の読み込み動作用回路の構成と同一である。但し、印加される電圧と電圧比較器に含まれた比較器の数が異なるだけである。
【０１８２】
図２５と関連した説明で図１９に示す回路に使われた部材と同じ部材については、図１９の回路に使用した参照番号や符号をそのまま使用し、それについての説明は省略する。
図２５を参照すれば、第２パストランジスタＰＴ２に第２電圧比較器ＶＰ２２２が連結されており、第２電圧比較器ＶＰ２２２に第１エンコーダＥＣ２が連結されている。そして、８ｂｉｔ第１メモリ素子８Ｍの出力端と第１エンコーダＥＣ２に電圧比較回路部ＶＣＰ２が連結されている。第２電圧比較器ＶＰ２２２は第１ないし第１６比較器１Ｐ，．．．，１６Ｐを含む。第１ないし第１６比較器１Ｐ，．．．，１６Ｐは各々２つの入力端子を有するが、そのうち１つの入力端子は第２パストランジスタＰＴ２に共通で連結されており、残りの入力端子には基準電圧が印加されている。
【０１８３】
一方、電源Ｖｓから８ｂｉｔ第１メモリ素子８Ｍの共通ゲートＧＣに印加された電圧を直線的に低下させて行く過程で、８ｂｉｔ第１メモリ素子８Ｍは印加される電圧が第１ないし第１６入力電圧になるとき、活性化され始める。すなわち、前記第１ないし第１６入力電圧で８ｂｉｔ第１メモリ素子８Ｍは第１電圧比較器ＶＰ１に印加された基準電圧である１００ｍＶより大きい電圧、例えば、１０１ｍＶを出力する。これにより、第１電圧比較器ＶＰ１は８ｂｉｔ第１メモリ素子８Ｍに前記第１ないし第１６入力電圧が印加される度に動作する。前記第１ないし第１６入力電圧は、第１不揮発性メモリ素子８Ｍａに記録された４ｂｉｔのマルチビットデータについての情報を有している。したがって、前記第１ないし第１６入力電圧のうち、何れの電圧で第１電圧比較器ＶＰ１が動作されているかを感知することによって、第１不揮発性メモリ素子８Ｍａに記録された４ｂｉｔのマルチビットデータを読込める。第２電圧比較器ＶＰ２２２は、このためのものであって、共通ゲートＧＣに前記第１ないし第１６入力電圧のうち、何れか１つの入力電圧が入力されつつ、電源Ｖｓからの電源供給が遮断され、共通ゲートＧＣに印加された前記何れか１つの入力電圧が第２電圧比較器ＶＰ２２２に印加される。同時に第１電圧比較器ＶＰ１から１に該当する信号が第２電圧比較器ＶＰ２２２に与えられて第２電圧比較器ＶＰ２２２の第１ないし第１６比較器１Ｐ，．．．，１６Ｐは各々自身に入力された前記何れか１つの入力電圧と基準電圧とを比較し、その結果を第１エンコーダＥＣ２に出力する。第１ないし第１６比較器１Ｐ，．．．，１６Ｐに各々第１ないし第１６基準電圧が印加されている。前記第１ないし第１６基準電圧は８ｂｉｔ第１メモリ素子８Ｍの共通ゲートＧＣに印加される前記第１６ないし第１入力電圧と同一であることが望ましい。前記第１ないし第１６入力電圧が相異なるので、前記第１ないし第１６基準電圧も相異なる。したがって、前記第１ないし第１６入力電圧に対する第２電圧比較器ＶＰ２２２の出力される１６個の信号は何れも異なる。
【０１８４】
例えば、第２電圧比較器ＶＰ２２２に前記第５入力電圧、例えば、１３Ｖが印加されれば、前記第５入力電圧は第１ないし第１６比較器１Ｐ，．．．，１６Ｐに同時に入力されて各比較器に印加された基準電圧と比較される。その結果、２Ｖの基準電圧が印加された第１比較器１Ｐないし１３Ｖの基準電圧が印加された第１２比較器１２Ｐから１に該当する信号が出力され、１３Ｖより大きい基準電圧が印加された第１３ないし第１６比較器１３Ｐ，．．．，１６Ｐから０に該当する信号が出力され、第２電圧比較器ＶＰ２２２から００００１１１１１１１１１１１１に該当する信号が出力される。第２電圧比較器ＶＰ２２２に前記第１入力電圧、例えば１７Ｖが入力されれば、同じ理由で第２電圧比較器ＶＰ２２２から１１１１１１１１１１１１１１１１に該当する信号が出力される。
【０１８５】
このように第２電圧比較器ＶＰ２２２で４ｂｉｔ第１不揮発性メモリ素子８Ｍａの１６個のデータ状態と同じ数である１６個の信号が発生するので、第２電圧比較器ＶＰ２２２から発生する１６個の信号と４ｂｉｔ第１不揮発性メモリ素子８Ｍａの１６個のデータ状態が一対一に対応するように設計規則を定められる。
【０１８６】
第１エンコーダＥＣ２はこのような設計規則によって第２電圧比較器ＶＰ２２２から入力される前記１６ビット信号を４ｂｉｔ第１不揮発性メモリ素子８Ｍａに記録されうる１６個のマルチビットデータ００００，．．．，１１１１のうち、何れか１つ、例えば、第２電圧比較器ＶＰ２２２で１１１１１１１１１１１１１１１１に該当する信号が入力された場合、これを１１１１とエンコーディングして、１１１１に該当する信号を電圧比較回路部ＶＣＰ２に出力する。
【０１８７】
第２電圧比較器ＶＰ２２２から第１エンコーダＥＣ２に入力された信号、例えば、１１１１１１１１１１１１１１１１に該当する信号は第２電圧比較器ＶＰ２２２に前記第１ないし第１６入力電圧のうち、何れか１つが印加されることによって、第２電圧比較器ＶＰ２２２に印加される入力電圧によって異なる。したがって、第１エンコーダＥＣ２から電圧比較回路部ＶＣＰ２に出力される信号も第２電圧比較器ＶＰ２２２に印加される入力電圧によって変わる。これは、第１エンコーダＥＣ２から出力される信号は第２電圧比較器ＶＰ２２２に印加された入力電圧についての情報を含んでいることを意味する。したがって、電圧比較回路部ＶＣＰ２は第１エンコーダＥＣ２から入力される信号を通じて第２電圧比較器ＶＰ２２２に印加された入力電圧、すなわち共通ゲートＧＣに印加された入力電圧が分かる。４ｂｉｔ第１不揮発性メモリ素子８Ｍａに記録されたマルチビットデータによって共通ゲートＧＣに印加される入力電圧が異なるので、共通ゲートＧＣに前記第１ないし第１６入力電圧のうち、どの電圧が印加されたかが分かれば、４ｂｉｔ第１不揮発性メモリ素子８Ｍａに記録されたマルチビットデータが分かることになる。
【０１８８】
一方、図２１に示す２ｂｉｔ第１メモリ素子Ｍの電圧特性曲線のように８ｂｉｔ第１メモリ素子８Ｍも電圧特性曲線を有するが、図２７はこれを示す。
図２７で第１グラフ群ＧＧ１は、８ｂｉｔ第１メモリ素子８Ｍの電流−電圧特性を表し、第２グラフ群ＧＧ２は、電圧特性、すなわち印加電圧による出力電圧の変化を表す。
【０１８９】
第１グラフ群ＧＧ１の各グラフと同様に、第２グラフ群ＧＧ２の各グラフは８ｂｉｔ第１メモリ素子８Ｍに記録されうるマルチビットデータと関連している。したがって、第２グラフ群ＧＧ２を用いて８ｂｉｔ第１メモリ素子８Ｍに記録されたマルチビットデータを読込みうる。
【０１９０】
第２グラフ群ＧＧ２を参照すれば、第２グラフ群ＧＧ２に含まれたグラフは相異なる電圧から始まり、０Ｖで相異なる出力電圧を有することが分かる。第２グラフ群ＧＧ２の各グラフの開始は、８ｂｉｔ第１メモリ素子８Ｍの活性化を意味するところ、第２グラフ群ＧＧ２で各グラフが始まる電圧は８ｂｉｔ第１メモリ素子８Ｍの共通ゲートＧＣに印加する前記第１ないし第１４入力電圧であると見られる。第１５及び第１６入力電圧と関連したグラフは便宜上、図示を省略した。
【０１９１】
図２７から図２５に示す回路の８ｂｉｔ第１メモリ素子８Ｍの共通ゲートＧＣに印加される電圧が前記第１ないし第１６入力電圧のうち、何れか１つの電圧になったということは、図２７の第２グラフ群ＧＧ２のうち、１つのグラフが選択されたということを意味する。
第２グラフ群ＧＧ２より何れか１つのグラフが選択されれば、選択されたグラフの０Ｖでの値、すなわち出力電圧が決まる。前記選択されたグラフの０Ｖでの値は、８ビット第１メモリ素子８Ｍの共通ゲートＧＣに印加された電圧が第１ないし第１６入力電圧のいずれか1つになったことで電源から共通ゲートＧＣへ印加される電圧が遮断され、その電圧遮断後に８ビット第１メモリ素子８Ｍの共通ゲートＧＣへ電圧０Ｖが印加されるときに８ビット第１メモリ素子８Ｍから出力される電圧である。共通ゲートＧＣに０Ｖが印加されたとき、出力される電圧は４ｂｉｔ第２不揮発性メモリ素子８Ｍｂに記録される１６個のマルチビットデータによって異なる。したがって、共通ゲートＧＣに０Ｖが印加されたときに、８ｂｉｔ第１メモリ素子８Ｍの出力端で測定される出力電圧により、４ｂｉｔ第２不揮発性メモリ素子８Ｍｂに記録されたマルチビットデータが分かる。前記出力電圧が電圧比較回路部ＶＣＰ２に印加される。
【０１９２】
電圧比較回路部ＶＣＰ２は、４ｂｉｔ第１メモリ素子４Ｍの読み込み動作と関連した回路（図２３参照）の電圧比較回路部ＶＣＰ１と同じ過程を経て８ｂｉｔ第１メモリ素子８Ｍから与えられる前記出力電圧と第１エンコーダＥＣ２から与えられる信号から前記出力電圧が４ｂｉｔ第１不揮発性メモリ素子８Ｍｂに記録される１６個のマルチビットデータのうち、何れか１つのマルチビットデータに該当するかを判断する。すなわち、４ｂｉｔ第１不揮発性メモリ素子８Ｍｂに記録されたマルチビットデートを読込む。
【０１９３】
電圧比較回路部ＶＣＰ２は、このように第１エンコーダＥＣ２から与えられる信号で４ｂｉｔ第１不揮発性メモリ素子８Ｍａに記録された４ｂｉｔのマルチビットデータ、１１１１，１１１０，…，１０００，０１１１，…，０００１または００００を読込み、共通ゲートＧＣに０Ｖが印加されるとき、４ｂｉｔ第１メモリ素子８Ｍから出力される出力電圧から４ｂｉｔ第２不揮発性メモリ素子８Ｍｂに記録された４ｂｉｔマルチビットデータを読み込んだ後、前記読み込んだ４ｂｉｔマルチビットデータを合わせて８ｂｉｔ第１メモリ素子８Ｍに記録された８ｂｉｔのマルチビットデータ、例えば、１０１０１０１１を出力する。
【０１９４】
一方、図２５の回路は、同等な機能をする回路に変形されうる。例えば、図２５の回路で電圧比較回路部ＶＣＰ２は４ｂｉｔ第２不揮発性メモリ素子８Ｍｂに記録されたマルチビットデータを読込む機能を行う第１手段と第１及び第２不揮発性メモリ素子８Ｍａ、８Ｍｂに記録されたマルチビットデータを合わせて８ｂｉｔ第１メモリ素子８Ｍに記録されたマルチビットデータを出力する機能を行う第２手段に代替することもできる。
図２６は、前記第１及び第２手段を含む回路の一例を示す。図２６についての説明は図２５と異なる部分に限定する。
図２６を参照すれば、８ｂｉｔ第１メモリ素子８Ｍの出力端に第３電圧比較器ＶＰ３３３が連結されている。第３電圧比較器ＶＰ３３３に第２エンコーダＥＣ２２が連結されている。そして、第１及び第２エンコーダＥＣ２、ＥＣ２２に第３エンコーダＯＵ３が連結されている。
【０１９５】
第３電圧比較器ＶＰ３３３は、４ｂｉｔ第１不揮発性メモリ素子８Ｍｂに記録されたマルチビットデータを読込むための手段の１つであって、０Ｖで動作される。このために第３電圧比較器ＶＰ３３３は、第１及び第２パストランジスタＰＴ１、ＰＴ２の間に連結されている。第３電圧比較器ＶＰ３３３は、第１７ないし第３２比較器１Ｐ’，…，１６Ｐ’を含む。第１７ないし第３２比較器１Ｐ’，…，１６Ｐ’は、第２電圧比較器ＶＰ２２２の第１ないし第１６比較器１Ｐ，．．．，１６Ｐを用いて４ｂｉｔ第１不揮発性メモリ素子８Ｍａに記録された４ビットのマルチビットデータを読込む方式と同様に、４ｂｉｔ第２不揮発性メモリ素子８Ｍｂに記録された４ビットのマルチビットデータを読込む。
【０１９６】
第１７ないし第３２比較器１Ｐ’，…，１６Ｐ’に各々第１７ないし第３２基準電圧ＶＶ２，ＶＶ３，…，ＶＶ１７が印加されている。第１７ないし第３２基準電圧ＶＶ２，…，ＶＶ１７は４ｂｉｔ第２不揮発性メモリ素子８Ｍｂが有し得る１６個のマルチビットデータを考慮して決定する。４ｂｉｔ第２不揮発性メモリ素子８Ｍｂが有し得る１６個のマルチビットデータは共通ゲートＧＣに印加される電圧が第１，第２，…，第１５または第１６入力電圧になった後、共通ゲートＧＣに０Ｖが印加されたとき、８ｂｉｔ第１メモリ素子８Ｍから出力される第１，第２，…，第１５または第１６出力電圧と直接的に関連している。したがって、第１７ないし第３２基準電圧ＶＶ２，…，ＶＶ１７は前記第１ないし第１６出力電圧を考慮して決定することが望ましい。前記第１出力電圧で前記第１６出力電圧に行くほど電圧は低下する。
【０１９７】
第１７基準電圧ＶＶ２は、前記第１ないし第１６出力電圧のうち、一番低い電圧の前記第１６出力電圧と同じであることが望ましい。第１８基準電圧ＶＶ３は、前記第１５出力電圧と同じか低く、前記第１６出力電圧よりは高いことが望ましい。第１９基準電圧ＶＶ４は前記第１５出力電圧より高く、前記第１４出力電圧より低いか、同じであることが望ましい。第２０基準電圧ＶＶ５は、前記第１４出力電圧より高く、前記第１３出力電圧より低いか、同じであることが望ましい。第２１基準電圧ＶＶ６は、前記第１３出力電圧よりは高く、前記第１２出力電圧よりは低いか、同じであることが望ましい。第２２基準電圧ＶＶ７は、前記第１２出力電圧より高く、前記第１１出力電圧より低いか、同じであることが望ましい。第２３基準電圧ＶＶ８は、前記第１１出力電圧より高く、前記第１０出力電圧より低いか、同じであることが望ましい。第２４基準電圧ＶＶ９は、前記第１０出力電圧より高く、前記第９出力電圧より低いか、同じであることが望ましい。第２５基準電圧ＶＶ１０は前記第９出力電圧より高く、前記第８出力電圧より低いか、同じであることが望ましい。第２６基準電圧ＶＶ１１は前記第８出力電圧より高く、前記第７出力電圧より低いか、同じであることが望ましい。第２７基準電圧ＶＶ１２は、前記第７出力電圧より高く、前記第６出力電圧より低いか、同じであることが望ましい。第２８基準電圧ＶＶ１３は、前記第６出力電圧より高く、前記第５出力電圧より低いか、同じであることが望ましい。第２９基準電圧ＶＶ１４は、前記第５出力電圧より高く、前記第４出力電圧より低いか、同じであることが望ましい。第３０基準電圧ＶＶ１５は、前記第４出力電圧より高く、前記第３出力電圧より低いか、同じであることが望ましい。第３１基準電圧ＶＶ１６は前記第３出力電圧より高く、前記第２出力電圧より低いか、同じであることが望ましい。第３２基準電圧ＶＶ１７は、前記第２出力電圧より高く、前記第１出力電圧と同じか、低いことが望ましい。
【０１９８】
第１７ないし第３２基準電圧Ｖ２２，…，ＶＶ１７がこのようであるために、第３電圧比較器ＶＰ３３３に前記第１，…，第１５または第１６出力電圧が印加されたとき、第３電圧比較器ＶＰ３３３から出力される１６個の１６ビット信号は相異なる。したがって、４ｂｉｔ第２不揮発性メモリ素子８Ｍｂが有し得る１６個のマルチビットデータと前記１６個の１６ビット信号を一対一にマッチングさせ、これにより第３電圧比較器ＶＰ３３３から出力される信号、すなわち１６ビット信号を分析して４ｂｉｔ第２不揮発性メモリ素子８Ｍｂに記録された４ビットのマルチビットデータを読込みうる。
例えば、第３電圧比較器ＶＰ３３３から出力される１６個の１６ビット信号のうち、３個の１６ビット信号が”１１１１１１１１１１１１１１１”、”０１１１１１１１１１１１１１１１”及び”００１１１１１１１１１１１１１１”とし、４ｂｉｔ第２不揮発性メモリ素子８Ｍｂに記録される１６個のマルチビットデータのうち、前記３個の１６ビット信号とマッチングさせる３個のマルチビットデータを”１１１１”、”１１１０”及び”１１０１”とするとき、第３電圧比較器ＶＰ３３３から出力される１６ビット信号が”０１１１１１１１１１１１１１１１”である場合、４ｂｉｔ第２不揮発性メモリ素子８Ｍｂで４ｂｉｔのマルチビットデータ”１１１０”を読み込んだと見なし得る。
【０１９９】
第２エンコーダＥＣ２２は、第３電圧比較器ＶＰ３３３から出力される１６ビット信号をエンコーディングして、この信号とマッチングさせる４ビットのデータとして出力する。
【０２００】
第３エンコーダＯＵ３は、第１エンコーダＥＣ２から入力される４ビットデータと第２エンコーダＥＣ２２から入力される４ビットデータとを合わせて８ビットデータを出力する。第３エンコーダＯＵ３から出力された前記８ビットデータは８ｂｉｔ第１メモリ素子８Ｍに記録されたマルチビットデータである。
【０２０１】
次いで、前述した第１メモリ素子Ｍ、４Ｍまたは８Ｍを含む本発明の実施形態による論理素子について説明する。
【０２０２】
＜ＮＡＮＤ型論理素子＞
図２８を参照すれば、本発明の実施形態によるＮＡＮＤ型論理素子（以下、本発明のＮＡＮＤ素子）は、Ｎ型第１不揮発性メモリ素子６０、Ｐ型第１不揮発性メモリ素子６２、Ｐ型第２不揮発性メモリ素子６４及びＮ型第２不揮発性メモリ素子６６を含む。Ｎ型第１不揮発性メモリ素子６０、Ｐ型第１不揮発性メモリ素子６２、Ｐ型第２不揮発性メモリ素子６４及びＮ型第２不揮発性メモリ素子６６は、順次に積層されている。Ｐ型第１不揮発性メモリ素子６２の上にＮ型第２不揮発性メモリ素子６６を向かい合わせた状態で積層させ、Ｐ型第１不揮発性メモリ素子６２のゲート積層物６２ｇとＮ型第１不揮発性メモリ素子６０のゲート積層物６０ｇとが対向し、Ｐ型第２不揮発性メモリ素子６４のゲート積層物６４ｇとＮ型第２不揮発性メモリ素子６６のゲート積層物６６ｇとが対向する。
Ｎ型第１不揮発性メモリ素子６０は、第１基板６０ａ、第１基板６０ａ上に積層された絶縁層６０ｂ、絶縁層６０ｂ上に備えられたトレンチ型素子分離層６０ｃ１と第１及び第２不純物領域６０ｃｓ、６０ｃｄとチャンネル６０ｃｃ、チャンネル６０ｃｃ上に備えられたゲート積層物６０ｇ、第１及び第２不純物領域６０ｃｓ、６０ｃｄに各々連結されて、素子分離層６０ｃ１上に延伸された第１及び第２コンタクトパッド層６０ｅ１、６０ｅ２を含む。チャンネル６０ｃｃは、第１及び第２不純物領域６０ｃｓ、６０ｃｄ間に存在する。ゲート積層物６０ｇは、第１絶縁層ｇ１、データ保存層Ｇ２、第２絶縁層Ｇ３及びコントロールゲートｇ４が順次に積層されたものである。第１及び第２コンタクトパッド層６０ｅ１、６０ｅ２の素子分離層６０ｃ１上に延伸された部分の長さは任意に定めることができるが、図２８に示すようにＮ型第１及び第２不揮発性メモリ素子６０、６６とＰ型第１及び第２不揮発性メモリ素子６２、６４に備えられたコンタクトパッド層６０ｅ１、６０ｅ２、６２ｅ１、６２ｅ２、６４ｅ１、６４ｅ２、６６ｅ１、６６ｅ２が何れも同じ垂直面に備えられた場合、第１及び第２コンタクトパッド層６０ｅ１、６０ｅ２の素子分離層６０ｃ１上に延伸された部分は、他の不揮発性メモリ素子６２、６４、６６のコンタクトパッド層６２ｅ１、６２ｅ２、６４ｅ１、６４ｅ２、６６ｅ１、６６ｅ２の延伸された部分より長いことが望ましい。第１不純物領域６０ｃｓがソース領域である場合、第２不純物領域６０ｃｄはドレイン領域になる。反対の場合も成立する。ゲート積層物６０ｇと第１及び第２コンタクトパッド層６０ｅ１、６０ｅ２は、表面が平坦な第１層間絶縁層６０ｄで覆われている。
【０２０３】
Ｐ型第１不揮発性メモリ素子６２は、絶縁層６２ｂ、トレンチ型素子分離層６２ｃ１、チャンネル６２ｃｃ、第１及び第２不純物領域６２ｃｄ、６２ｃｓ、第１及び第２コンタクトパッド層６２ｅ１、６２ｅ２、ゲート積層物６２ｇを含む。素子分離層６２ｃ１とチャンネル６２ｃｃは、Ｎ型第１不揮発性メモリ素子６０と対向する絶縁層６２ｂの一面に備えられている。チャンネル６２ｃｃは、素子分離層６２ｃ１の間に存在する。ゲート積層物６２ｇはチャンネル６２ｃｃ上に備えられている。ゲート積層物６２ｇは第１絶縁層６２ｇ１、データ保存層６２ｇ２、第２絶縁層６２ｇ３及びコントロールゲート６２ｇ４が順次に積層されたものである。第１及び第２コンタクトパッド層６２ｅ１、６２ｅ２は、各々第１及び第２不純物領域６２ｃｄ、６２ｃｓに連結されて素子分離層６２ｃ１上に延伸されている。図２８に示すようにＮ型及びＰ型第１不揮発性メモリ素子６０、６２の第１コンタクトパッド層６０ｅ１、６２ｅ１と第２コンタクトパッド層６０ｅ２、６２ｅ２が何れも同一な垂直面に備えられた場合、ｐ型第１不揮発性素子６２の第１及び第２コンタクトパッド層６２ｅ１、６２ｅ２が素子分離層６２ｃ１上に延伸された長さはＮ型第１不揮発性メモリ素子６０の第１及び第２コンタクトパッド層６０ｅ１、６０ｅ２が素子分離層６０ｃ１上に延伸された長さより短いことが望ましい。しかし、Ｎ型第１不揮発性メモリ素子６０の第１及び第２コンタクトパッド層６０ｅ１、６０ｅ２とＰ型第１不揮発性メモリ素子６２の第１及び第２コンタクトパッド層６２ｅ１、６２ｅ２が相異なる垂直面に備えられた場合、第１及び第２コンタクトパッド層６２ｅ１、６２ｅ２の前記延伸された長さは任意的でありうる。したがって、第１及び第２コンタクトパッド層６２ｅ１、６２ｅ２の前記延伸された長さは下に形成された第１及び第２コンタクトパッド層６０ｅ１、６０ｅ２が素子分離層６０ｃ１上に延伸された長さと同じか、さらに短くありうる。第１及び第２コンタクトパッド層６２ｅ１、６２ｅ２とゲート積層物６２ｇは、表面が平坦な第２層間絶縁層６２ｄで覆われている。第２層間絶縁層６２ｄと第１層間絶縁層６０ｄとの表面はボンディングされている。
【０２０４】
Ｐ型第２不揮発性メモリ素子６４は、絶縁層６４ｂを備え、絶縁層６４ｂ上にチャンネル６４ｃｃと第１及び第２不純物領域６４ｃｓ、６４ｃｄとを含む半導体基板を備え、チャンネル６４ｃｃ上にゲート積層物６４ｇを備える。また、一端が第１及び第２不純物領域６４ｃｓ、６４ｃｄに連結され、他端が素子分離層６４ｃ１上に延伸された第１及び第２コンタクトパッド層６４ｅ１、６４ｅ２を備える。第１及び第２不純物領域６４ｃｓ、６４ｃｄにｐ型導電性不純物が所定の濃度で含まれている。第１及び第２コンタクトパッド層６４ｅ１、６４ｅ２が素子分離層６４ｃ１上に延伸された長さはＮ型第１不揮発性メモリ素子６２の第１及び第２コンタクトパッド層６２ｅ１、６２ｅ２が素子分離層６２ｃ１上に延伸された長さより短い。第１及び第２コンタクトパッド層６４ｅ１、６４ｅ２と第１及び第２コンタクトパッド層６２ｅ１、６２ｅ２とが相異なる垂直面に備えられた場合、第１及び第２コンタクトパッド層６４ｅ１、６４ｅ２の前記延伸された長さは、第１及び第２コンタクトパッド層６２ｅ１、６２ｅ２の前記延伸された長さと同じか、長くありうる。ゲート積層物６４ｇは、順次に積層された第１絶縁層６４ｇ１、データ保存層６４ｇ２、第２絶縁層６４ｇ３及びコントロールゲート６４ｇ４を含む。第１及び第２コンタクトパッド層６４ｅ１、６４ｅ２とゲート積層物６４ｇは、何れも第３層間絶縁層６４ｄで覆われている。第３層間絶縁層６４ｄの表面は平坦である。
【０２０５】
Ｎ型第２不揮発性メモリ素子６６は、絶縁層６６ｂを含む。絶縁層６６ｂ上にチャンネル６６ｃｃと第１及び第２不純物領域６６ｃｄ、６６ｃｓとを含む半導体基板が形成されている。第１及び第２不純物領域６６ｃｄ、６６ｃｓにｎ型導電性不純物が与えられた濃度でドーピングされている。前記半導体基板の周りの絶縁層６６ｂ上に素子分離層６６ｃ１が存在する。チャンネル６６ｃｃ上にゲート積層物６６ｇが備えられている。ゲート積層物６６ｇはトンネリング層として使われる第１絶縁層６６ｇ１、データ保存層６６ｇ２、第２絶縁層６６ｇ３及びコントロールゲート６６ｇ４が順次に積層されたものである。第１及び第２不純物領域６６ｃｄ、６６ｃｓに各々第１及び第２コンタクトパッド層６６ｅ１、６６ｅ２の一端が連結されている。第１及び第２コンタクトパッド層６６ｅ１、６６ｅ２の他端は隣接した素子分離層６６ｃ１上に延伸されている。第１及び第２コンタクトパッド層６６ｅ１、６６ｅ２が素子分離層６６ｃ１上に延伸された長さはＰ型第２不揮発性メモリ素子６４の第１及び第２コンタクトパッド層６４ｅ１、６４ｅ２が隣接した素子分離層６４ｃ１上に延伸された長さより短い。図２８の図示とは異なって、第１及び第２コンタクトパッド層６６ｅ１、６６ｅ２と第１及び第２コンタクトパッド層６４ｅ１、６４ｅ２とが相異なる垂直面に備えられた場合、第１及び第２コンタクトパッド層６６ｅ１、６６ｅ２の前記延伸された長さは第１及び第２コンタクトパッド層６４ｅ１、６４ｅ２の前記延伸された長さと同じか、長くありうる。このような第１及び第２コンタクトパッド層６４ｅ１、６４ｅ２とゲート積層物６６ｇは、表面が平坦な第４層間絶縁層６６ｄで覆われている。第４層間絶縁層６６ｄの表面は第３層間絶縁層６４ｄの表面にボンディングされている。
【０２０６】
一方、Ｎ型第２不揮発性メモリ素子６６の絶縁層６６ｂ、素子分離層６６ｃ１、第４層間絶縁層６６ｄ、Ｐ型第２不揮発性メモリ素子６４の第３層間絶縁層６４ｄ、素子分離層６４ｃ１、絶縁層６４ｂ、Ｐ型第１不揮発性メモリ素子６２の絶縁層６２ｂ、素子分離層６２ｃ１、第２層間絶縁層６２ｄ及びＮ型第１不揮発性メモリ素子６０の第１層間絶縁層６０ｄよりなる積層物（以下、第１積層物）に第１コンタクトパッド層６０ｅ１が露出される第１ビアホールＨ５ａと第２コンタクトパッド層６０ｅ２が露出される第２ビアホールＨ５ｂが形成されている。第１及び第２ビアホールＨ５ａ、Ｈ５ｂは各々第１及び第２導電性プラグＰ５ａ、Ｐ５ｂで充填されている。そして、Ｎ型第２不揮発性メモリ素子６６の絶縁層６６ｂ、素子分離層６６ｃ１、第４層間絶縁層６６ｄ、Ｐ型第２不揮発性メモリ素子６４の第３層間絶縁層６４ｄ、素子分離層６４ｃ１、絶縁層６４ｂ、Ｐ型第１不揮発性メモリ素子６２の絶縁層６２ｂ、素子分離層６２ｃ１及び第２層間絶縁層６２ｄよりなる積層物（以下、第２積層物）に第１コンタクトパッド層６２ｅ１が露出される第３ビアホールＨ６ａと第２コンタクトパッド層６２ｅ２が露出される第４ビアホールＨ６ｂが形成されている。第３及び第４ビアホールＨ６ａ、Ｈ６ｂは各々第３及び第４導電性プラグＰ６ａ、Ｐ６ｂで充填されている。また、Ｎ型第２不揮発性メモリ素子６６の絶縁層６６ｂ、素子分離層６６ｃ１、第４層間絶縁層６６ｄ及びＰ型第２不揮発性メモリ素子６４の第３層間絶縁層６４ｄよりなる積層物（以下、第３積層物に第１コンタクトパッド層６４ｅ１が露出される第５ビアホールＨ７ａと第２コンタクトパッド層６４ｅ２が露出される第６ビアホールＨ７ｂが形成されている。第５及び第６ビアホールＨ７ａ、Ｈ７ｂは各々第５及び第６導電性プラグＰ７ａ、Ｐ７ｂで充填されている。また、Ｎ型第２不揮発性メモリ素子６６の絶縁層６６ｂ、素子分離層６６ｃ１及び第４層間絶縁層６６ｄよりなる積層物（以下、第４積層物）に第１コンタクトパッド層６６ｅ１が露出される第７ビアホールＨ８ａと第２コンタクトパッド層６６ｅ２が露出される第８ビアホールＨ８ｂが形成されている。第７及び第８ビアホールＨ８ａ、Ｈ８ｂは各々第７及び第８導電性プラグＰ８ａ、Ｐ８ｂで充填されている。Ｎ型第２不揮発性メモリ素子６６の絶縁層６６ｂ上に第１、第３、第５及び第７導電性プラグＰ５ａ、Ｐ６ａ、Ｐ７ａ、Ｐ８ａを連結する第１パッド層７０が備えられており、第４及び第６導電性プラグＰ６ｂ、Ｐ７ｂを連結する第２パッド層７４が備えられている。絶縁層６６ｂ上には、また第２及び第８導電性プラグＰ５ｂ、Ｐ８ｂを連結する第３パッド層７６が備えられている。第３パッド層７６は、第２パッド層７４の周りに備えられている。第２及び第３パッド層７４、７６は非接触状態である。
Ｎ型第２不揮発性メモリ素子６６の絶縁層６６ｂ上には、また第１及び第２ゲートパッド層７２ａ、７２ｂが備えられている。第１及び第２ゲートパッド層７２ａ、７２ｂは非接触状態である。第１ゲートパッド層７２ａはＮ型第１不揮発性メモリ素子６０のゲート積層物６０ｇとＰ型第１不揮発性メモリ素子６２のゲート積層物６２ｇに連結される。そして、第２ゲートパッド層７２ｂはＰ型第２不揮発性メモリ素子６４のゲート積層物６４ｇとＮ型第２不揮発性メモリ素子６６のゲート積層物６６ｇに連結される。
図２８に図示していないが、第１ゲートパッド層７２ａとゲート積層物６０ｇ、６２ｇとを連結し、第２ゲートパッド層７２ｂとゲート積層物６４ｇ、６６ｇとを連結するために、前記第１積層物にＮ型第１不揮発性メモリ素子６０のゲート積層物６０ｇのコントロールゲートｇ４が露出される第１ゲートビアホールが形成されている。そして、前記第２積層物にゲート積層物６２ｇのコントロールゲート６２ｇ４が露出される第２ゲートビアホール、前記第３積層物にゲート積層物６４ｇのコントロールゲート６４ｇ４が露出される第３ゲートビアホール及び前記第４積層物にゲート積層物６６ｇのコントロールゲート６６ｇ４が露出される第４ゲートビアホールが各々形成されている。前記第１ないし第４ゲートビアホールは、第１ないし第４ゲート導電性プラグ（図示せず）で充填されている。前記第１及び第２ゲート導電性プラグは、第１ゲートパッド層７２ａに連結されており、前記第３及び第４ゲート導電性プラグは第２ゲートパッド層７２ｂに連結されている。前記第１ないし第４ゲート導電性プラグは、非接触状態であることが望ましい。したがって、ゲート積層物６０ｇ、６２ｇ、６４ｇ、６６ｇの長さは、相異なることが望ましい。例えば、ゲート積層物６０ｇからゲート積層物６６ｇに行くほど短くなりうる。
図２９は、前述した本発明のＮＡＮＤ素子の等価回路を示す。
【０２０７】
＜ＮＯＲ型論理素子＞
図２８に示す本発明のＮＡＮＤ素子と異なる部分についてのみ説明する。同じ参照番号は同じ部材を表す。
図３０を参照すれば、本発明の実施形態によるＮＯＲ型論理素子（以下、本発明のＮＯＲ素子）は、前記本発明のＮＡＮＤ素子と同様に順次に積層されたＮ型第１不揮発性メモリ素子６０、Ｐ型第１不揮発性メモリ素子６２、Ｐ型第２不揮発性メモリ素子６４及びＮ型第２不揮発性メモリ素子６６を含む。そして、第１ないし第８導電性プラグＰ５ａ、Ｐ５ｂ、Ｐ６ａ、Ｐ６ｂ、Ｐ７ａ、Ｐ７ｂ、Ｐ８ａ、Ｐ８ｂを含む。絶縁層６６ｂ上に第１、第３及び第７導電性プラグＰ５ａ、Ｐ６ａ、Ｐ８ａと連結される第４パッド層８０と第５導電性プラグＰ７ａと連結する第５パッド層８２が存在する。第４パッド層８０は、第５パッド層８２と非接触状態で備えられており、第５パッド層８２の周りに備えられている。残りの部分は前記本発明のＮＡＮＤ素子と同一である。
【０２０８】
図３１は、図３０に示すＮＯＲ素子の等価回路図である。
一方、前記本発明のＮＡＮＤ素子及びＮＯＲ素子の断面を示す図２８及び図３０で第１コンタクトパッド層６０ｅ１、６２ｅ１、６４ｅ１、６６ｅ１と第２コンタクトパッド層６０ｅ２、６２ｅ２、６４ｅ２、６６ｅ２のうち、少なくとも何れか１つは異なる形で備えられうる。
【０２０９】
例えば、第１及び第２コンタクトパッド層６０ｅ１、６０ｅ２は、素子分離層６０ｂから離隔された状態で延伸させる代わりに、素子分離層６０ｂ上に延伸された形で備えられうる。
さらに、Ｎ型第２不揮発性メモリ素子６６の第１及び第２コンタクトパッド層６６ｅ１、６６ｅ２は除去してもよい。その代わりに、図２の第３及び第４導電性プラグＰＬ３３、ＰＬ４４のように、絶縁層６６ｂに第１及び第２不純物領域６６ｃｄ、６６ｃｓが露出されるビアホールを形成し、前記ビアホールに導電性プラグを充填してもよい。
次いで、図１に示す本発明の第１メモリ素子の製造方法（以下、第１製造方法）を説明する。
【０２１０】
図３２を参照すれば、第１半導体基板１０上に絶縁層１１を形成する。第１半導体基板１０は、＜１１０＞方向のｎ型シリコン基板を使用しうる。絶縁層１１の所定領域上に浅いトレンチ型素子分離層１２を形成する。そして、素子分離層１２の間の絶縁層１１上に半導体層１０ａを形成する。半導体層１０ａに第１及び第２不純物領域１０ｓ、１０ｄを形成し、第１及び第２不純物領域１０ｓ、１０ｄの間にはチャンネル１０ｃを形成する。第１及び第２不純物領域１０ｓ、１０ｄは、半導体層１０ａの与えられた領域にｐ型導電性不純物を所定の濃度で注入して形成する。第１及び第２不純物領域１０ｓ、１０ｄのうち、何れか１つの領域はソース領域として、残りの１領域はドレイン領域として使われる。チャンネル１０ｃ上に第１ゲート積層物Ｇ１１を形成する。第１ゲート積層物Ｇ１１は、半導体層１０ａと素子分離層１２の全面に第１絶縁層１７、データ保存層１８、第２絶縁層１９及びコントロールゲート２０を順次に形成した後、チャンネル１０ｃの領域に合わせて逆順にパターニングして形成する。第１及び第２絶縁層１７、１９は、シリコン酸化膜（ＳｉＯ2）で形成されうる。しかし、同等な他の絶縁膜で形成することもできる。データ保存層１８は、所定のキャリア、例えば、ホールをトラップしうるトラップ層であって、例えば、シリコン窒化膜（Ｓｉ3Ｎ4）あるいは高誘電率を有する誘電層で形成できる。そして、コントロールゲート２０は、ポリシリコンで形成できるが、他の伝導性物質で形成することもできる。データ保存層１８にトラップされたホールは外部から所定の放出電圧が印加されるまで、トラップされた状態をそのまま保持する。すなわち、データ保存層１８は前記放出電圧が印加されるまで不揮発状態が保持される。
【０２１１】
このように第１ゲート積層物Ｇ１１を形成した後、半導体層１０ａ及び素子分離層１２上に第１ゲート積層物Ｇ１１を覆う第１層間絶縁層１６ａを形成する。次いで、第１層間絶縁層１６ａに第１及び第２不純物領域１０ｓ、１０ｄが露出される第１及び第２コンタクトホールｈ１、ｈ２を形成する。
次いで、図３３に示すように第１及び第２コンタクトホールｈ１、ｈ２を各々第１及び第２導電性プラグＰ１ａ、Ｐ２ａで満たす。次いで、第１層間絶縁層１６ａ上に第１導電性プラグＰ１ａに連結される第１導電層Ｐ１ｂと第２導電性プラグＰ２ａに連結される第２導電層Ｐ２ｂとを形成する。第１及び第２導電層Ｐ１ｂ、Ｐ２ｂは、パッド層として使われる。第１導電性プラグＰ１ａと第１導電層Ｐ１ｂは、図１に示す第１コンタクトパッド層Ｐ１となる。そして、第２導電性プラグＰ２ａと第２導電層Ｐ２ｂは、図１に示す第２コンタクトパッド層Ｐ２となる。
【０２１２】
引続き、第１層間絶縁層１６ａ上に第１及び第２導電層Ｐ１ｂ、Ｐ２ｂを覆う第２層間絶縁層１６ｂを形成する。第２層間絶縁層１６ｂを対象として平坦化工程を実施して第２層間絶縁層１６ｂの表面を平坦にする。
これにより、図１に示すＰ型の第１不揮発性メモリ素子Ｍ１が形成される。
次いで、図１に示すＮ型の第２不揮発性メモリ素子Ｍ２を形成するために図３４に示すように第１基板３１上に絶縁層３２を形成する。絶縁層３２の所定領域上に素子分離層２２を形成する。素子分離層２２の間の絶縁層３２上には半導体層３０ａを形成する。半導体層３０ａの与えられた領域に第１及び第２不純物領域３０ｄ、３０ｓを形成する。そして、第１及び第２不純物領域３０ｄ、３０ｓ間の半導体層３０ａにチャンネル３０ｃを形成する。第１及び第２不純物領域３０ｄ、３０ｓは、半導体層３０ａの前記与えられた領域に所定の濃度でｎ型導電性不純物をドーピングして形成する。第１及び第２不純物領域３０ｄ、３０ｓのうち、何れか１つの領域はソース領域として、残りの領域はドレイン領域として使われる。
【０２１３】
引続き、チャンネル３０ｃ上に第２ゲート積層物Ｇ２２を形成する。第２ゲート積層物Ｇ２２は、第１ゲート積層物Ｇ１１を形成する方法で形成しうる。この際、第２ゲート積層物Ｇ２２のデータ保存層２８は、所定のキャリア、例えば、電子がトラップされうるトラップサイトを備えるトラップ層であって、例えば、シリコン窒化膜で形成できるが、前記電子をトラップしうるトラップサイトを備える他の誘電層、例えば、いわゆるｈｉｇｈ−ｋ”と呼ばれる高誘電率を有する誘電層で形成しうる。データ保存層２８にトラップされた電子は外部から所定の放出電圧が印加されるまでトラップされた状態を保持する。すなわち、トラップされた電子は前記放出電圧が印加されるまで揮発されない。
【０２１４】
このように第２ゲート積層物Ｇ２２を形成した後、素子分離層２２と半導体層３０ａ上に第２ゲート積層物Ｇ２２を覆う第１層間絶縁層２６ａを形成する。第１層間絶縁層２６ａに第１不純物領域３０ｄが露出される第１コンタクトホールｈ３を形成しつつ、第２不純物領域３０ｓが露出される第２コンタクトホールｈ４を形成する。次いで、第１及び第２コンタクトホールｈ３、ｈ４を各々第１及び第２導電性プラグＰ３ａ、Ｐ４ａで満たす。以後、第１層間絶縁層２６ａ上に第１導電性プラグＰ３ａに連結される第１導電層Ｐ３ｂと第２導電性プラグＰ４ａに連結される第２導電層Ｐ４ｂを形成する。
【０２１５】
第１及び第２導電層Ｐ３ｂ、Ｐ４ｂは所定長さに形成するが、Ｐ型第１不揮発性メモリ素子Ｍ１の第１及び第２導電層Ｐ１ｂ、Ｐ２ｂより短く形成することが望ましい。しかし、Ｎ型第２不揮発性メモリ素子の第１及び第２導電層Ｐ３ｂ、Ｐ４ｂとＰ型第１不揮発性メモリ素子Ｍ１の第１及び第２導電層Ｐ１ｂ、Ｐ２ｂが同じ垂直面に形成されない場合、第１及び第２導電層Ｐ１ｂ、Ｐ２ｂはＰ型第１不揮発性メモリ素子Ｍ１の第１及び第２導電層Ｐ３ｂ、Ｐ４ｂと同じ長さまたはさらに長く形成しうる。
【０２１６】
第１層間絶縁層２６ａ上に第１及び第２導電層Ｐ３ｂ、Ｐ４ｂを覆う第２層間絶縁層２６ｂを形成する。第２層間絶縁層２６ｂを対象に平坦化工程を実施して第２層間絶縁層２６ｂの表面を平坦にする。
これにより、図１のＮ型第１不揮発性メモリ素子Ｍ２が形成される。
このようにＰ型第１不揮発性メモリ素子Ｍ１とＮ型第１不揮発性メモリ素子Ｍ２とを形成した後、図３５に示すようにＮ型第１不揮発性メモリ素子Ｍ２を向かい合わせた状態でＰ型第１不揮発性メモリ素子Ｍ１上に整列する。整列がなされれば、Ｎ型第１不揮発性メモリ素子Ｍ２を整列された状態そのままでＰ型第１不揮発性メモリ素子Ｍ１上に置き、図３６に示すようにＮ型第１不揮発性メモリ素子Ｍ２の第２層間絶縁層２６ｂとＰ型第１不揮発性メモリ素子Ｍ１の第２層間絶縁層１６ｂを接触させる。この状態でＰ型第１不揮発性メモリ素子Ｍ１とＮ型第１不揮発性メモリ素子Ｍ２とを圧着してボンディングする。
【０２１７】
前記ボンディングによりＮ型第１不揮発性メモリ素子Ｍ２の第１基板３１の底面が上方に位置するので、図３６及び図３７と関連した説明から、第１基板３１の底面上には『第１基板３１上に』と記述する。
図３６を参照すれば、前記ボンディング後、Ｎ型第１不揮発性メモリ素子Ｍ２の第１基板３１上に感光膜ＰＲ１を所定の厚さに塗布する。以後、Ｐ型第１不揮発性メモリ素子Ｍ１の第１及び第２導電層Ｐ１ｂ、Ｐ２ｂを露出させるための写真工程と現像工程とを実施してＮ型第１不揮発性メモリ素子Ｍ２の第１基板３１の所定領域を露出させる。このような感光膜ＰＲ１をエッチングマスクとして使用してＮ型第１不揮発性メモリ素子Ｍ２の第１基板３１、絶縁層３２、素子分離層２２、第１及び第２層間絶縁層２６ａ、２６ｂ、Ｐ型第１不揮発性メモリ素子Ｍ１の第２層間絶縁層１６ｂよりなる積層物（以下、第５積層物）を順次にエッチングする。
【０２１８】
この結果、図３７に示すように前記第５積層物にＰ型第１不揮発性メモリ素子Ｍ１の第１及び第２導電層Ｐ１ｂ、Ｐ２ｂが各々露出される第１ビアホールＨ１と第２ビアホールＨ２とが形成される。以後、感光膜ＰＲ１をアッシング（ａｓｈｉｎｇ）し、ストリップして除去する。そして、第１及び第２ビアホールＨ１、Ｈ２を各々第１及び第２導電性プラグＰＬ１、ＰＬ２で満たす。
次いで、図３８を参照すれば、Ｎ型第１不揮発性メモリ素子Ｍ２の第１基板３１上に感光膜ＰＲ２を所定の厚さで塗布する。次いで、感光膜ＰＲ２に対する写真工程と現像工程とを実施してＮ型第１不揮発性メモリ素子Ｍ２の第１及び第２導電層Ｐ３ｂ、Ｐ４ｂに対応する第１基板３１の所定領域を露出させる。このような感光膜ＰＲ２をエッチングマスクとして使用してＮ型第１不揮発性メモリ素子Ｍ２の第１基板３１、絶縁層３２、素子分離層２２及び第１層間絶縁層２６ａよりなる積層物（以下、第６積層物）を順次にエッチングする。
【０２１９】
このようにして、前記第６積層物に図３９に示すようにＮ型第１不揮発性メモリ素子Ｍ２の第１導電層Ｐ３ｂが露出される第３ビアホールＨ３と第２導電層Ｐ４ｂが露出される第４ビアホールＨ４が形成される。次いで、感光膜ＰＲ２を除去する。
次いで、図４０に示すように、第３及び第４ビアホールＨ３、Ｈ４を各々第３及び第４導電性プラグＰＬ３、ＰＬ４で満たす。次いで、Ｎ型第１不揮発性メモリ素子Ｍ２の第１基板３１上に第１ないし第４導電性プラグＰＬ１、ＰＬ２、ＰＬ３、ＰＬ４それぞれの全面を覆う第１ないし第４コンタクトパッドＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４を形成する。この際、第１ないし第４コンタクトパッドＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４は、相互分離されるように形成することが望ましい。以後、第１及び第２ゲート積層物Ｇ１１、Ｇ２２を露出させるための工程、具体的には、第１ゲート積層物Ｇ１１のコントロールゲート２０と第２ゲート積層物Ｇ２２とのコントロールゲート２４を露出させるための工程を実施する。
【０２２０】
一方、第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２のボンディングにより第２ゲート積層物Ｇ２２は、図４０に示されたように第１ゲート積層物Ｇ１１の直上に位置する。したがって、第１及び第２ゲート積層物Ｇ１１、Ｇ２２のコントロールゲート２０、２４を露出させるための工程を考慮して第２ゲート積層物Ｇ２２は第１ゲート積層物Ｇ１１より短く形成することが望ましい。
【０２２１】
このように、第２ゲート積層物Ｇ２２を第１ゲート積層物Ｇ１１より短く形成することによって、第１ゲート積層物Ｇ１１のコントロールゲート２０を露出させるための工程（以下、第１工程）と第２ゲート積層物Ｇ２２のコントロールゲート２４を露出させる工程（以下、第２工程）は独立して行える。これにより前記第１工程が第２ゲート積層物Ｇ２２に及ぶ影響を防止しうる。例えば、前記第１工程で第２ゲート積層物Ｇ２２の露出を防止しうる。同様に、前記第２工程が第１ゲート積層物Ｇ１１に及ぶ影響を防止しうる。
【０２２２】
図４０に示されていないが、前記第１工程によりＮ型第１不揮発性メモリ素子Ｍ２の第１基板３１、絶縁層３２、素子分離層２２、第１及び第２層間絶縁層２６ａ、２６ｂ、Ｐ型第１不揮発性メモリ素子Ｍ１の第１及び２層間絶縁層１６ａ、１６ｂよりなる積層物（以下、第７積層物）に第１ゲートビアホールが形成される。また、前記第２工程により前記第６積層物に第２ゲートビアホールが形成される。このように前記第１及び第２ゲートビアホールが形成されれば、導電性プラグを用いて第１及び第２ゲートビアホールを満たす。以後、第１基板３１上に前記第１及び第２ゲートビアホールを充填した前記導電性プラグを覆う第１及び第２ゲートコンタクトパッドＧＰ１、ＧＰ２を形成する。第１及び第２ゲートコンタクトパッドＧＰ１、ＧＰ２は分離されるように形成することが望ましい。しかし、図４０に示すメモリ素子を運用する段階で第１及び第２ゲートコンタクトパッドＧＰ１、ＧＰ２は、状況によりユーザにより１つに連結されうる。
一方、本発明の第１メモリ素子の製造方法において、Ｐ型第１不揮発性メモリ素子Ｍ１とＮ型第１不揮発性メモリ素子Ｍ２とのボンディング前にＮ型第１不揮発性メモリ素子Ｍ２の第１基板３１は除去するか、厚さを薄くしうる。また、第１及び第２ゲート積層物Ｇ１１、Ｇ２２を形成した後、第１及び第２コンタクトホールｈ１、ｈ２と第１及び第２導電性プラグＰ１ａ、Ｐ２ａを形成せず、素子分離層１２上に第１及び第２導電層Ｐ１ｂ、Ｐ２ｂを形成しても良い。Ｎ型第１不揮発性メモリ素子Ｍ２の第１及び第２導電層Ｐ３ｂ、Ｐ４ｂの場合も同様に形成しうる。
【０２２３】
他の一方で、第１不揮発性メモリ素子Ｍ１の第１基板１０と絶縁層１１を単一半導体基板、例えば、Ｎ型シリコン基板に代替できる。この場合、トレンチ型素子分離層１２と第１及び第２不純物領域１０ｓ、１０ｄは、前記Ｎ型シリコン基板に形成する。第２不揮発性メモリ素子Ｍ２の第１基板３１と絶縁層３２も単一半導体基板、例えば、＜１００＞方向のＰ型シリコン基板に代替できる。この場合、トレンチ型素子分離層２２と第１及び第２不純物領域３０ｓ、３０ｄを前記Ｐ型シリコン基板に形成する。
第２不揮発性メモリ素子Ｍ２の第１基板３１と絶縁層３２とを前記Ｐ型の単一シリコン基板に代替する場合、第１及び第２不揮発性メモリ素子Ｍ１、Ｍ２をボンディングする前に第１基板３１の厚さを薄くする必要がある。
【０２２４】
このために、前記Ｐ型の単一シリコン基板を準備する段階で前記Ｐ型の単一シリコン基板の所定深さに不純物層を形成する。この場合、素子分離層２２と第１及び第２不純物領域３０ｄ、３０ｓは、前記不純物層上のＰ型単一シリコン基板に形成する。前記ボンディング前に前記不純物層が形成された位置で前記Ｐ型の単一シリコン基板を分離する。前記不純物層は、前記Ｐ型の単一シリコン基板にイオン注入された水素層またはヘリウム（Ｈｅ）とホウ素（Ｂ）とが混合された混合層でありうる。
前述した本発明による不揮発性メモリ素子及びその製造方法に適用された技術的思想はＣＭＯＳＦＥＴにも適用されうるが、図４１はこれについての一例を示す。図４１に示すＣＭＯＳＦＥＴは、ＳＯＩ基板に備えられた場合であるが、単一シリコン基板に備わることもある。図４１を参照すれば、本発明の実施形態によるＣＭＯＳＦＥＴは、順次に積層されたＰ−ＭＯＳＦＥＴ（ＰＭ１）とＮ−ＭＯＳＦＥ（ＮＭ１）とを含む。Ｐ−ＭＯＳＦＥＴ（ＰＭ１）とＮ−ＭＯＳＦＥ（ＮＭ１）は、それぞれのゲート電極２０８、２１１が接触されるようにボンディングされている。
【０２２５】
Ｐ−ＭＯＳＦＥＴ（ＰＭ１）は、第１基板２００上に絶縁層２０２を備える。絶縁層２０２上に半導体層２０４が存在する。半導体層２０４は、トレンチ型素子分離層２０４ａを含み、素子分離層２０４ａ間に備えられた第１及び第２不純物領域２０４ｓ、２０４ｄとチャンネル２０４ｃとを含む。チャンネル２０４ｃは第１及び第２不純物領域２０４ｓ、２０４ｄの間に存在する。第１及び第２不純物領域２０４ｓ、２０４ｄのうち、一領域はソースであり、残りの一領域はドレインである。第１及び第２不純物領域２０４ｓ、２０４ｄには、ｐ型導電性不純物が所定の濃度でドーピングされている。チャンネル２０４ｃ上にゲート絶縁膜２０６とゲート電極２０８とが順次に積層されている。ゲート電極２０８は単層または複層であり得る。第１及び第２不純物領域２０４ｓ、２０４ｄ上に各々第１及び第２コンタクトパッド層２１２ａ、２１２ｂが存在する。第１及び第２コンタクトパッド層２１２ａ、２１２ｂは各々半導体層２０４上に延伸されている。
【０２２６】
図４１に示すように第１及び第２コンタクトパッド層２１２ａ、２１２ｂは、各々隣接した素子分離層２０４ａ上に延伸されているが、何れか１つのコンタクトパッド層は素子分離層２０４ａでない他の部材上に延伸されうる。すなわち、第１及び第２コンタクトパッド層２１２ａ、２１２ｂの間の角は１８０°であることが望ましいが、１８０°より大きいか、小さくてもよい。第１及び第２コンタクトパッド層２１２ａ、２１２ｂとゲート電極２０８及びゲート絶縁膜２０６の側面は第１層間絶縁層２１３で覆われている。第１層間絶縁層２１３とゲート電極２０８の上面は平坦な面をなす。
【０２２７】
Ｎ−ＭＯＳＦＥＴ（ＮＭ１）は、Ｐ−ＭＯＳＦＥＴ（ＰＭ１）の第１層間絶縁層２１３上に向かい合わせた状態でボンディングされているところ、下記の説明では便宜上、Ｎ−ＭＯＳＦＥＴ（ＮＭ１）が向かい合さっていないと見なす。
【０２２８】
再び、図４１を参照すれば、Ｎ−ＭＯＳＦＥＴ（ＮＭ１）は、第２基板２２０上に絶縁層２１８を備える。絶縁層２１８上に素子分離層２１６ａ、ｎ型導電性不純物が所定の濃度でドーピングされている第１及び第２不純物領域２１６ｓ、２１６ｄ、チャンネル２１６ｃを含む半導体層２１６が存在する。第１及び第２不純物領域２１６ｓ、２１６ｄは素子分離層２１６ａの間に存在し、チャンネル２１６ｃは第１及び第２不純物領域２１６ｓ、２１６ｄの間に存在する。チャンネル２１６ｃ上にゲート絶縁膜２１０とゲート電極２１１とが順次に積層されている。そして、第１及び第２不純物領域２１６ｓ、２１６ｄ上に各々第１及び第２コンタクトパッド層２１４ａ、２１４ｂが備えられている。第１及び第２コンタクトパッド層２１４ａ、２１４ｂは、各々隣接した素子分離層２１６ａ上に延伸されている。Ｐ−ＭＯＳＦＥＴ（ＰＭ１）の第１及び第２コンタクトパッド層２１２ａ、２１２ｂについての前記内容は、Ｎ−ＭＯＳＦＥＴ（ＮＭ１）の第１及び第２コンタクトパッド層２１４ａ、２１４ｂにもそのまま適用できる。Ｐ−ＭＯＳＦＥＴ（ＰＭ１）の第１及び第２コンタクトパッド層２１２ａ、２１２ｂとＮ−ＭＯＳＦＥＴ（ＮＭ１）の第１及び第２コンタクトパッド層２１４ａ、２１４ｂが、図４１に示すように同一垂直面に備えられた場合、Ｎ−ＭＯＳＦＥＴ（ＮＭ１）の第１及び第２コンタクトパッド層２１４ａ、２１４ｂが素子分離層２１６ａ上に延伸された長さはＰ−ＭＯＳＦＥＴ（ＰＭ１）の第１及び第２コンタクトパッド層２１２ａ、２１２ｂが素子分離層２０４ａ上に延伸された長さより短いことが望ましい。Ｎ−ＭＯＳＦＥＴ（ＮＭ１）の第１及び第２コンタクトパッド層２１４ａ、２１４ｂとゲート絶縁膜２１０及びゲート電極２１１の側面は第２層間絶縁層２１５で覆われている。ゲート電極２１１の上面と第２層間絶縁層２１５よりなる平坦な面は、Ｐ−ＭＯＳＦＥＴ（ＰＭ１）のゲート電極２０８の上面と第１層間絶縁層２１３よりなる平坦な面にボンディングされている。ゲート電極２１１の上面は、ゲート電極２０８の上面とボンディングされている。Ｎ−ＭＯＳＦＥＴ（ＮＭ１）の第２基板２２０、絶縁層２１８、素子分離層２１６ａ、第２層間絶縁層２１５及びＰ−ＭＯＳＦＥＴ（ＰＭ１）の第１層間絶縁層２１３を含む積層物に第１コンタクトパッド層２１２ａが露出される第１ビアホールＨ１０と第２コンタクトパッド層２１２ｂとが露出される第２ビアホールＨ１１が形成されている。第１及び第２ビアホールＨ１０、Ｈ１１は各々第１及び第２導電性プラグＰ１０、Ｐ１２で充填されている。そして、Ｎ−ＭＯＳＦＥＴ（ＮＭ１）の第２基板２２０、絶縁層２１８、素子分離層２１６ａ及び第２層間絶縁層２１５を含む積層物に第１コンタクトパッド層２１４ａが露出される第３ビアホールＨ１２と第２コンタクトパッド層２１４ｂが露出される第４ビアホールＨ１３が形成されている。第３及び第４ビアホールＨ１２、Ｈ１３は各々第３及び第４導電性プラグＰ１２、Ｐ１３で充填されている。
【０２２９】
第２基板２２０の絶縁層２１８が形成された面を第１面とし、絶縁層２１８が形成されていない、前記第１面と対向する面を第２面とすれば、第２基板２２０の前記第２面上に第１導電性プラグＰ１０の全面を覆う第１コンタクトパッドＣ１０が存在する。そして、前記第２面上に第２及び第４導電性プラグＰ１１、Ｐ１３の全面を覆う第２コンタクトパッドＣ１１が存在する。また、前記第２面上に第３導電性プラグＰ１２の全面を覆う第３コンタクトパッドＣ１２が存在する。
【０２３０】
一方、図４１でＰ−ＭＯＳＦＥＴ（ＰＭ１）の第１基板２００と絶縁層２０２は、Ｎ型の単一シリコン基板に代替できる。この際、素子分離層２０４ａと第１及び第２不純物領域２０４ｓ、２０４ｄは、前記Ｎ型の単一シリコン基板に備わる。同様に、Ｎ−ＭＯＳＦＥＴ（ＮＭ１）の第２基板２２０と絶縁層２１８はＰ型の単一シリコン基板に代替でき、この際、素子分離層２１６ａと第１及び第２不純物領域２１６ｓ、２１６ｄは、前記Ｐ型の単一シリコン基板に備わる。
【０２３１】
図４１に示すＣＭＯＳＦＥＴでは、積層順序は任意的である。したがって、Ｎ−ＭＯＳＦＥＴ（ＮＭ１）とＰ−ＭＯＳＦＥＴ（ＰＭ１）の積層の順序は反対であってもよい。
このようにＰ−ＭＯＳＦＥＴ（ＰＭ１）とＮ−ＭＯＳＦＥＴ（ＮＭ１）を垂直に積層することによって、メモリ装置でＣＭＯＳＦＥＴが占める面積を減らすことが可能である。また、Ｐ−ＭＯＳＦＥＴ（ＰＭ１）とＮ−ＭＯＳＦＥＴ（ＮＭ１）とを相異なる２基板に各々形成した後、前記２基板をボンディングする方法を用いてＣＭＯＳＦＥＴを構成することにより、Ｐ−ＭＯＳＦＥＴ（ＰＭ１）とＮ−ＭＯＳＦＥＴ（ＮＭ１）とを同一平面の相異なる位置に形成した場合と比べて工程を短縮できる。
【０２３２】
また、図４１に示すようにＣＭＯＳＦＥＴが垂直に積層されたＰ−ＭＯＳＦＥＴ（ＰＭ１）とＮ−ＭＯＳＦＥＴ（ＮＭ１）とを含む場合、ＣＭＯＳＦＥＴと所定の機能を有する他の半導体部品、例えば、ＣＰＵ、メモリ、デジタル及びアナログブロックも垂直に積層しうる。
図４２は、これについての一例を示す。
【０２３３】
図４２を参照すれば、図４１に示すような形態のＣＭＯＳＦＥＴ３５０を中心にその下方に入出力及びコントロール（Ｉ／Ｏ＆Ｃｏｎｔｒｏｌ）ブロック４００、高周波用注文型半導体（ＲＦ ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ））ブロック４１０、アナログ用注文型半導体（Ａｎａｌｏｇ ＡＳＩＣ）ブロック４２０が順次に積層されている。そして、アナログ用注文型半導体ブロック４２０上に中央処理装置（ＣＰＵ）４３０、キャッシュメモリ４４０、メインメモリ４５０及びデジタル信号処理チップ４６０が順次に積層されている。
【０２３４】
前述したように、本発明のメモリ素子は立体的に積層されたＰ型不揮発性メモリ素子とＮ型不揮発性メモリ素子とを含む不揮発性ＣＭＯＳメモリ素子であって、前記両不揮発性メモリ素子を各々に適した基板に別途に形成した後、２枚の基板をボンディングしたものである。
【０２３５】
前記説明で多くの事項が具体的に記載されているが、これらが発明の範囲を限定するものというよりは、望ましい実施形態の例示として解釈されねばならない。例えば、当業者ならば、第１及び第２不揮発性メモリ素子を別途のボンディング材を用いてボンディングすることは可能である。また、前記データ保存層を複層に構成することもできる。また、Ｐ型不揮発性メモリ素子とＮ型不揮発性メモリ素子とのボンディングをはじめとして、Ｐ−ＭＯＳＦＥＴとＮ−ＭＯＳＦＥＴとのボンディングにフリップチップボンディングを用いることもできる。よって、本発明の範囲は説明された実施形態によって決まるものではなく、特許請求の範囲に記載された技術的思想により決まるべきである。
【産業上の利用可能性】
【０２３６】
本発明は、メモリ素子を必要とするあらゆる電子製品、例えばコンピュータ、平面ディスプレイ、メモリスティック、計算機、携帯電話、カムコーダ、ＧＰＳ、ＰＤＡ、ＤＭＢ、ＭＰ３、各種の家電製品、制御装置などに適用されうる。
【図面の簡単な説明】
【０２３７】
【図１】本発明の第１ないし第６実施形態による不揮発性メモリ素子を示す断面図である。
【図２】本発明の第１ないし第６実施形態による不揮発性メモリ素子を示す断面図である。
【図３】本発明の第１ないし第６実施形態による不揮発性メモリ素子を示す断面図である。
【図４】本発明の第１ないし第６実施形態による不揮発性メモリ素子を示す断面図である。
【図５】本発明の第１ないし第６実施形態による不揮発性メモリ素子を示す断面図である。
【図６】本発明の第１ないし第６実施形態による不揮発性メモリ素子を示す断面図である。
【図７】図１ないし図５に示す不揮発性メモリ素子を示す等価回路図である。
【図８】図１ないし図５に示す不揮発性メモリ素子の読み込み及び書き込み動作に説明に使われる等価回路図である。
【図９】図１ないし図５に示す不揮発性メモリ素子に含まれたＰ型及びＮ型不揮発性メモリ素子にデータを書き込む場合を示す等価回路図である。
【図１０】図１ないし図５に示す不揮発性メモリ素子のＮ型不揮発性メモリ素子にだけデータを書き込む場合を示す等価回路図である。
【図１１】図１ないし図５に示す不揮発性メモリ素子のＰ型不揮発性メモリ素子にだけデータを書き込む場合を示す等価回路図である。
【図１２】図１ないし図５に示す不揮発性メモリ素子のＮ型不揮発性メモリ素子に記録されたデータだけ消去する場合を示す等価回路図である。
【図１３】図１ないし図５に示す不揮発性メモリ素子のＰ型不揮発性メモリ素子に記録されたデータだけ消去する場合を示す等価回路図である。
【図１４】図１ないし図５に示す不揮発性メモリ素子でＮ型不揮発性メモリ素子にデータを記録し、Ｐ型不揮発性メモリ素子に記録されたデータは消去する場合を示す等価回路図である。
【図１５】図１ないし図５に示す不揮発性メモリ素子でＰ型不揮発性メモリ素子にデータを記録し、Ｎ型不揮発性メモリ素子に記録されたデータは消去する場合を示す等価回路図である。
【図１６】図１ないし図５に示す不揮発性メモリ素子のＰ型及びＮ型不揮発性メモリ素子に記録されたデータを何れも消去する場合を示す等価回路図である。
【図１７】図１ないし図５に示す不揮発性メモリ素子が２ｂｉｔメモリ素子であるときのデータ状態間の遷移とデータ状態間の遷移に必要な条件を示すデータ状態遷移図である。
【図１８】図１ないし図５に示す不揮発性メモリ素子が４ｂｉｔメモリ素子であるときのデータ状態間の遷移を示すデータ状態遷移図である。
【図１９】図１ないし図５に示す不揮発性メモリ素子が２ｂｉｔメモリ素子であるときの読み込み動作用回路図である。
【図２０】図１ないし図５に示す不揮発性メモリ素子が２ｂｉｔメモリ素子であるときの読み込み動作用回路図である。
【図２１】図１ないし図５に示す不揮発性メモリ素子が２ｂｉｔメモリ素子であるときの入力電圧−出力電圧特性を示すグラフである。
【図２２】図１ないし図５に示す不揮発性メモリ素子が２ｂｉｔメモリ素子であるとき、２ｂｉｔメモリ素子を含むセルアレイで選択された行に対する読み込み動作を示す等価回路図である。
【図２３】図１ないし図５に示す不揮発性メモリ素子が４ｂｉｔメモリ素子であるときの読み込み動作を説明する第１及び第２実施形態による回路図である。
【図２４】図１ないし図５に示す不揮発性メモリ素子が４ｂｉｔメモリ素子であるときの読み込み動作を説明する第１及び第２実施形態による回路図である。
【図２５】図１ないし図５に示す不揮発性メモリ素子が８ｂｉｔメモリ素子であるときの読み込み動作を説明する第１及び第２実施形態による回路図である。
【図２６】図１ないし図５に示す不揮発性メモリ素子が８ｂｉｔメモリ素子であるときの読み込み動作を説明する第１及び第２実施形態による回路図である。
【図２７】図１ないし図５に示す不揮発性メモリ素子が８ｂｉｔメモリ素子であるときの電圧−電流特性と入力電圧−出力電圧特性とを示すグラフである。
【図２８】図１ないし図５に示す不揮発性メモリ素子のうち、何れか１つよりなるＮＡＮＤ型論理素子の断面図である。
【図２９】図２８に示すＮＡＮＤ型論理素子の等価回路図である。
【図３０】図１ないし図５に示す不揮発性メモリ素子のうち、何れか１つよりなるＮＯＲ型論理素子の断面図である。
【図３１】図３０に示す論理素子の等価回路図である。
【図３２】図１に示す不揮発性メモリ素子の製造方法を段階別に示す断面図である。
【図３３】図１に示す不揮発性メモリ素子の製造方法を段階別に示す断面図である。
【図３４】図１に示す不揮発性メモリ素子の製造方法を段階別に示す断面図である。
【図３５】図１に示す不揮発性メモリ素子の製造方法を段階別に示す断面図である。
【図３６】図１に示す不揮発性メモリ素子の製造方法を段階別に示す断面図である。
【図３７】図１に示す不揮発性メモリ素子の製造方法を段階別に示す断面図である。
【図３８】図１に示す不揮発性メモリ素子の製造方法を段階別に示す断面図である。
【図３９】図１に示す不揮発性メモリ素子の製造方法を段階別に示す断面図である。
【図４０】図１に示す不揮発性メモリ素子の製造方法を段階別に示す断面図である。
【図４１】本発明の実施形態による不揮発性メモリ素子と同等な方式で形成されたＣＭＯＳＦＥＴを示す断面図である。
【図４２】図４１に示すＣＭＯＳＦＥＴを含む半導体装置を例示した斜視図である。
【符号の説明】
【０２３８】
１０ 第１基板
１０ｓ 第１不純物領域
１０ｄ 第２不純物領域
１０ｃ チャンネル領域
１１ 絶縁層
１２ 素子分離層
１３ 半導体基板
１６ 第３絶縁層
１７ 第１絶縁層
１８ データ保存層
１９ 第２絶縁層
２０ コントロールゲート
２２ 素子分離層
２４ コントロールゲート
２５ 第２絶縁層
２８ データ保存層
２９ 第１絶縁層
３０ｃ チャンネル
３０ｓ 第１不純物領域
３０ｄ 第２不純物領域
３２ 絶縁層
Ｇ１１ 第１ゲート積層物
Ｇ２２ 第２ゲート積層物
Ｍ１ 第１不揮発性メモリ素子
Ｍ２ 第２不揮発性メモリ素子
Ｐ１ 第１コンタクトパッド層
Ｐ２ 第２コンタクトパッド層
Ｐ３ 第３コンタクトパッド層
Ｐ４ 第４コンタクトパッド層
【特許請求の範囲】
【請求項１】
第１不揮発性メモリ素子と相補的関係にある第２不揮発性メモリ素子が順次に積層されており、
前記第２不揮発性メモリ素子は、向かい合わせた状態に備えたことを特徴とする不揮発性メモリ素子。
【請求項２】
前記第１不揮発性メモリ素子及び第２不揮発性メモリ素子との間にボンディング材を備えたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記第１不揮発性メモリ素子は、
第１素子分離層と、前記第１素子分離層の間に形成されたｐ型第１及び第２不純物領域と、前記ｐ型第１及び第２不純物領域の間に備えられた第１チャンネルとを含む第１基板と、
前記第１チャンネル上に形成された第１ゲート積層物と、を含み、
前記第１ゲート積層物は、順次に積層された第１絶縁層、第１データ保存層、第２絶縁層及び第１コントロールゲートを含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
前記第２不揮発性メモリ素子は、
素子分離層と、前記素子分離層の間に形成されたｎ型第１不純物領域及び第２不純物領域と、前記ｎ型第１不純物領域及び前記第２不純物領域の間に備えられたチャンネルを含む基板と、
前記チャンネル上に形成されたゲート積層物と、を含み、
前記ゲート積層物は、順次に積層された第１絶縁層、データ保存層、第２絶縁層及びコントロールゲートを含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項５】
前記ｎ型第１及び第２不純物領域に、各々前記ｎ型第１及び第２不純物領域の外に延伸された第１及び第２コンタクトパッド層を備えたことを特徴とする請求項４に記載の不揮発性メモリ素子。
【請求項６】
前記第２不揮発性メモリ素子は、
第２素子分離層と、前記第２素子分離層の間に形成されたｎ型第１不純物領域及び第２不純物領域と前記ｎ型第１不純物領域及び前記第２不純物領域の間に備えられた第２チャンネルとを含む第２基板と、
前記ｎ型第１不純物領及び第２不純物領域間の前記第２チャンネル上に備えられた第２ゲート積層物と、を含み、
前記第２ゲート積層物は、順次に積層された第３絶縁層、第２データ保存層、第４絶縁層及び第２コントロールゲートを含むことを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項７】
前記ｐ型第２不純物領域と前記ｎ型第２不純物領域は連結されていることを特徴とする請求項６に記載の不揮発性メモリ素子。
【請求項８】
前記ｐ型第１不純物領及び第２不純物領域に、各々前記ｐ型第１不純物領及び前記第２不純物領域の外に延伸された第１コンタクトパッド層及び第２コンタクトパッド層を備えたことを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項９】
前記ｐ型第１不純物領及び第２不純物領域に、各々前記ｐ型第１及不純物領び前記第２不純物領域の外に延伸された第１及び第２コンタクトパッド層を備え、
前記第１及び第２コンタクトパッド層と前記第１ゲート積層物とを覆う第１層間絶縁層を備えることを特徴とする請求項６に記載の不揮発性メモリ素子。
【請求項１０】
前記ｎ型第１不純物領域及び第２不純物領域に、各々前記ｎ型第１不純物領域及び前記第２不純物領域の外に延伸された第３及び第４コンタクトパッド層を備え、
前記第３コンタクトパッド層及び前記第４コンタクトパッド層と前記第２ゲート積層物とを覆い、前記第１層間絶縁層にボンディングされた第２層間絶縁層を備えることを特徴とする請求項９に記載の不揮発性メモリ素子。
【請求項１１】
前記第３及び第４コンタクトパッド層の延伸された長さは、各々前記第１及び第２コンタクトパッド層の延伸された長さより短いことを特徴とする請求項１０に記載の不揮発性メモリ素子。
【請求項１２】
前記第１基板は、ＳＯＩ基板またはシリコン基板であることを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項１３】
前記第１データ保存層は、シリコン窒化物層、ナノドット層及びｈｉｇｈ−ｋ層のうち何れか１つであることを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項１４】
前記データ保存層は、シリコン窒化物層、ナノドット層及びｈｉｇｈ−ｋのうち、何れか１つであることを特徴とする請求項４に記載の不揮発性メモリ素子。
【請求項１５】
前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１コンタクトパッド層及び第２コンタクトパッド層に各々連結された第１導電性プラグ及び第２導電性プラグを備えており、
前記第２基板、前記第２素子分離層及び前記第２層間絶縁層よりなる積層物に前記第３コンタクトパッド層及び第４コンタクトパッド層に各々連結された第３導電性プラグ及び第４導電性プラグを備えており、
前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１ゲート積層物に連結された第１ゲート導電性プラグを備えており、
前記第２基板に前記第２ゲート積層物に連結された第２ゲート導電性プラグを備えており、
前記第２基板の前記第１導電性プラグないし第４導電性プラグの周りに各々前記第１導電性プラグないし第４導電性プラグの全面を覆う第１コンタクトパッドないし第４コンタクトパッドを備えており、
前記第１ゲート導電性プラグ及び第２ゲート導電性プラグの周りに各々前記第１ゲート導電性プラグ及び第２ゲート導電性プラグの全面を覆う第１ゲートコンタクトパッド及び第２ゲートコンタクトパッドを備えていることを特徴とする請求項１０に記載の不揮発性メモリ素子。
【請求項１６】
前記第１層間絶縁層は、前記第１ゲート積層物の上面が露出されるように備えられたことを特徴とする請求項９に記載の不揮発性メモリ素子。
【請求項１７】
前記第２層間絶縁層は、前記第２ゲート積層物の上面が露出されるように備えられたことを特徴とする請求項１０に記載の不揮発性メモリ素子。
【請求項１８】
前記第１層間絶縁層は、前記第１ゲート積層物の上面が露出されるように備えられたことを特徴とする請求項１７に記載の不揮発性メモリ素子。
【請求項１９】
前記第１及び第２コンタクトパッド層は、前記第１素子分離層上に、または前記第１素子分離層にわたって延伸されたことを特徴とする請求項９に記載の不揮発性メモリ素子。
【請求項２０】
前記第３及び第４コンタクトパッド層は、前記第２素子分離層上に、または前記第２素子分離層にわたって延伸されたことを特徴とする請求項１０に記載の不揮発性メモリ素子。
【請求項２１】
前記第２ゲート積層物を覆い、前記第１層間絶縁層にボンディングされた第２層間絶縁層を備えることを特徴とする請求項９に記載の不揮発性メモリ素子。
【請求項２２】
前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１コンタクトパッド層及び第２コンタクトパッド層に各々連結された第１導電性プラグ及び第２導電性プラグを備えており、
前記第２基板に前記ｎ型第１及び第２不純物領域に各々連結された第３導電性プラグ及び第４導電性プラグを備えており、
前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１ゲート積層物に連結された第１ゲート導電性プラグを備えており、
前記第２基板に前記第２ゲート積層物に連結された第２ゲート導電性プラグを備えており、
前記第２基板の前記第１導電性プラグないし第４導電性プラグの周りに各々前記第１導電性プラグないし第４導電性プラグの全面を覆う第１コンタクトパッドないし第４コンタクトパッドを備えており、
前記第１ゲート導電性プラグ及び第２ゲート導電性プラグの周りに各々前記第１ゲート導電性プラグ及び第２ゲート導電性プラグの全面を覆う第１ゲートコンタクトパッド及び第２ゲートコンタクトパッドを備えたことを特徴とする請求項２１に記載の不揮発性メモリ素子。
【請求項２３】
前記基板は、ＳＯＩ基板またはシリコン基板であることを特徴とする請求項４に記載の不揮発性メモリ素子。
【請求項２４】
ｐ型第１及び第２不純物領域と第１チャンネルとを有する第１基板と、前記第１チャンネル上に形成された第１ゲート積層物とを備える第１不揮発性メモリ素子と、
ｎ型第１及び第２不純物領域と第２チャンネルとを有する第２基板と、前記第２チャンネル上に形成された第２ゲート積層物とを含み、前記第１不揮発性メモリ素子と相補的関係にあり、前記第１不揮発性メモリ素子上に備えられた第２不揮発性メモリ素子とを備える不揮発性メモリ素子の動作方法において、
前記第１及び第２不揮発性メモリ素子に記録されたデータを読み込む段階と、
前記読み込んだデータである第１データと記録しようとするデータである第２データとを比較する段階と、
を含むことを特徴とする不揮発性メモリ素子の動作方法。
【請求項２５】
前記比較の結果、前記第１及び第２データが同じである場合、前記第１及び第２不揮発性メモリ素子に記録されたデータをそのまま保持することを特徴とする請求項２４に記載の不揮発性メモリ素子の動作方法。
【請求項２６】
前記比較の結果、前記第１及び第２データの全部が異なる場合、
前記ｐ型第１及び第２不純物領域の間に電位差が存在するように電圧を印加する段階と、
前記第１ゲート積層物に第１書き込み電圧を印加する段階と、
前記ｎ型第１及び第２不純物領域間に電位差が存在するように電圧を印加する段階と、
前記第２ゲート積層物に第２書き込み電圧を印加する段階と、
を含むことを特徴とする請求項２４に記載の不揮発性メモリ素子の動作方法。
【請求項２７】
前記比較の結果、前記第１データ及び前記第２データの一部が異なる場合、前記第１不揮発性メモリ素子及び第２不揮発性メモリ素子のうち、何れか１つに記録されたデータはそのまま保持し、残りの１つに記録されたデータを変えることを特徴とする請求項２４に記載の不揮発性メモリ素子の動作方法。
【請求項２８】
前記ｎ型第１及び第２不純物領域と前記第２ゲート積層物に各々０Ｖを印加して、前記第２不揮発性メモリ素子に記録されたデータをそのまま保持することを特徴とする請求項２７に記載の不揮発性メモリ素子の動作方法。
【請求項２９】
前記ｎ型第１及び第２不純物領域に電位差が存在するように電圧を印加し、前記第２ゲート積層物に書き込み電圧を印加して、前記第２不揮発性メモリ素子にデータを記録することを特徴とする請求項２７に記載の不揮発性メモリ素子の動作方法。
【請求項３０】
ｐ型第１及び第２不純物領域と第１チャンネルとを有する第１基板、前記第１チャンネル上に形成された第１ゲート積層物を含む第１不揮発性メモリ素子と、
ｎ型第１及び第２不純物領域と第２チャンネルとを有する第２基板、前記第２チャンネル上に形成された第２ゲート積層物を含み、前記第１不揮発性メモリ素子と相補的関係にあり、前記第１不揮発性メモリ素子上に備えられた第２不揮発性メモリ素子を含む不揮発性メモリ素子の消去方法において、
前記ｎ型第１及び第２不純物領域間に電位差が存在するように電圧を印加する段階と、
前記第２ゲート積層物に消去電圧を印加して前記第２不揮発性メモリ素子に記録されたデータを消去する段階と、
を含むことを特徴とする不揮発性メモリ素子の消去方法。
【請求項３１】
前記ｐ型第１及び第２不純物領域間に電位差が存在するように電圧を印加する段階と、
前記第１ゲート積層物に消去電圧を印加して前記第１不揮発性メモリ素子に記録されたデータを消去する段階と、
を含むことを特徴とする請求項３０に記載の不揮発性メモリ素子の消去方法。
【請求項３２】
前記データを消去する前に、前記第１及び第２不揮発性メモリ素子に記録されているデータを先に読み込み、確認することを特徴とする請求項３０に記載の不揮発性メモリ素子の消去方法。
【請求項３３】
前記第１不揮発性メモリ素子に記録されたデータを消去する前に、前記第１及び第２不揮発性メモリ素子に記録されたデータを先に読み込み、確認することを特徴とする請求項３１に記載の不揮発性メモリ素子の消去方法。
【請求項３４】
ｐ型第１不純物領域及び第２不純物領域と第１チャンネルとを有する第１基板と、前記第１チャンネル上に形成された第１ゲート積層物とを含む第１不揮発性メモリ素子と、
ｎ型第１不純物領域及び第２不純物領域と第２チャンネルを有する第２基板と、前記第２チャンネル上に形成された第２ゲート積層物とを含み、前記第１不揮発性メモリ素子と相補的関係にあり、前記第１不揮発性メモリ素子上に備えられた第２不揮発性メモリ素子を含む不揮発性メモリ素子の消去方法において、
前記ｐ型第１及び第２不純物領域間に電位差が存在するように電圧を印加する段階と、
前記第１ゲート積層物に消去電圧を印加して前記第１不揮発性メモリ素子に記録されたデータを消去する段階と、
を含むことを特徴とする不揮発性メモリ素子の消去方法。
【請求項３５】
前記データを消去する前に、前記第１及び第２不揮発性メモリ素子についてのデータ状態を読込み、確認することを特徴とする請求項３４に記載の不揮発性メモリ素子の消去方法。
【請求項３６】
ｐ型第１及び第２不純物領域と第１チャンネルとを有する第１基板、前記第１チャンネル上に形成された第１ゲート積層物を含む第１不揮発性メモリ素子と、ｎ型第１及び第２不純物領域と第２チャンネルとを有する第２基板、前記第２チャンネル上に形成された第２ゲート積層物を含み、前記第１不揮発性メモリ素子と相補的関係にあり、前記第１不揮発性メモリ素子上に備えられた第２不揮発性メモリ素子を含み、前記ｎ型第２不純物領域と前記ｐ型第２不純物領域とが連結された不揮発性メモリ素子の消去方法において、
前記第１及び第２ゲート積層物に電圧を印加した後、前記不揮発性メモリ素子から出力電圧が検出されるまで前記電圧を徐々に低める第１段階と、
前記不揮発性メモリ素子から第１出力電圧が検出されたときの前記第１及び第２ゲート積層物に印加された電圧を認識して前記第１不揮発性メモリ素子に記録された第１データを読込む第２段階と、
前記不揮発性メモリ素子から第１出力電圧が検出されると同時に前記第１及び第２ゲート積層物に印加される前記電圧を遮断する第３段階と、
前記電圧が遮断された直後、前記第１及び第２不揮発性メモリ素子の入力電圧対出力電圧を表した相補的特性曲線から前記第２不揮発性メモリ素子に記録されたデータを読込み可能な電圧を前記第１及び第２ゲート積層物に印加したとき、前記不揮発性メモリ素子の第２出力電圧を測定する第４段階と、
前記第１出力電圧が検出されたときの前記第１及び第２ゲート積層物に印加された電圧と前記第２出力電圧とを比較して前記第２不揮発性メモリ素子に記録された第２データを読込む第５段階と、
前記第１データ及び前記第２データを合わせて出力する第６段階と、
を含むことを特徴とする不揮発性メモリ素子の読み込み方法。
【請求項３７】
前記第２段階は、
前記第１及び第２ゲート積層物に電圧を印加する間、前記不揮発性メモリ素子から出力される電圧を第１基準電圧と比較する段階と、
前記不揮発性メモリ素子から出力される電圧が前記第１出力電圧となる瞬間に、前記第１及び第２ゲート積層物に印加された電圧を第２基準電圧と比較する段階と、
前記第１出力電圧となる瞬間に前記第１及び第２ゲート積層物に印加された電圧が前記第２基準電圧より大きいとき、前記第１不揮発性メモリ素子に記録されたデータに相応するビットデータを出力する段階と、
を含むことを特徴とする請求項３６に記載の不揮発性メモリ素子の読み込み方法。
【請求項３８】
前記第２出力電圧は、前記第１及び第２不揮発性メモリ素子の出力端に連結された電圧比較回路部を通じて測定することを特徴とする請求項３６に記載の不揮発性メモリ素子の読み込み方法。
【請求項３９】
前記第４段階で前記電圧が遮断された直後に、前記第１及び第２ゲート積層物に０Ｖを印加することを特徴とする請求項３６に記載の不揮発性メモリ素子の読み込み方法。
【請求項４０】
前記０Ｖ電圧は、前記電圧が遮断されると同時にオン状態になり、一端は接地されており、他端は電源と前記不揮発性メモリ素子の前記第１及び第２ゲート積層物の間に連結されたトランジスタから印加されることを特徴とする請求項３９に記載の不揮発性メモリ素子の読み込み方法。
【請求項４１】
前記不揮発性メモリ素子に記録されたデータを読み込んだ後、読み込んだデータのうち、一部または全部を異なるデータに変えることを特徴とする請求項３６に記載の不揮発性メモリ素子の読み込み方法。
【請求項４２】
前記第１及び第２不揮発性メモリ素子は、各々少なくとも１ビットデータを記録していることを特徴とする請求項３６に記載の不揮発性メモリ素子の読み込み方法。
【請求項４３】
ｐ型第１及び第２不純物領域と第１チャンネルを有する第１基板、前記第１チャンネル上に形成された第１ゲート積層物を含む第１不揮発性メモリ素子と、ｎ型第１及び第２不純物領域と第２チャンネルとを有する第２基板、前記第２チャンネル上に形成された第２ゲート積層物を含み、前記第１不揮発性メモリ素子と相補的関係にあり、前記第１不揮発性メモリ素子上に備えられた第２不揮発性メモリ素子を含み、前記ｎ型第２不純物領域と前記ｐ型第２不純物領域とが連結された不揮発性メモリ素子の読み込み方法において、
前記第１不揮発性メモリ素子に記録された第１データを読込む第１段階と、
前記第２不揮発性メモリ素子に記録された第２データを読込む第２段階と、
前記第１及び第２データを合わせて少なくとも２ビットのデータを出力する第３段階と、を含むことを特徴とする不揮発性メモリ素子の読み込み方法。
【請求項４４】
前記第１段階は、
前記第１及び第２ゲート積層物に電圧を印加した後、前記不揮発性メモリ素子から出力電圧が検出されるまで前記電圧を徐々に低める段階と、
前記不揮発性メモリ素子から第１出力電圧を検出する段階と、
前記第１出力電圧が検出された後、前記第１及び第２ゲート積層物に印加される電圧を遮断する段階と、
前記第１出力電圧が検出された瞬間に、前記第１及び第２ゲート積層物に印加された電圧を基準電圧と比較する段階と、
前記第１出力電圧が検出された瞬間に、前記第１及び第２ゲート積層物に印加された電圧と前記基準電圧との比較の結果をエンコーディングしてビットデータとして出力する段階と、
を含むことを特徴とする請求項４３に記載の不揮発性メモリ素子の読み込み方法。
【請求項４５】
前記第２段階は、
前記第１及び第２ゲート積層物に電圧を印加した後、前記不揮発性メモリ素子から出力電圧が検出されるまで前記電圧を徐々に低める段階と、
前記不揮発性メモリ素子から第１出力電圧を検出する段階と、
前記第１出力電圧が検出された後、前記第１及び第２ゲート積層物に印加される電圧を遮断する段階と、
前記第１及び第２不揮発性メモリ素子の入力電圧対出力電圧を表した相補的特性曲線から前記第２不揮発性メモリ素子に記録されたデータを読込み可能な電圧を前記第１及び第２ゲート積層物に印加する段階と、
前記第１及び第２ゲート積層物に前記第２不揮発性メモリ素子に記録されたデータを読込み可能な電圧が印加されたとき、前記不揮発性メモリ素子から出力される第２出力電圧を測定する段階と、
前記第２出力電圧を基準電圧と比較する段階と、
前記第２出力電圧と前記基準電圧との比較の結果をエンコーディングしてビットデータとして出力する段階と、
を含むことを特徴とする請求項４３に記載の不揮発性メモリ素子の読み込み方法。
【請求項４６】
前記第１及び第２ゲート積層物に印加される電圧を遮断した直後、前記第１及び第２ゲート積層物に０Ｖの電圧を印加することを特徴とする請求項４５に記載の不揮発性メモリ素子の読み込み方法。
【請求項４７】
前記０Ｖ電圧は、前記第１及び第２ゲート積層物に印加される電圧が遮断されると同時に、オン状態になり、一端は接地されており、他端は電源と前記不揮発性メモリ素子の前記第１及び第２ゲート積層物との間に連結されたトランジスタを用いて印加することを特徴とする請求項４６に記載の不揮発性メモリ素子の読み込み方法。
【請求項４８】
前記不揮発性メモリ素子に記録されたデータを読み込んだ後、読み込んだデータのうち一部または全部を異なるデータに変えることを特徴とする請求項４３に記載の不揮発性メモリ素子の読み込み方法。
【請求項４９】
第１基板に第１不揮発性メモリ素子を形成する第１段階と、
第２基板に前記第１不揮発性メモリ素子と相補的関係にある第２不揮発性メモリ素子を形成する第２段階と、
前記第１及び第２不揮発性メモリ素子が対向するように前記第１及び第２基板をボンディングする第３段階と、
を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項５０】
前記第１段階は、
前記第１基板の所定領域に第１素子分離層を形成し、前記第１素子分離層間の前記第１基板に離隔されたｐ型第１及び第２不純物領域を形成し、前記ｐ型第１及び第２不純物領域の間に第１チャンネルを形成する段階と、
前記第１チャンネル上に少なくとも何れか１つのデータ保存層を備える第１ゲート積層物を形成する段階と、
前記ｐ型第１及び第２不純物領域に各々第１及び第２コンタクトパッド層を形成する段階と、
前記第１基板上に前記第１ゲート積層物と前記第１及び第２コンタクトパッド層とを覆う第１層間絶縁層を形成する段階と、
前記第１層間絶縁層の表面を平坦化する段階と、
を含むことを特徴とする請求項４９に記載の不揮発性メモリ素子の製造方法。
【請求項５１】
前記第１ゲート積層物を形成する段階は、
前記第１基板上に第１絶縁層、第１データ保存層、第２絶縁層及び第１コントロールゲートを順次に形成する段階と、
前記第１コントロールゲート上に前記第１チャンネルを限定する感光膜パターンを形成する段階と、
前記感光膜パターンをエッチングマスクとして前記第１コントロールゲート、前記第２絶縁層、前記第１データ保存層及び前記第１絶縁層を順次にエッチングする段階と、
を含むことを特徴とする請求項５０に記載の不揮発性メモリ素子の製造方法。
【請求項５２】
前記第１及び第２コンタクトパッド層は、前記第１素子分離層上に、または前記第１素子分離層にわたって延伸されるように形成することを特徴とする請求項５０に記載の不揮発性メモリ素子の製造方法。
【請求項５３】
前記第１基板は、ｎ型シリコン基板またはＳＯＩ基板であることを特徴とする請求項４９に記載の不揮発性メモリ素子の製造方法。
【請求項５４】
前記第２基板は、ｐ型シリコン基板またはＳＯＩ基板であることを特徴とする請求項４９に記載の不揮発性メモリ素子の製造方法。
【請求項５５】
前記第２段階は、
前記第２基板に第２素子分離層を形成し、前記第２素子分離層間の前記第２基板にｎ型第１及び第２不純物領域を形成し、前記ｎ型第１及び第２不純物領域間に第２チャンネルを形成する段階と、
前記第２チャンネル上に少なくとも何れか１つのデータ保存層を備える第２ゲート積層物を形成する段階と、
前記ｎ型第１及び第２不純物領域に各々第３及び第４コンタクトパッド層を形成する段階と、
前記第２基板上に前記第２ゲート積層物と前記第３及び第４コンタクトパッド層とを覆う第２層間絶縁層を形成する段階と、
前記第２層間絶縁層の表面を平坦化する段階と、
を含むことを特徴とする請求項４９に記載の不揮発性メモリ素子の製造方法。
【請求項５６】
前記第１層間絶縁層は、前記第１ゲート積層物が露出されるまで平坦化することを特徴とする請求項５０に記載の不揮発性メモリ素子の製造方法。
【請求項５７】
前記第２層間絶縁層は、前記第２ゲート積層物が露出されるまで平坦化することを特徴とする請求項５５に記載の不揮発性メモリ素子の製造方法。
【請求項５８】
前記第２段階は、
前記第２基板に第２素子分離層を形成し、前記第２素子分離層間の前記第２基板にｎ型第１及び第２不純物領域を形成し、前記ｎ型第１及び第２不純物領域間に第２チャンネルを形成する段階と、
前記第２チャンネル上に少なくとも１層のデータ保存層を備える第２ゲート積層物を形成する段階と、
前記ｎ型第１及び第２不純物領域に各々第３及び第４コンタクトパッド層を形成する段階と、
前記第２基板上に前記第２ゲート積層物と前記第３及び第４コンタクトパッド層を覆う第２層間絶縁層を形成する段階と、
前記第２層間絶縁層の表面を平坦化する段階と、
を含むことを特徴とする請求項５０に記載の不揮発性メモリ素子の製造方法。
【請求項５９】
前記第２ゲート積層物を形成する段階は、
前記第２基板上に第３絶縁層、第２データ保存層、第４絶縁層及び第２コントロールゲートを順次に形成する段階と、
前記第２コントロールゲート上に前記第２チャンネルを限定する感光膜パターンを形成する段階と、
前記感光膜パターンをエッチングマスクとして前記第２コントロールゲート、前記第３絶縁層、前記第２データ保存層及び前記第４絶縁層を順次にエッチングする段階と、
を含むことを特徴とする請求項５５に記載の不揮発性メモリ素子の製造方法。
【請求項６０】
前記第３及び第４コンタクトパッド層は、前記第２素子分離層上に、または前記第２素子分離層にわたって延伸されるように形成することを特徴とする請求項５５に記載の不揮発性メモリ素子の製造方法。
【請求項６１】
前記第２段階は、
前記第２基板に第２素子分離層を形成し、前記第２素子分離層間の前記第２基板にｎ型第１及び第２不純物領域を形成し、前記ｎ型第１及び第２不純物領域間に第２チャンネルを形成する段階と、
前記第２チャンネル上に少なくとも何れか１つのデータ保存層を備える第２ゲート積層物を形成する段階と、
前記第２基板上に前記第２ゲート積層物を覆う第２層間絶縁層を形成する段階と、
前記第２層間絶縁層の表面を平坦化する段階と、
を含むことを特徴とする請求項４９に記載の不揮発性メモリ素子の製造方法。
【請求項６２】
前記第２段階は、
前記第２基板に第２素子分離層を形成し、前記第２素子分離層間の前記第２基板にｎ型第１及び第２不純物領域を形成し、前記ｎ型第１及び第２不純物領域間に第２チャンネルを形成する段階と、
前記第２チャンネル上に少なくとも１層のデータ保存層を備える第２ゲート積層物を形成する段階と、
前記第２基板上に前記第２ゲート積層物を覆う第２層間絶縁層を形成する段階と、
前記第２層間絶縁層の表面を平坦化する段階と、
を含むことを特徴とする請求項５０に記載の不揮発性メモリ素子の製造方法。
【請求項６３】
前記ボンディングの後、
前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１コンタクトパッド層及び第２コンタクトパッド層が各々露出される第１ビアホール及び第２ビアホールを形成する段階と、
前記第１ビアホール及び第２ビアホールを各々第１導電性プラグ及び第２導電性プラグで充填する段階と、
前記第２基板、前記第２素子分離層及び前記第２層間絶縁層よりなる積層物に前記第３コンタクトパッド層及び第４コンタクトパッド層が各々露出される第３ビアホール及び第４ビアホールを形成する段階と、
前記第３ビアホール及び第４ビアホールを各々第３導電性プラグ及び第４導電性プラグで充填する段階と、
前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる前記積層物に前記第１ゲート積層物が露出される第１ゲートビアホールを形成する段階と、
前記第１ゲートビアホールを第１ゲート導電性プラグで充填する段階と、
前記第２基板に前記第２ゲート積層物が露出される第２ゲートビアホールを形成する段階と、
前記第２ゲートビアホールを第２ゲート導電性プラグで充填する段階と、
前記第２基板の前記第１ビアホールないし第４ビアホールの周りに各々前記第１導電性プラグないし第４導電性プラグの全面を覆う第１コンタクトパッドないし第４コンタクトパッドを形成しつつ、前記第１ゲートビアホール及び第２ゲートビアホールの周りに各々前記第１ゲート導電性プラグ及び第２ゲート導電性プラグの全面を覆う第１ゲートパッド及び第２ゲートパッドを形成する段階と、
を含むことを特徴とする請求項５８に記載の不揮発性メモリ素子の製造方法。
【請求項６４】
前記ボンディングの後、
前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１コンタクトパッド及び第２コンタクトパッド層が各々露出される第１ビアホール及び第２ビアホールを形成する段階と、
前記第１ビアホール及び第２ビアホールを各々第１導電性プラグ及び第２導電性プラグで充填する段階と、
前記第２基板及び前記第２素子分離層よりなる積層物に前記第３コンタクトパッド及び第４コンタクトパッド層が各々露出される第３ビアホール及び第４ビアホールを形成する段階と、
前記第３ビアホール及び第４ビアホールを各々第３導電性プラグ及び第４導電性プラグで充填する段階と、
前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１ゲート積層物が露出される第１ゲートビアホールを形成する段階と、
前記第１ゲートビアホールを第１ゲート導電性プラグで充填する段階と、
前記第２基板に前記第２ゲート積層物が露出される第２ゲートビアホールを形成する段階と、
前記第２ゲートビアホールを第２ゲート導電性プラグで充填する段階と、
前記第２基板の前記第１ビアホールないし第４ビアホールの周りに各々前記第１導電性プラグないし第４導電性プラグの全面を覆う第１コンタクトパッドないし第４コンタクトパッドを形成しつつ、前記第１ゲートビアホール及び第２ゲートビアホールの周りに各々前記第１ゲート導電性プラグ及び第２ゲート導電性プラグの全面を覆う第１ゲートパッド及び第２ゲートパッドを形成する段階と、
を含むことを特徴とする請求項５８に記載の不揮発性メモリ素子の製造方法。
【請求項６５】
前記ボンディングの後、
前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１コンタクトパッド及び第２コンタクトパッド層が各々露出される第１ビアホール及び第２ビアホールを形成する段階と、
前記第１ビアホール及び第２ビアホールを各々第１導電性プラグ及び第２導電性プラグで充填する段階と、
前記第２基板に前記ｎ型第１不純物領域及び第２不純物領域が各々露出される第３ビアホール及び第４ビアホールを形成する段階と、
前記第３ビアホール及び第４ビアホールを各々第３導電性プラグ及び第４導電性プラグで充填する段階と、
前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる前記積層物に前記第１ゲート積層物が露出される第１ゲートビアホールを形成する段階と、
前記第１ゲートビアホールを第１ゲート導電性プラグで充填する段階と、
前記第２基板に前記第２ゲート積層物が露出される第２ゲートビアホールを形成する段階と、
前記第２ゲートビアホールを第２ゲート導電性プラグで充填する段階と、
前記第２基板の前記第１ビアホールないし第４ビアホールの周りに各々前記第１導電性プラグないし第４導電性プラグの全面を覆う第１コンタクトパッドないし第４コンタクトパッドを形成しつつ、前記第１ゲートビアホール及び第２ゲートビアホールの周りに各々前記第１ゲート導電性プラグ及び第２ゲート導電性プラグの全面を覆う第１ゲートビアホール及び第２ゲートパッドを形成する段階と、
を含むことを特徴とする請求項６２に記載の不揮発性メモリ素子製造方法。
【請求項６６】
前記ｎ型第１不純物領域及び第２不純物領域の形成に先立って、前記第２基板の前記ｎ型第１不純物領域及び第２不純物領域が配置された所よりも深い所に不純物層を形成し、前記不純物層が前記第２基板を二分することを特徴とする請求項５５に記載の不揮発性メモリ素子の製造方法。
【請求項６７】
前記第１基板および第２基板のボンディングに先立って、前記第２基板の前記ｎ型第１不純物領域及び第２不純物領域が形成されていない、不純物層によって二分される側の第２基板を除去することを特徴とする請求項６６に記載の不揮発性メモリ素子の製造方法。
【請求項６８】
第１不揮発性メモリ素子と、
前記第１不揮発性メモリ素子と相補的関係にある第２不揮発性メモリ素子と、
第３不揮発性メモリ素子と、
前記第３不揮発性メモリ素子と相補的関係にある第４不揮発性メモリ素子が順次に積層されており、
前記第２及び第４不揮発性メモリ素子は向かい合わせた状態で備えられていることを特徴とする論理素子。
【請求項６９】
前記第１及び第４不揮発性メモリ素子は、同じＮ型不揮発性メモリ素子であり、前記第２及び第３不揮発性メモリ素子は、同じＰ型不揮発性メモリ素子であることを特徴とする請求項６８に記載の論理素子。
【請求項７０】
前記第１不揮発性メモリ素子は、
第１素子分離層と、前記第１素子分離層の間に形成された第１及び第２不純物領域と、前記第１及び第２不純物領域の間に備えられた第１チャンネルを備える第１基板と、
前記第１チャンネル上に備えられた第１ゲート積層物と、
前記第１及び第２不純物領域上に備えられた第１及び第２コンタクトパッド層と、
前記第１及び第２コンタクトパッド層と前記第１ゲート積層物とを覆う第１層間絶縁層と、
を含むことを特徴とする請求項６８に記載の論理素子。
【請求項７１】
前記第２不揮発性メモリ素子は、
第２素子分離層と、前記第２素子分離層の間に形成された第３及び第４不純物領域と、前記第３及び第４不純物領域の間に備えられた第２チャンネルを備える第２基板と、
前記第２チャンネル上に備えられた第２ゲート積層物と、
前記第３及び第４不純物領域上に備えられた第３及び第４コンタクトパッド層と、
前記第３及び第４コンタクトパッド層と前記第２ゲート積層物とを覆い、前記第１層間絶縁層にボンディングされた第２層間絶縁層と、を含むことを特徴とする請求項７０に記載の論理素子。
【請求項７２】
前記第３不揮発性メモリ素子は、
第３素子分離層と、前記第３素子分離層の間に形成された第５及び第６不純物領域と、前記第５及び第６不純物領域の間に備えられた第３チャンネルと、を備え、前記第２基板にボンディングされた第３基板と、
前記第３チャンネル上に備えられた第３ゲート積層物と、
前記第５及び第６不純物領域上に備えられた第５及び第６コンタクトパッド層と、
前記第５及び第６コンタクトパッド層と前記第３ゲート積層物とを覆う第３層間絶縁層と、
を含むことを特徴とする請求項７１に記載の論理素子。
【請求項７３】
前記第４不揮発性メモリ素子は、
第４素子分離層と、前記第４素子分離層の間に形成された第７及び第８不純物領域と、前記第７及び第８不純物領域の間に備えられた第４チャンネルと、を備える第４基板と、
前記第４チャンネル上に備えられた第４ゲート積層物と、
前記第７及び第８不純物領域上に備えられた第７及び第８コンタクトパッド層と、
前記第７及び第８コンタクトパッド層と前記第４ゲート積層物とを覆い、前記第３層間絶縁層にボンディングされた第４層間絶縁層と、
を含むことを特徴とする請求項７２に記載の論理素子。
【請求項７４】
前記第４不揮発性メモリ素子は、第４素子分離層と、前記第４素子分離層の間に形成された第７及び第８不純物領域と、前記第７及び第８不純物領域の間に備えられた第４チャンネルと、を備える第４基板と、
前記第４チャンネル上に備えられた第４ゲート積層物と、
前記第４ゲート積層物を覆い、前記第３層間絶縁層にボンディングされた第４層間絶縁層と、
を含むことを特徴とする請求項７２に記載の論理素子。
【請求項７５】
前記第１ないし第４基板は、ＳＯＩ基板またはシリコン基板であることを特徴とする請求項７３に記載の論理素子。
【請求項７６】
前記第１ないし第８コンタクトパッド層は、それぞれに隣接した素子分離層上に延伸されたことを特徴とする請求項７３に記載の論理素子。
【請求項７７】
前記第１ないし第８コンタクトパッド層のうち、一部は隣接した素子分離層と離隔された状態で延伸されており、残りは前記素子分離層上に延伸されたことを特徴とする請求項７３に記載の論理素子。
【請求項７８】
前記第１及び第２コンタクトパッド層に各々連結されるように前記第１及び第２コンタクトパッド層上の積層物に形成された第１及び第２導電性プラグと、
前記第３及び第４コンタクトパッド層に各々連結されるように前記第３及び第４コンタクトパッド層上の積層物に形成された第３及び第４導電性プラグと、
前記第５及び第６コンタクトパッド層に各々連結されるように前記第５及び第６コンタクトパッド層上の積層物に形成された第５及び第６導電性プラグと、
前記第７及び第８コンタクトパッド層に各々連結されるように前記第７及び第８コンタクトパッド層上の積層物に形成された第７及び第８導電性プラグと、
前記第１ゲート積層物に連結されるように前記第１ゲート積層物上の積層物に形成された第１ゲート導電性プラグと、
前記第２ゲート積層物に連結されるように前記第２ゲート積層物上の積層物に形成された第２ゲート導電性プラグと、
前記第３ゲート積層物に連結されるように前記第３ゲート積層物上の積層物に形成された第３ゲート導電性プラグと、
前記第４ゲート積層物に連結されるように前記第４ゲート積層物上の積層物に形成された第４ゲート導電性プラグと、
前記第１、第３及び第７導電性プラグを連結する第１コンタクトパッドと、
前記第４及び第６導電性プラグを連結する第２コンタクトパッドと、
前記第２及び第８導電性プラグを連結する第３コンタクトパッドと、
前記第５導電性プラグに連結された第４コンタクトパッドと、
前記第１及び第２ゲート導電性プラグを連結する第１ゲートコンタクトパッドと、
前記第３及び第４ゲート導電性プラグを連結する第２ゲートコンタクトパッドと、
を備えたことを特徴とする請求項７３に記載の論理素子。
【請求項７９】
前記第１及び第２コンタクトパッド層に各々連結されるように前記第１及び第２コンタクトパッド層上の積層物に形成された第１及び第２導電性プラグと、
前記第３及び第４コンタクトパッド層に各々連結されるように前記第３及び第４コンタクトパッド層上の積層物に形成された第３及び第４導電性プラグと、
前記第５及び第６コンタクトパッド層に各々連結されるように前記第５及び第６コンタクトパッド層上の積層物に形成された第５及び第６導電性プラグと、
前記第７及び第８コンタクトパッド層に各々連結されるように前記第７及び第８コンタクトパッド層上の積層物に形成された第７及び第８導電性プラグと、
前記第１ゲート積層物に連結されるように前記第１ゲート積層物上の積層物に形成された第１ゲート導電性プラグと、
前記第２ゲート積層物に連結されるように前記第２ゲート積層物上の積層物に形成された第２ゲート導電性プラグと、
前記第３ゲート積層物に連結されるように前記第３ゲート積層物上の積層物に形成された第３ゲート導電性プラグと、
前記第４ゲート積層物に連結されるように前記第４ゲート積層物上の積層物に形成された第４ゲート導電性プラグと、
前記第１、第３、第５及び第７導電性プラグを連結する第１コンタクトパッドと、
前記第４及び第６導電性プラグを連結する第２コンタクトパッドと、
前記第２及び第８導電性プラグを連結する第３コンタクトパッドと、
前記第１及び第２ゲート導電性プラグを連結する第１ゲートコンタクトパッドと、
前記第３及び第４ゲート導電性プラグを連結する第２ゲートコンタクトパッドと、
を備えたことを特徴とする請求項７３に記載の論理素子。
【請求項８０】
前記第１及び第２コンタクトパッド層に各々連結されるように前記第１及び第２コンタクトパッド層上の積層物に形成された第１及び第２導電性プラグと、
前記第３及び第４コンタクトパッド層に各々連結されるように前記第３及び第４コンタクトパッド層上の積層物に形成された第３及び第４導電性プラグと、
前記第５及び第６コンタクトパッド層に各々連結されるように前記第５及び第６コンタクトパッド層上の積層物に形成された第５及び第６導電性プラグと、
前記第７及び第８不純物領域に各々連結されるように前記第４基板に形成された第７及び第８導電性プラグと、
前記第１ゲート積層物に連結されるように前記第１ゲート積層物上の積層物に形成された第１ゲート導電性プラグと、
前記第２ゲート積層物に連結されるように前記第２ゲート積層物上の積層物に形成された第２ゲート導電性プラグと、
前記第３ゲート積層物に連結されるように前記第３ゲート積層物上の積層物に形成された第３ゲート導電性プラグと、
前記第４ゲート積層物に連結されるように前記第４ゲート積層物上の積層物に形成された第４ゲート導電性プラグと、
前記第１、第３及び第７導電性プラグを連結する第１コンタクトパッドと、
前記第４及び第６導電性プラグを連結する第２コンタクトパッドと、
前記第２及び第８導電性プラグを連結する第３コンタクトパッドと、
前記第５導電性プラグに連結された第４コンタクトパッドと、
前記第１及び第２ゲート導電性プラグを連結する第１ゲートコンタクトパッドと、
前記第３及び第４ゲート導電性プラグを連結する第２ゲートコンタクトパッドと、
を備えたことを特徴とする請求項７４に記載の論理素子。
【請求項８１】
前記第１及び第２コンタクトパッド層に各々連結されるように前記第１及び第２コンタクトパッド層上の積層物に形成された第１及び第２導電性プラグと、
前記第３及び第４コンタクトパッド層に各々連結されるように前記第３及び第４コンタクトパッド層上の積層物に形成された第３及び第４導電性プラグと、
前記第５及び第６コンタクトパッド層に各々連結されるように前記第５及び第６コンタクトパッド層上の積層物に形成された第５及び第６導電性プラグと、
前記第７及び第８不純物領域に各々連結されるように前記第４基板に形成された第７及び第８導電性プラグと、
前記第１ゲート積層物に連結されるように前記第１ゲート積層物上の積層物に形成された第１ゲート導電性プラグと、
前記第２ゲート積層物に連結されるように前記第２ゲート積層物上の積層物に形成された第２ゲート導電性プラグと、
前記第３ゲート積層物に連結されるように前記第３ゲート積層物上の積層物に形成された第３ゲート導電性プラグと、
前記第４ゲート積層物に連結されるように前記第４ゲート積層物上の積層物に形成された第４ゲート導電性プラグと、
前記第１、第３、第５及び第７導電性プラグを連結する第１コンタクトパッドと、
前記第４及び第６導電性プラグを連結する第２コンタクトパッドと、
前記第２及び第８導電性プラグを連結する第３コンタクトパッドと、
前記第１及び第２ゲート導電性プラグを連結する第１ゲートコンタクトパッドと、
前記第３及び第４ゲート導電性プラグを連結する第２ゲートコンタクトパッドと、
を備えたことを特徴とする請求項７４に記載の論理素子。
【請求項８２】
前記第１ないし第４ゲート積層物は、順次に積層された第１絶縁層、少なくとも何れ１つのデータ保存層、第２絶縁層及びコントロールゲートを備えることを特徴とする請求項７３に記載の論理素子。
【請求項８３】
前記第１ないし第８コンタクトパッド層の延伸された長さは同じであることを特徴とする請求項７３に記載の論理素子。
【請求項８４】
前記第１ないし第８コンタクトパッド層の一部は延伸された長さが異なることを特徴とする請求項７３に記載の論理素子。
【請求項８５】
前記第１、第３、第５及び第７コンタクトパッド層の延伸された長さは、前記第１コンタクトパッド層から前記第７コンタクトパッド層に行くほど短いことを特徴とする請求項７７に記載の論理素子。
【請求項８６】
前記第１ないし第８コンタクトパッド層のうち、少なくとも一部は相異なる方向に延伸されたことを特徴とする請求項７３に記載の論理素子。
【請求項８７】
前記第１ないし第６コンタクトパッド層は同じ長さに延伸されたことを特徴とする請求項７４に記載の論理素子。
【請求項８８】
前記第１ないし第６コンタクトパッド層のうち一部は異なる長さに延伸されたことを特徴とする請求項７４に記載の論理素子。
【請求項８９】
前記第１、第３及び第５コンタクトパッド層の延伸された長さは前記第１コンタクトパッド層から前記第５コンタクトパッド層に行くほど短くなることを特徴とする請求項８８に記載の論理素子。
【請求項９０】
前記第１、第３、第５及び第７コンタクトパッド層の延伸された長さは、前記第１コンタクトパッド層から前記第７コンタクトパッド層に行くほど短いことを特徴とする請求項８４に記載の論理素子。
【請求項９１】
前記第１ないし第４ゲート積層物は、順次に積層された第１絶縁層、少なくとも何れか１つのデータ保存層、第２絶縁層及びコントロールゲートを備えることを特徴とする請求項７４に記載の論理素子。
【請求項９２】
第１トランジスタ、前記第１トランジスタと相補的関係にある第２トランジスタよりなるＣＭＯＳＦＥＴを含む半導体装置において、
前記第１及び第２トランジスタはそれぞれのゲートが対向するようにボンディングされたことを特徴とする半導体装置。
【請求項９３】
前記ＣＭＯＳＦＥＴは、第１半導体装置上に備えたことを特徴とする請求項９２に記載の半導体装置。
【請求項９４】
前記ＣＭＯＳＦＥＴ上に第２半導体装置がさらに備えられたことを特徴とする請求項９３に記載の論理素子。
【請求項９５】
前記第１半導体素子は、入出力及びコントロール素子、ＲＦ ＡＳＩＣ素子及びＡｎａｌｏｇ ＡＳＩＣ素子のうち少なくとも何れか１つであることを特徴とする請求項９３に記載の半導体装置。
【請求項９６】
前記第２半導体素子は、中央処理装置、キャッシュメモリ、メインメモリ及びＤＳＰチップのうち少なくとも何れか１つであることを特徴とする請求項９４に記載の半導体装置。
【請求項９７】
相補的関係にある第１及び第２不揮発性メモリ素子を含むメモリ素子と、
前記メモリ素子から出力される電圧と第１基準電圧とを比較する第１電圧比較部と、
前記メモリ素子に所定範囲のスイーピング電圧を供給する第１電源部と、
前記第１電圧比較部の出力信号により動作され、前記メモリ素子の入力端に印加される電圧と第２基準電圧とを比較する第２電圧比較部と、
前記第２電圧比較部の出力信号をエンコーディングするエンコーダと、
前記第１電源部から前記メモリ素子に印加される前記スイーピング電圧を断続する第１断続手段と、
前記第１電圧比較部から与えられる信号によって前記メモリ素子と前記第２電圧比較部との間をオフにする第２断続手段と、
前記第１電圧比較部から与えられる信号に反応して前記第１及び第２断続手段の動作を制御する制御手段と、
前記第１電圧比較部から与えられる信号によって前記メモリ素子に所定の電圧を印加する第２電源部と、
前記第２電源部から前記メモリ素子に所定の電圧が印加されたとき、前記メモリ素子から出力される電圧と前記エンコーダから与えられる信号に対応する電圧とを比較して所定のビットデータを出力する電圧比較回路部と、
を含むことを特徴とする不揮発性メモリ素子の読み込み動作回路。
【請求項９８】
前記第１及び第２不揮発性メモリ素子は、順次に積層された、各々少なくとも１ビットデータが記録されるＰ型及びＮ型不揮発性メモリ素子であることを特徴とする請求項９７に記載の不揮発性メモリ素子の読み込み動作回路。
【請求項９９】
前記第２電圧比較部は、少なくとも１つの比較器を含むことを特徴とする請求項９７に記載の不揮発性メモリ素子の読み込み動作回路。
【請求項１００】
前記第１断続手段は、前記第１電源部と前記メモリ素子との間に備えられた第１パストランジスタであることを特徴とする請求項９７に記載の不揮発性メモリ素子の読み込み動作回路。
【請求項１０１】
前記第２断続手段は、前記メモリ素子と前記第２電圧比較部との間に備えられた第２パストランジスタであることを特徴とする請求項９７に記載の不揮発性メモリ素子の読み込み動作回路。
【請求項１０２】
前記制御手段は、前記第１及び第２断続手段に前記第１電圧比較部から与えられる信号を反転させて印加するインバータであることを特徴とする請求項９７に記載の不揮発性メモリ素子の読み込み動作回路。
【請求項１０３】
前記第２電源部は、前記メモリ素子に０Ｖを印加する接地されたトランジスタであることを特徴とする請求項９７に記載の不揮発性メモリ素子の読み込み動作回路。
【請求項１０４】
相補的関係にある第１及び第２不揮発性メモリ素子を含むメモリ素子と、
前記メモリ素子から出力される電圧と第１基準電圧とを比較する第１電圧比較部と、
前記メモリ素子に所定範囲のスイーピング電圧を供給する第１電源部と、
前記第１電圧比較部から与えられる信号により動作され、前記メモリ素子の入力端に印加される電圧と第２基準電圧とを比較する第２電圧比較部と、
前記第２電圧比較部から出力される信号をエンコーディングする第１エンコーダと、
前記第１電源部から前記メモリ素子に印加される前記スイーピング電圧を断続する第１断続手段と、
前記第１電圧比較器から与えられる信号によって前記メモリ素子と前記第２電圧比較部との間をオフにする第２断続手段と、
前記第１電圧比較部から与えられる信号に反応して前記第１及び第２断続手段の動作を制御する制御手段と、
前記第１電圧比較部から与えられる信号によって前記メモリ素子に所定の電圧を印加する第２電源部と、
前記第２電源部から前記メモリ素子に所定の電圧が印加されつつ、動作が開始され、このとき、前記メモリ素子から出力される電圧と第３基準電圧とを比較する第３電圧比較部と、
前記第３電圧比較部から出力される信号をエンコーディングする第２エンコーダと、
前記第１及び第２エンコーダから与えられる信号をエンコーディングして所定のビットデータを出力する第３エンコーダと、
を含むことを特徴とする不揮発性メモリ素子の読み込み動作回路。
【請求項１０５】
前記第３電圧比較部は、少なくとも１つの比較器を含むことを特徴とする請求項１０４に記載の不揮発性メモリ素子の読み込み動作回路。
【請求項１０６】
前記第１及び第２不揮発性メモリ素子は、順次に積層された、各々少なくとも１ビットデータが記録されるＰ型及びＮ型不揮発性メモリ素子であることを特徴とする請求項１０４に記載の不揮発性メモリ素子の読み込み動作回路。
【請求項１０７】
前記第２電圧比較部は、少なくとも１つの比較器を含むことを特徴とする請求項１０４に記載の不揮発性メモリ素子の読み込み動作回路。
【請求項１０８】
前記第１断続手段は、前記第１電源部と前記メモリ素子との間に備えられた第１パストランジスタであることを特徴とする請求項１０４に記載の不揮発性メモリ素子の読み込み動作回路。
【請求項１０９】
前記第２断続手段は、前記メモリ素子と前記第２電圧比較部との間に備えられた第２パストランジスタであることを特徴とする請求項１０４に記載の不揮発性メモリ素子の読み込み動作回路。
【請求項１１０】
前記制御手段は、前記第１及び第２断続手段に前記第１電圧比較器から与えられる信号を反転させて印加するインバータであることを特徴とする請求項１０４に記載の不揮発性メモリ素子の読み込み動作回路。
【請求項１１１】
前記第２電源部は、前記メモリ素子に０Ｖを印加する接地されたトランジスタであることを特徴とする請求項１０４に記載の不揮発性メモリ素子の読み込み動作回路。
【請求項１】
第１不揮発性メモリ素子と相補的関係にある第２不揮発性メモリ素子が順次に積層されており、
前記第２不揮発性メモリ素子は、向かい合わせた状態に備えたことを特徴とする不揮発性メモリ素子。
【請求項２】
前記第１不揮発性メモリ素子及び第２不揮発性メモリ素子との間にボンディング材を備えたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記第１不揮発性メモリ素子は、
第１素子分離層と、前記第１素子分離層の間に形成されたｐ型第１及び第２不純物領域と、前記ｐ型第１及び第２不純物領域の間に備えられた第１チャンネルとを含む第１基板と、
前記第１チャンネル上に形成された第１ゲート積層物と、を含み、
前記第１ゲート積層物は、順次に積層された第１絶縁層、第１データ保存層、第２絶縁層及び第１コントロールゲートを含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
前記第２不揮発性メモリ素子は、
素子分離層と、前記素子分離層の間に形成されたｎ型第１不純物領域及び第２不純物領域と、前記ｎ型第１不純物領域及び前記第２不純物領域の間に備えられたチャンネルを含む基板と、
前記チャンネル上に形成されたゲート積層物と、を含み、
前記ゲート積層物は、順次に積層された第１絶縁層、データ保存層、第２絶縁層及びコントロールゲートを含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項５】
前記ｎ型第１及び第２不純物領域に、各々前記ｎ型第１及び第２不純物領域の外に延伸された第１及び第２コンタクトパッド層を備えたことを特徴とする請求項４に記載の不揮発性メモリ素子。
【請求項６】
前記第２不揮発性メモリ素子は、
第２素子分離層と、前記第２素子分離層の間に形成されたｎ型第１不純物領域及び第２不純物領域と前記ｎ型第１不純物領域及び前記第２不純物領域の間に備えられた第２チャンネルとを含む第２基板と、
前記ｎ型第１不純物領及び第２不純物領域間の前記第２チャンネル上に備えられた第２ゲート積層物と、を含み、
前記第２ゲート積層物は、順次に積層された第３絶縁層、第２データ保存層、第４絶縁層及び第２コントロールゲートを含むことを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項７】
前記ｐ型第２不純物領域と前記ｎ型第２不純物領域は連結されていることを特徴とする請求項６に記載の不揮発性メモリ素子。
【請求項８】
前記ｐ型第１不純物領及び第２不純物領域に、各々前記ｐ型第１不純物領及び前記第２不純物領域の外に延伸された第１コンタクトパッド層及び第２コンタクトパッド層を備えたことを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項９】
前記ｐ型第１不純物領及び第２不純物領域に、各々前記ｐ型第１及不純物領び前記第２不純物領域の外に延伸された第１及び第２コンタクトパッド層を備え、
前記第１及び第２コンタクトパッド層と前記第１ゲート積層物とを覆う第１層間絶縁層を備えることを特徴とする請求項６に記載の不揮発性メモリ素子。
【請求項１０】
前記ｎ型第１不純物領域及び第２不純物領域に、各々前記ｎ型第１不純物領域及び前記第２不純物領域の外に延伸された第３及び第４コンタクトパッド層を備え、
前記第３コンタクトパッド層及び前記第４コンタクトパッド層と前記第２ゲート積層物とを覆い、前記第１層間絶縁層にボンディングされた第２層間絶縁層を備えることを特徴とする請求項９に記載の不揮発性メモリ素子。
【請求項１１】
前記第３及び第４コンタクトパッド層の延伸された長さは、各々前記第１及び第２コンタクトパッド層の延伸された長さより短いことを特徴とする請求項１０に記載の不揮発性メモリ素子。
【請求項１２】
前記第１基板は、ＳＯＩ基板またはシリコン基板であることを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項１３】
前記第１データ保存層は、シリコン窒化物層、ナノドット層及びｈｉｇｈ−ｋ層のうち何れか１つであることを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項１４】
前記データ保存層は、シリコン窒化物層、ナノドット層及びｈｉｇｈ−ｋのうち、何れか１つであることを特徴とする請求項４に記載の不揮発性メモリ素子。
【請求項１５】
前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１コンタクトパッド層及び第２コンタクトパッド層に各々連結された第１導電性プラグ及び第２導電性プラグを備えており、
前記第２基板、前記第２素子分離層及び前記第２層間絶縁層よりなる積層物に前記第３コンタクトパッド層及び第４コンタクトパッド層に各々連結された第３導電性プラグ及び第４導電性プラグを備えており、
前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１ゲート積層物に連結された第１ゲート導電性プラグを備えており、
前記第２基板に前記第２ゲート積層物に連結された第２ゲート導電性プラグを備えており、
前記第２基板の前記第１導電性プラグないし第４導電性プラグの周りに各々前記第１導電性プラグないし第４導電性プラグの全面を覆う第１コンタクトパッドないし第４コンタクトパッドを備えており、
前記第１ゲート導電性プラグ及び第２ゲート導電性プラグの周りに各々前記第１ゲート導電性プラグ及び第２ゲート導電性プラグの全面を覆う第１ゲートコンタクトパッド及び第２ゲートコンタクトパッドを備えていることを特徴とする請求項１０に記載の不揮発性メモリ素子。
【請求項１６】
前記第１層間絶縁層は、前記第１ゲート積層物の上面が露出されるように備えられたことを特徴とする請求項９に記載の不揮発性メモリ素子。
【請求項１７】
前記第２層間絶縁層は、前記第２ゲート積層物の上面が露出されるように備えられたことを特徴とする請求項１０に記載の不揮発性メモリ素子。
【請求項１８】
前記第１層間絶縁層は、前記第１ゲート積層物の上面が露出されるように備えられたことを特徴とする請求項１７に記載の不揮発性メモリ素子。
【請求項１９】
前記第１及び第２コンタクトパッド層は、前記第１素子分離層上に、または前記第１素子分離層にわたって延伸されたことを特徴とする請求項９に記載の不揮発性メモリ素子。
【請求項２０】
前記第３及び第４コンタクトパッド層は、前記第２素子分離層上に、または前記第２素子分離層にわたって延伸されたことを特徴とする請求項１０に記載の不揮発性メモリ素子。
【請求項２１】
前記第２ゲート積層物を覆い、前記第１層間絶縁層にボンディングされた第２層間絶縁層を備えることを特徴とする請求項９に記載の不揮発性メモリ素子。
【請求項２２】
前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１コンタクトパッド層及び第２コンタクトパッド層に各々連結された第１導電性プラグ及び第２導電性プラグを備えており、
前記第２基板に前記ｎ型第１及び第２不純物領域に各々連結された第３導電性プラグ及び第４導電性プラグを備えており、
前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１ゲート積層物に連結された第１ゲート導電性プラグを備えており、
前記第２基板に前記第２ゲート積層物に連結された第２ゲート導電性プラグを備えており、
前記第２基板の前記第１導電性プラグないし第４導電性プラグの周りに各々前記第１導電性プラグないし第４導電性プラグの全面を覆う第１コンタクトパッドないし第４コンタクトパッドを備えており、
前記第１ゲート導電性プラグ及び第２ゲート導電性プラグの周りに各々前記第１ゲート導電性プラグ及び第２ゲート導電性プラグの全面を覆う第１ゲートコンタクトパッド及び第２ゲートコンタクトパッドを備えたことを特徴とする請求項２１に記載の不揮発性メモリ素子。
【請求項２３】
前記基板は、ＳＯＩ基板またはシリコン基板であることを特徴とする請求項４に記載の不揮発性メモリ素子。
【請求項２４】
ｐ型第１及び第２不純物領域と第１チャンネルとを有する第１基板と、前記第１チャンネル上に形成された第１ゲート積層物とを備える第１不揮発性メモリ素子と、
ｎ型第１及び第２不純物領域と第２チャンネルとを有する第２基板と、前記第２チャンネル上に形成された第２ゲート積層物とを含み、前記第１不揮発性メモリ素子と相補的関係にあり、前記第１不揮発性メモリ素子上に備えられた第２不揮発性メモリ素子とを備える不揮発性メモリ素子の動作方法において、
前記第１及び第２不揮発性メモリ素子に記録されたデータを読み込む段階と、
前記読み込んだデータである第１データと記録しようとするデータである第２データとを比較する段階と、
を含むことを特徴とする不揮発性メモリ素子の動作方法。
【請求項２５】
前記比較の結果、前記第１及び第２データが同じである場合、前記第１及び第２不揮発性メモリ素子に記録されたデータをそのまま保持することを特徴とする請求項２４に記載の不揮発性メモリ素子の動作方法。
【請求項２６】
前記比較の結果、前記第１及び第２データの全部が異なる場合、
前記ｐ型第１及び第２不純物領域の間に電位差が存在するように電圧を印加する段階と、
前記第１ゲート積層物に第１書き込み電圧を印加する段階と、
前記ｎ型第１及び第２不純物領域間に電位差が存在するように電圧を印加する段階と、
前記第２ゲート積層物に第２書き込み電圧を印加する段階と、
を含むことを特徴とする請求項２４に記載の不揮発性メモリ素子の動作方法。
【請求項２７】
前記比較の結果、前記第１データ及び前記第２データの一部が異なる場合、前記第１不揮発性メモリ素子及び第２不揮発性メモリ素子のうち、何れか１つに記録されたデータはそのまま保持し、残りの１つに記録されたデータを変えることを特徴とする請求項２４に記載の不揮発性メモリ素子の動作方法。
【請求項２８】
前記ｎ型第１及び第２不純物領域と前記第２ゲート積層物に各々０Ｖを印加して、前記第２不揮発性メモリ素子に記録されたデータをそのまま保持することを特徴とする請求項２７に記載の不揮発性メモリ素子の動作方法。
【請求項２９】
前記ｎ型第１及び第２不純物領域に電位差が存在するように電圧を印加し、前記第２ゲート積層物に書き込み電圧を印加して、前記第２不揮発性メモリ素子にデータを記録することを特徴とする請求項２７に記載の不揮発性メモリ素子の動作方法。
【請求項３０】
ｐ型第１及び第２不純物領域と第１チャンネルとを有する第１基板、前記第１チャンネル上に形成された第１ゲート積層物を含む第１不揮発性メモリ素子と、
ｎ型第１及び第２不純物領域と第２チャンネルとを有する第２基板、前記第２チャンネル上に形成された第２ゲート積層物を含み、前記第１不揮発性メモリ素子と相補的関係にあり、前記第１不揮発性メモリ素子上に備えられた第２不揮発性メモリ素子を含む不揮発性メモリ素子の消去方法において、
前記ｎ型第１及び第２不純物領域間に電位差が存在するように電圧を印加する段階と、
前記第２ゲート積層物に消去電圧を印加して前記第２不揮発性メモリ素子に記録されたデータを消去する段階と、
を含むことを特徴とする不揮発性メモリ素子の消去方法。
【請求項３１】
前記ｐ型第１及び第２不純物領域間に電位差が存在するように電圧を印加する段階と、
前記第１ゲート積層物に消去電圧を印加して前記第１不揮発性メモリ素子に記録されたデータを消去する段階と、
を含むことを特徴とする請求項３０に記載の不揮発性メモリ素子の消去方法。
【請求項３２】
前記データを消去する前に、前記第１及び第２不揮発性メモリ素子に記録されているデータを先に読み込み、確認することを特徴とする請求項３０に記載の不揮発性メモリ素子の消去方法。
【請求項３３】
前記第１不揮発性メモリ素子に記録されたデータを消去する前に、前記第１及び第２不揮発性メモリ素子に記録されたデータを先に読み込み、確認することを特徴とする請求項３１に記載の不揮発性メモリ素子の消去方法。
【請求項３４】
ｐ型第１不純物領域及び第２不純物領域と第１チャンネルとを有する第１基板と、前記第１チャンネル上に形成された第１ゲート積層物とを含む第１不揮発性メモリ素子と、
ｎ型第１不純物領域及び第２不純物領域と第２チャンネルを有する第２基板と、前記第２チャンネル上に形成された第２ゲート積層物とを含み、前記第１不揮発性メモリ素子と相補的関係にあり、前記第１不揮発性メモリ素子上に備えられた第２不揮発性メモリ素子を含む不揮発性メモリ素子の消去方法において、
前記ｐ型第１及び第２不純物領域間に電位差が存在するように電圧を印加する段階と、
前記第１ゲート積層物に消去電圧を印加して前記第１不揮発性メモリ素子に記録されたデータを消去する段階と、
を含むことを特徴とする不揮発性メモリ素子の消去方法。
【請求項３５】
前記データを消去する前に、前記第１及び第２不揮発性メモリ素子についてのデータ状態を読込み、確認することを特徴とする請求項３４に記載の不揮発性メモリ素子の消去方法。
【請求項３６】
ｐ型第１及び第２不純物領域と第１チャンネルとを有する第１基板、前記第１チャンネル上に形成された第１ゲート積層物を含む第１不揮発性メモリ素子と、ｎ型第１及び第２不純物領域と第２チャンネルとを有する第２基板、前記第２チャンネル上に形成された第２ゲート積層物を含み、前記第１不揮発性メモリ素子と相補的関係にあり、前記第１不揮発性メモリ素子上に備えられた第２不揮発性メモリ素子を含み、前記ｎ型第２不純物領域と前記ｐ型第２不純物領域とが連結された不揮発性メモリ素子の消去方法において、
前記第１及び第２ゲート積層物に電圧を印加した後、前記不揮発性メモリ素子から出力電圧が検出されるまで前記電圧を徐々に低める第１段階と、
前記不揮発性メモリ素子から第１出力電圧が検出されたときの前記第１及び第２ゲート積層物に印加された電圧を認識して前記第１不揮発性メモリ素子に記録された第１データを読込む第２段階と、
前記不揮発性メモリ素子から第１出力電圧が検出されると同時に前記第１及び第２ゲート積層物に印加される前記電圧を遮断する第３段階と、
前記電圧が遮断された直後、前記第１及び第２不揮発性メモリ素子の入力電圧対出力電圧を表した相補的特性曲線から前記第２不揮発性メモリ素子に記録されたデータを読込み可能な電圧を前記第１及び第２ゲート積層物に印加したとき、前記不揮発性メモリ素子の第２出力電圧を測定する第４段階と、
前記第１出力電圧が検出されたときの前記第１及び第２ゲート積層物に印加された電圧と前記第２出力電圧とを比較して前記第２不揮発性メモリ素子に記録された第２データを読込む第５段階と、
前記第１データ及び前記第２データを合わせて出力する第６段階と、
を含むことを特徴とする不揮発性メモリ素子の読み込み方法。
【請求項３７】
前記第２段階は、
前記第１及び第２ゲート積層物に電圧を印加する間、前記不揮発性メモリ素子から出力される電圧を第１基準電圧と比較する段階と、
前記不揮発性メモリ素子から出力される電圧が前記第１出力電圧となる瞬間に、前記第１及び第２ゲート積層物に印加された電圧を第２基準電圧と比較する段階と、
前記第１出力電圧となる瞬間に前記第１及び第２ゲート積層物に印加された電圧が前記第２基準電圧より大きいとき、前記第１不揮発性メモリ素子に記録されたデータに相応するビットデータを出力する段階と、
を含むことを特徴とする請求項３６に記載の不揮発性メモリ素子の読み込み方法。
【請求項３８】
前記第２出力電圧は、前記第１及び第２不揮発性メモリ素子の出力端に連結された電圧比較回路部を通じて測定することを特徴とする請求項３６に記載の不揮発性メモリ素子の読み込み方法。
【請求項３９】
前記第４段階で前記電圧が遮断された直後に、前記第１及び第２ゲート積層物に０Ｖを印加することを特徴とする請求項３６に記載の不揮発性メモリ素子の読み込み方法。
【請求項４０】
前記０Ｖ電圧は、前記電圧が遮断されると同時にオン状態になり、一端は接地されており、他端は電源と前記不揮発性メモリ素子の前記第１及び第２ゲート積層物の間に連結されたトランジスタから印加されることを特徴とする請求項３９に記載の不揮発性メモリ素子の読み込み方法。
【請求項４１】
前記不揮発性メモリ素子に記録されたデータを読み込んだ後、読み込んだデータのうち、一部または全部を異なるデータに変えることを特徴とする請求項３６に記載の不揮発性メモリ素子の読み込み方法。
【請求項４２】
前記第１及び第２不揮発性メモリ素子は、各々少なくとも１ビットデータを記録していることを特徴とする請求項３６に記載の不揮発性メモリ素子の読み込み方法。
【請求項４３】
ｐ型第１及び第２不純物領域と第１チャンネルを有する第１基板、前記第１チャンネル上に形成された第１ゲート積層物を含む第１不揮発性メモリ素子と、ｎ型第１及び第２不純物領域と第２チャンネルとを有する第２基板、前記第２チャンネル上に形成された第２ゲート積層物を含み、前記第１不揮発性メモリ素子と相補的関係にあり、前記第１不揮発性メモリ素子上に備えられた第２不揮発性メモリ素子を含み、前記ｎ型第２不純物領域と前記ｐ型第２不純物領域とが連結された不揮発性メモリ素子の読み込み方法において、
前記第１不揮発性メモリ素子に記録された第１データを読込む第１段階と、
前記第２不揮発性メモリ素子に記録された第２データを読込む第２段階と、
前記第１及び第２データを合わせて少なくとも２ビットのデータを出力する第３段階と、を含むことを特徴とする不揮発性メモリ素子の読み込み方法。
【請求項４４】
前記第１段階は、
前記第１及び第２ゲート積層物に電圧を印加した後、前記不揮発性メモリ素子から出力電圧が検出されるまで前記電圧を徐々に低める段階と、
前記不揮発性メモリ素子から第１出力電圧を検出する段階と、
前記第１出力電圧が検出された後、前記第１及び第２ゲート積層物に印加される電圧を遮断する段階と、
前記第１出力電圧が検出された瞬間に、前記第１及び第２ゲート積層物に印加された電圧を基準電圧と比較する段階と、
前記第１出力電圧が検出された瞬間に、前記第１及び第２ゲート積層物に印加された電圧と前記基準電圧との比較の結果をエンコーディングしてビットデータとして出力する段階と、
を含むことを特徴とする請求項４３に記載の不揮発性メモリ素子の読み込み方法。
【請求項４５】
前記第２段階は、
前記第１及び第２ゲート積層物に電圧を印加した後、前記不揮発性メモリ素子から出力電圧が検出されるまで前記電圧を徐々に低める段階と、
前記不揮発性メモリ素子から第１出力電圧を検出する段階と、
前記第１出力電圧が検出された後、前記第１及び第２ゲート積層物に印加される電圧を遮断する段階と、
前記第１及び第２不揮発性メモリ素子の入力電圧対出力電圧を表した相補的特性曲線から前記第２不揮発性メモリ素子に記録されたデータを読込み可能な電圧を前記第１及び第２ゲート積層物に印加する段階と、
前記第１及び第２ゲート積層物に前記第２不揮発性メモリ素子に記録されたデータを読込み可能な電圧が印加されたとき、前記不揮発性メモリ素子から出力される第２出力電圧を測定する段階と、
前記第２出力電圧を基準電圧と比較する段階と、
前記第２出力電圧と前記基準電圧との比較の結果をエンコーディングしてビットデータとして出力する段階と、
を含むことを特徴とする請求項４３に記載の不揮発性メモリ素子の読み込み方法。
【請求項４６】
前記第１及び第２ゲート積層物に印加される電圧を遮断した直後、前記第１及び第２ゲート積層物に０Ｖの電圧を印加することを特徴とする請求項４５に記載の不揮発性メモリ素子の読み込み方法。
【請求項４７】
前記０Ｖ電圧は、前記第１及び第２ゲート積層物に印加される電圧が遮断されると同時に、オン状態になり、一端は接地されており、他端は電源と前記不揮発性メモリ素子の前記第１及び第２ゲート積層物との間に連結されたトランジスタを用いて印加することを特徴とする請求項４６に記載の不揮発性メモリ素子の読み込み方法。
【請求項４８】
前記不揮発性メモリ素子に記録されたデータを読み込んだ後、読み込んだデータのうち一部または全部を異なるデータに変えることを特徴とする請求項４３に記載の不揮発性メモリ素子の読み込み方法。
【請求項４９】
第１基板に第１不揮発性メモリ素子を形成する第１段階と、
第２基板に前記第１不揮発性メモリ素子と相補的関係にある第２不揮発性メモリ素子を形成する第２段階と、
前記第１及び第２不揮発性メモリ素子が対向するように前記第１及び第２基板をボンディングする第３段階と、
を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項５０】
前記第１段階は、
前記第１基板の所定領域に第１素子分離層を形成し、前記第１素子分離層間の前記第１基板に離隔されたｐ型第１及び第２不純物領域を形成し、前記ｐ型第１及び第２不純物領域の間に第１チャンネルを形成する段階と、
前記第１チャンネル上に少なくとも何れか１つのデータ保存層を備える第１ゲート積層物を形成する段階と、
前記ｐ型第１及び第２不純物領域に各々第１及び第２コンタクトパッド層を形成する段階と、
前記第１基板上に前記第１ゲート積層物と前記第１及び第２コンタクトパッド層とを覆う第１層間絶縁層を形成する段階と、
前記第１層間絶縁層の表面を平坦化する段階と、
を含むことを特徴とする請求項４９に記載の不揮発性メモリ素子の製造方法。
【請求項５１】
前記第１ゲート積層物を形成する段階は、
前記第１基板上に第１絶縁層、第１データ保存層、第２絶縁層及び第１コントロールゲートを順次に形成する段階と、
前記第１コントロールゲート上に前記第１チャンネルを限定する感光膜パターンを形成する段階と、
前記感光膜パターンをエッチングマスクとして前記第１コントロールゲート、前記第２絶縁層、前記第１データ保存層及び前記第１絶縁層を順次にエッチングする段階と、
を含むことを特徴とする請求項５０に記載の不揮発性メモリ素子の製造方法。
【請求項５２】
前記第１及び第２コンタクトパッド層は、前記第１素子分離層上に、または前記第１素子分離層にわたって延伸されるように形成することを特徴とする請求項５０に記載の不揮発性メモリ素子の製造方法。
【請求項５３】
前記第１基板は、ｎ型シリコン基板またはＳＯＩ基板であることを特徴とする請求項４９に記載の不揮発性メモリ素子の製造方法。
【請求項５４】
前記第２基板は、ｐ型シリコン基板またはＳＯＩ基板であることを特徴とする請求項４９に記載の不揮発性メモリ素子の製造方法。
【請求項５５】
前記第２段階は、
前記第２基板に第２素子分離層を形成し、前記第２素子分離層間の前記第２基板にｎ型第１及び第２不純物領域を形成し、前記ｎ型第１及び第２不純物領域間に第２チャンネルを形成する段階と、
前記第２チャンネル上に少なくとも何れか１つのデータ保存層を備える第２ゲート積層物を形成する段階と、
前記ｎ型第１及び第２不純物領域に各々第３及び第４コンタクトパッド層を形成する段階と、
前記第２基板上に前記第２ゲート積層物と前記第３及び第４コンタクトパッド層とを覆う第２層間絶縁層を形成する段階と、
前記第２層間絶縁層の表面を平坦化する段階と、
を含むことを特徴とする請求項４９に記載の不揮発性メモリ素子の製造方法。
【請求項５６】
前記第１層間絶縁層は、前記第１ゲート積層物が露出されるまで平坦化することを特徴とする請求項５０に記載の不揮発性メモリ素子の製造方法。
【請求項５７】
前記第２層間絶縁層は、前記第２ゲート積層物が露出されるまで平坦化することを特徴とする請求項５５に記載の不揮発性メモリ素子の製造方法。
【請求項５８】
前記第２段階は、
前記第２基板に第２素子分離層を形成し、前記第２素子分離層間の前記第２基板にｎ型第１及び第２不純物領域を形成し、前記ｎ型第１及び第２不純物領域間に第２チャンネルを形成する段階と、
前記第２チャンネル上に少なくとも１層のデータ保存層を備える第２ゲート積層物を形成する段階と、
前記ｎ型第１及び第２不純物領域に各々第３及び第４コンタクトパッド層を形成する段階と、
前記第２基板上に前記第２ゲート積層物と前記第３及び第４コンタクトパッド層を覆う第２層間絶縁層を形成する段階と、
前記第２層間絶縁層の表面を平坦化する段階と、
を含むことを特徴とする請求項５０に記載の不揮発性メモリ素子の製造方法。
【請求項５９】
前記第２ゲート積層物を形成する段階は、
前記第２基板上に第３絶縁層、第２データ保存層、第４絶縁層及び第２コントロールゲートを順次に形成する段階と、
前記第２コントロールゲート上に前記第２チャンネルを限定する感光膜パターンを形成する段階と、
前記感光膜パターンをエッチングマスクとして前記第２コントロールゲート、前記第３絶縁層、前記第２データ保存層及び前記第４絶縁層を順次にエッチングする段階と、
を含むことを特徴とする請求項５５に記載の不揮発性メモリ素子の製造方法。
【請求項６０】
前記第３及び第４コンタクトパッド層は、前記第２素子分離層上に、または前記第２素子分離層にわたって延伸されるように形成することを特徴とする請求項５５に記載の不揮発性メモリ素子の製造方法。
【請求項６１】
前記第２段階は、
前記第２基板に第２素子分離層を形成し、前記第２素子分離層間の前記第２基板にｎ型第１及び第２不純物領域を形成し、前記ｎ型第１及び第２不純物領域間に第２チャンネルを形成する段階と、
前記第２チャンネル上に少なくとも何れか１つのデータ保存層を備える第２ゲート積層物を形成する段階と、
前記第２基板上に前記第２ゲート積層物を覆う第２層間絶縁層を形成する段階と、
前記第２層間絶縁層の表面を平坦化する段階と、
を含むことを特徴とする請求項４９に記載の不揮発性メモリ素子の製造方法。
【請求項６２】
前記第２段階は、
前記第２基板に第２素子分離層を形成し、前記第２素子分離層間の前記第２基板にｎ型第１及び第２不純物領域を形成し、前記ｎ型第１及び第２不純物領域間に第２チャンネルを形成する段階と、
前記第２チャンネル上に少なくとも１層のデータ保存層を備える第２ゲート積層物を形成する段階と、
前記第２基板上に前記第２ゲート積層物を覆う第２層間絶縁層を形成する段階と、
前記第２層間絶縁層の表面を平坦化する段階と、
を含むことを特徴とする請求項５０に記載の不揮発性メモリ素子の製造方法。
【請求項６３】
前記ボンディングの後、
前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１コンタクトパッド層及び第２コンタクトパッド層が各々露出される第１ビアホール及び第２ビアホールを形成する段階と、
前記第１ビアホール及び第２ビアホールを各々第１導電性プラグ及び第２導電性プラグで充填する段階と、
前記第２基板、前記第２素子分離層及び前記第２層間絶縁層よりなる積層物に前記第３コンタクトパッド層及び第４コンタクトパッド層が各々露出される第３ビアホール及び第４ビアホールを形成する段階と、
前記第３ビアホール及び第４ビアホールを各々第３導電性プラグ及び第４導電性プラグで充填する段階と、
前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる前記積層物に前記第１ゲート積層物が露出される第１ゲートビアホールを形成する段階と、
前記第１ゲートビアホールを第１ゲート導電性プラグで充填する段階と、
前記第２基板に前記第２ゲート積層物が露出される第２ゲートビアホールを形成する段階と、
前記第２ゲートビアホールを第２ゲート導電性プラグで充填する段階と、
前記第２基板の前記第１ビアホールないし第４ビアホールの周りに各々前記第１導電性プラグないし第４導電性プラグの全面を覆う第１コンタクトパッドないし第４コンタクトパッドを形成しつつ、前記第１ゲートビアホール及び第２ゲートビアホールの周りに各々前記第１ゲート導電性プラグ及び第２ゲート導電性プラグの全面を覆う第１ゲートパッド及び第２ゲートパッドを形成する段階と、
を含むことを特徴とする請求項５８に記載の不揮発性メモリ素子の製造方法。
【請求項６４】
前記ボンディングの後、
前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１コンタクトパッド及び第２コンタクトパッド層が各々露出される第１ビアホール及び第２ビアホールを形成する段階と、
前記第１ビアホール及び第２ビアホールを各々第１導電性プラグ及び第２導電性プラグで充填する段階と、
前記第２基板及び前記第２素子分離層よりなる積層物に前記第３コンタクトパッド及び第４コンタクトパッド層が各々露出される第３ビアホール及び第４ビアホールを形成する段階と、
前記第３ビアホール及び第４ビアホールを各々第３導電性プラグ及び第４導電性プラグで充填する段階と、
前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１ゲート積層物が露出される第１ゲートビアホールを形成する段階と、
前記第１ゲートビアホールを第１ゲート導電性プラグで充填する段階と、
前記第２基板に前記第２ゲート積層物が露出される第２ゲートビアホールを形成する段階と、
前記第２ゲートビアホールを第２ゲート導電性プラグで充填する段階と、
前記第２基板の前記第１ビアホールないし第４ビアホールの周りに各々前記第１導電性プラグないし第４導電性プラグの全面を覆う第１コンタクトパッドないし第４コンタクトパッドを形成しつつ、前記第１ゲートビアホール及び第２ゲートビアホールの周りに各々前記第１ゲート導電性プラグ及び第２ゲート導電性プラグの全面を覆う第１ゲートパッド及び第２ゲートパッドを形成する段階と、
を含むことを特徴とする請求項５８に記載の不揮発性メモリ素子の製造方法。
【請求項６５】
前記ボンディングの後、
前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる積層物に前記第１コンタクトパッド及び第２コンタクトパッド層が各々露出される第１ビアホール及び第２ビアホールを形成する段階と、
前記第１ビアホール及び第２ビアホールを各々第１導電性プラグ及び第２導電性プラグで充填する段階と、
前記第２基板に前記ｎ型第１不純物領域及び第２不純物領域が各々露出される第３ビアホール及び第４ビアホールを形成する段階と、
前記第３ビアホール及び第４ビアホールを各々第３導電性プラグ及び第４導電性プラグで充填する段階と、
前記第２基板、前記第２素子分離層、前記第２層間絶縁層及び前記第１層間絶縁層よりなる前記積層物に前記第１ゲート積層物が露出される第１ゲートビアホールを形成する段階と、
前記第１ゲートビアホールを第１ゲート導電性プラグで充填する段階と、
前記第２基板に前記第２ゲート積層物が露出される第２ゲートビアホールを形成する段階と、
前記第２ゲートビアホールを第２ゲート導電性プラグで充填する段階と、
前記第２基板の前記第１ビアホールないし第４ビアホールの周りに各々前記第１導電性プラグないし第４導電性プラグの全面を覆う第１コンタクトパッドないし第４コンタクトパッドを形成しつつ、前記第１ゲートビアホール及び第２ゲートビアホールの周りに各々前記第１ゲート導電性プラグ及び第２ゲート導電性プラグの全面を覆う第１ゲートビアホール及び第２ゲートパッドを形成する段階と、
を含むことを特徴とする請求項６２に記載の不揮発性メモリ素子製造方法。
【請求項６６】
前記ｎ型第１不純物領域及び第２不純物領域の形成に先立って、前記第２基板の前記ｎ型第１不純物領域及び第２不純物領域が配置された所よりも深い所に不純物層を形成し、前記不純物層が前記第２基板を二分することを特徴とする請求項５５に記載の不揮発性メモリ素子の製造方法。
【請求項６７】
前記第１基板および第２基板のボンディングに先立って、前記第２基板の前記ｎ型第１不純物領域及び第２不純物領域が形成されていない、不純物層によって二分される側の第２基板を除去することを特徴とする請求項６６に記載の不揮発性メモリ素子の製造方法。
【請求項６８】
第１不揮発性メモリ素子と、
前記第１不揮発性メモリ素子と相補的関係にある第２不揮発性メモリ素子と、
第３不揮発性メモリ素子と、
前記第３不揮発性メモリ素子と相補的関係にある第４不揮発性メモリ素子が順次に積層されており、
前記第２及び第４不揮発性メモリ素子は向かい合わせた状態で備えられていることを特徴とする論理素子。
【請求項６９】
前記第１及び第４不揮発性メモリ素子は、同じＮ型不揮発性メモリ素子であり、前記第２及び第３不揮発性メモリ素子は、同じＰ型不揮発性メモリ素子であることを特徴とする請求項６８に記載の論理素子。
【請求項７０】
前記第１不揮発性メモリ素子は、
第１素子分離層と、前記第１素子分離層の間に形成された第１及び第２不純物領域と、前記第１及び第２不純物領域の間に備えられた第１チャンネルを備える第１基板と、
前記第１チャンネル上に備えられた第１ゲート積層物と、
前記第１及び第２不純物領域上に備えられた第１及び第２コンタクトパッド層と、
前記第１及び第２コンタクトパッド層と前記第１ゲート積層物とを覆う第１層間絶縁層と、
を含むことを特徴とする請求項６８に記載の論理素子。
【請求項７１】
前記第２不揮発性メモリ素子は、
第２素子分離層と、前記第２素子分離層の間に形成された第３及び第４不純物領域と、前記第３及び第４不純物領域の間に備えられた第２チャンネルを備える第２基板と、
前記第２チャンネル上に備えられた第２ゲート積層物と、
前記第３及び第４不純物領域上に備えられた第３及び第４コンタクトパッド層と、
前記第３及び第４コンタクトパッド層と前記第２ゲート積層物とを覆い、前記第１層間絶縁層にボンディングされた第２層間絶縁層と、を含むことを特徴とする請求項７０に記載の論理素子。
【請求項７２】
前記第３不揮発性メモリ素子は、
第３素子分離層と、前記第３素子分離層の間に形成された第５及び第６不純物領域と、前記第５及び第６不純物領域の間に備えられた第３チャンネルと、を備え、前記第２基板にボンディングされた第３基板と、
前記第３チャンネル上に備えられた第３ゲート積層物と、
前記第５及び第６不純物領域上に備えられた第５及び第６コンタクトパッド層と、
前記第５及び第６コンタクトパッド層と前記第３ゲート積層物とを覆う第３層間絶縁層と、
を含むことを特徴とする請求項７１に記載の論理素子。
【請求項７３】
前記第４不揮発性メモリ素子は、
第４素子分離層と、前記第４素子分離層の間に形成された第７及び第８不純物領域と、前記第７及び第８不純物領域の間に備えられた第４チャンネルと、を備える第４基板と、
前記第４チャンネル上に備えられた第４ゲート積層物と、
前記第７及び第８不純物領域上に備えられた第７及び第８コンタクトパッド層と、
前記第７及び第８コンタクトパッド層と前記第４ゲート積層物とを覆い、前記第３層間絶縁層にボンディングされた第４層間絶縁層と、
を含むことを特徴とする請求項７２に記載の論理素子。
【請求項７４】
前記第４不揮発性メモリ素子は、第４素子分離層と、前記第４素子分離層の間に形成された第７及び第８不純物領域と、前記第７及び第８不純物領域の間に備えられた第４チャンネルと、を備える第４基板と、
前記第４チャンネル上に備えられた第４ゲート積層物と、
前記第４ゲート積層物を覆い、前記第３層間絶縁層にボンディングされた第４層間絶縁層と、
を含むことを特徴とする請求項７２に記載の論理素子。
【請求項７５】
前記第１ないし第４基板は、ＳＯＩ基板またはシリコン基板であることを特徴とする請求項７３に記載の論理素子。
【請求項７６】
前記第１ないし第８コンタクトパッド層は、それぞれに隣接した素子分離層上に延伸されたことを特徴とする請求項７３に記載の論理素子。
【請求項７７】
前記第１ないし第８コンタクトパッド層のうち、一部は隣接した素子分離層と離隔された状態で延伸されており、残りは前記素子分離層上に延伸されたことを特徴とする請求項７３に記載の論理素子。
【請求項７８】
前記第１及び第２コンタクトパッド層に各々連結されるように前記第１及び第２コンタクトパッド層上の積層物に形成された第１及び第２導電性プラグと、
前記第３及び第４コンタクトパッド層に各々連結されるように前記第３及び第４コンタクトパッド層上の積層物に形成された第３及び第４導電性プラグと、
前記第５及び第６コンタクトパッド層に各々連結されるように前記第５及び第６コンタクトパッド層上の積層物に形成された第５及び第６導電性プラグと、
前記第７及び第８コンタクトパッド層に各々連結されるように前記第７及び第８コンタクトパッド層上の積層物に形成された第７及び第８導電性プラグと、
前記第１ゲート積層物に連結されるように前記第１ゲート積層物上の積層物に形成された第１ゲート導電性プラグと、
前記第２ゲート積層物に連結されるように前記第２ゲート積層物上の積層物に形成された第２ゲート導電性プラグと、
前記第３ゲート積層物に連結されるように前記第３ゲート積層物上の積層物に形成された第３ゲート導電性プラグと、
前記第４ゲート積層物に連結されるように前記第４ゲート積層物上の積層物に形成された第４ゲート導電性プラグと、
前記第１、第３及び第７導電性プラグを連結する第１コンタクトパッドと、
前記第４及び第６導電性プラグを連結する第２コンタクトパッドと、
前記第２及び第８導電性プラグを連結する第３コンタクトパッドと、
前記第５導電性プラグに連結された第４コンタクトパッドと、
前記第１及び第２ゲート導電性プラグを連結する第１ゲートコンタクトパッドと、
前記第３及び第４ゲート導電性プラグを連結する第２ゲートコンタクトパッドと、
を備えたことを特徴とする請求項７３に記載の論理素子。
【請求項７９】
前記第１及び第２コンタクトパッド層に各々連結されるように前記第１及び第２コンタクトパッド層上の積層物に形成された第１及び第２導電性プラグと、
前記第３及び第４コンタクトパッド層に各々連結されるように前記第３及び第４コンタクトパッド層上の積層物に形成された第３及び第４導電性プラグと、
前記第５及び第６コンタクトパッド層に各々連結されるように前記第５及び第６コンタクトパッド層上の積層物に形成された第５及び第６導電性プラグと、
前記第７及び第８コンタクトパッド層に各々連結されるように前記第７及び第８コンタクトパッド層上の積層物に形成された第７及び第８導電性プラグと、
前記第１ゲート積層物に連結されるように前記第１ゲート積層物上の積層物に形成された第１ゲート導電性プラグと、
前記第２ゲート積層物に連結されるように前記第２ゲート積層物上の積層物に形成された第２ゲート導電性プラグと、
前記第３ゲート積層物に連結されるように前記第３ゲート積層物上の積層物に形成された第３ゲート導電性プラグと、
前記第４ゲート積層物に連結されるように前記第４ゲート積層物上の積層物に形成された第４ゲート導電性プラグと、
前記第１、第３、第５及び第７導電性プラグを連結する第１コンタクトパッドと、
前記第４及び第６導電性プラグを連結する第２コンタクトパッドと、
前記第２及び第８導電性プラグを連結する第３コンタクトパッドと、
前記第１及び第２ゲート導電性プラグを連結する第１ゲートコンタクトパッドと、
前記第３及び第４ゲート導電性プラグを連結する第２ゲートコンタクトパッドと、
を備えたことを特徴とする請求項７３に記載の論理素子。
【請求項８０】
前記第１及び第２コンタクトパッド層に各々連結されるように前記第１及び第２コンタクトパッド層上の積層物に形成された第１及び第２導電性プラグと、
前記第３及び第４コンタクトパッド層に各々連結されるように前記第３及び第４コンタクトパッド層上の積層物に形成された第３及び第４導電性プラグと、
前記第５及び第６コンタクトパッド層に各々連結されるように前記第５及び第６コンタクトパッド層上の積層物に形成された第５及び第６導電性プラグと、
前記第７及び第８不純物領域に各々連結されるように前記第４基板に形成された第７及び第８導電性プラグと、
前記第１ゲート積層物に連結されるように前記第１ゲート積層物上の積層物に形成された第１ゲート導電性プラグと、
前記第２ゲート積層物に連結されるように前記第２ゲート積層物上の積層物に形成された第２ゲート導電性プラグと、
前記第３ゲート積層物に連結されるように前記第３ゲート積層物上の積層物に形成された第３ゲート導電性プラグと、
前記第４ゲート積層物に連結されるように前記第４ゲート積層物上の積層物に形成された第４ゲート導電性プラグと、
前記第１、第３及び第７導電性プラグを連結する第１コンタクトパッドと、
前記第４及び第６導電性プラグを連結する第２コンタクトパッドと、
前記第２及び第８導電性プラグを連結する第３コンタクトパッドと、
前記第５導電性プラグに連結された第４コンタクトパッドと、
前記第１及び第２ゲート導電性プラグを連結する第１ゲートコンタクトパッドと、
前記第３及び第４ゲート導電性プラグを連結する第２ゲートコンタクトパッドと、
を備えたことを特徴とする請求項７４に記載の論理素子。
【請求項８１】
前記第１及び第２コンタクトパッド層に各々連結されるように前記第１及び第２コンタクトパッド層上の積層物に形成された第１及び第２導電性プラグと、
前記第３及び第４コンタクトパッド層に各々連結されるように前記第３及び第４コンタクトパッド層上の積層物に形成された第３及び第４導電性プラグと、
前記第５及び第６コンタクトパッド層に各々連結されるように前記第５及び第６コンタクトパッド層上の積層物に形成された第５及び第６導電性プラグと、
前記第７及び第８不純物領域に各々連結されるように前記第４基板に形成された第７及び第８導電性プラグと、
前記第１ゲート積層物に連結されるように前記第１ゲート積層物上の積層物に形成された第１ゲート導電性プラグと、
前記第２ゲート積層物に連結されるように前記第２ゲート積層物上の積層物に形成された第２ゲート導電性プラグと、
前記第３ゲート積層物に連結されるように前記第３ゲート積層物上の積層物に形成された第３ゲート導電性プラグと、
前記第４ゲート積層物に連結されるように前記第４ゲート積層物上の積層物に形成された第４ゲート導電性プラグと、
前記第１、第３、第５及び第７導電性プラグを連結する第１コンタクトパッドと、
前記第４及び第６導電性プラグを連結する第２コンタクトパッドと、
前記第２及び第８導電性プラグを連結する第３コンタクトパッドと、
前記第１及び第２ゲート導電性プラグを連結する第１ゲートコンタクトパッドと、
前記第３及び第４ゲート導電性プラグを連結する第２ゲートコンタクトパッドと、
を備えたことを特徴とする請求項７４に記載の論理素子。
【請求項８２】
前記第１ないし第４ゲート積層物は、順次に積層された第１絶縁層、少なくとも何れ１つのデータ保存層、第２絶縁層及びコントロールゲートを備えることを特徴とする請求項７３に記載の論理素子。
【請求項８３】
前記第１ないし第８コンタクトパッド層の延伸された長さは同じであることを特徴とする請求項７３に記載の論理素子。
【請求項８４】
前記第１ないし第８コンタクトパッド層の一部は延伸された長さが異なることを特徴とする請求項７３に記載の論理素子。
【請求項８５】
前記第１、第３、第５及び第７コンタクトパッド層の延伸された長さは、前記第１コンタクトパッド層から前記第７コンタクトパッド層に行くほど短いことを特徴とする請求項７７に記載の論理素子。
【請求項８６】
前記第１ないし第８コンタクトパッド層のうち、少なくとも一部は相異なる方向に延伸されたことを特徴とする請求項７３に記載の論理素子。
【請求項８７】
前記第１ないし第６コンタクトパッド層は同じ長さに延伸されたことを特徴とする請求項７４に記載の論理素子。
【請求項８８】
前記第１ないし第６コンタクトパッド層のうち一部は異なる長さに延伸されたことを特徴とする請求項７４に記載の論理素子。
【請求項８９】
前記第１、第３及び第５コンタクトパッド層の延伸された長さは前記第１コンタクトパッド層から前記第５コンタクトパッド層に行くほど短くなることを特徴とする請求項８８に記載の論理素子。
【請求項９０】
前記第１、第３、第５及び第７コンタクトパッド層の延伸された長さは、前記第１コンタクトパッド層から前記第７コンタクトパッド層に行くほど短いことを特徴とする請求項８４に記載の論理素子。
【請求項９１】
前記第１ないし第４ゲート積層物は、順次に積層された第１絶縁層、少なくとも何れか１つのデータ保存層、第２絶縁層及びコントロールゲートを備えることを特徴とする請求項７４に記載の論理素子。
【請求項９２】
第１トランジスタ、前記第１トランジスタと相補的関係にある第２トランジスタよりなるＣＭＯＳＦＥＴを含む半導体装置において、
前記第１及び第２トランジスタはそれぞれのゲートが対向するようにボンディングされたことを特徴とする半導体装置。
【請求項９３】
前記ＣＭＯＳＦＥＴは、第１半導体装置上に備えたことを特徴とする請求項９２に記載の半導体装置。
【請求項９４】
前記ＣＭＯＳＦＥＴ上に第２半導体装置がさらに備えられたことを特徴とする請求項９３に記載の論理素子。
【請求項９５】
前記第１半導体素子は、入出力及びコントロール素子、ＲＦ ＡＳＩＣ素子及びＡｎａｌｏｇ ＡＳＩＣ素子のうち少なくとも何れか１つであることを特徴とする請求項９３に記載の半導体装置。
【請求項９６】
前記第２半導体素子は、中央処理装置、キャッシュメモリ、メインメモリ及びＤＳＰチップのうち少なくとも何れか１つであることを特徴とする請求項９４に記載の半導体装置。
【請求項９７】
相補的関係にある第１及び第２不揮発性メモリ素子を含むメモリ素子と、
前記メモリ素子から出力される電圧と第１基準電圧とを比較する第１電圧比較部と、
前記メモリ素子に所定範囲のスイーピング電圧を供給する第１電源部と、
前記第１電圧比較部の出力信号により動作され、前記メモリ素子の入力端に印加される電圧と第２基準電圧とを比較する第２電圧比較部と、
前記第２電圧比較部の出力信号をエンコーディングするエンコーダと、
前記第１電源部から前記メモリ素子に印加される前記スイーピング電圧を断続する第１断続手段と、
前記第１電圧比較部から与えられる信号によって前記メモリ素子と前記第２電圧比較部との間をオフにする第２断続手段と、
前記第１電圧比較部から与えられる信号に反応して前記第１及び第２断続手段の動作を制御する制御手段と、
前記第１電圧比較部から与えられる信号によって前記メモリ素子に所定の電圧を印加する第２電源部と、
前記第２電源部から前記メモリ素子に所定の電圧が印加されたとき、前記メモリ素子から出力される電圧と前記エンコーダから与えられる信号に対応する電圧とを比較して所定のビットデータを出力する電圧比較回路部と、
を含むことを特徴とする不揮発性メモリ素子の読み込み動作回路。
【請求項９８】
前記第１及び第２不揮発性メモリ素子は、順次に積層された、各々少なくとも１ビットデータが記録されるＰ型及びＮ型不揮発性メモリ素子であることを特徴とする請求項９７に記載の不揮発性メモリ素子の読み込み動作回路。
【請求項９９】
前記第２電圧比較部は、少なくとも１つの比較器を含むことを特徴とする請求項９７に記載の不揮発性メモリ素子の読み込み動作回路。
【請求項１００】
前記第１断続手段は、前記第１電源部と前記メモリ素子との間に備えられた第１パストランジスタであることを特徴とする請求項９７に記載の不揮発性メモリ素子の読み込み動作回路。
【請求項１０１】
前記第２断続手段は、前記メモリ素子と前記第２電圧比較部との間に備えられた第２パストランジスタであることを特徴とする請求項９７に記載の不揮発性メモリ素子の読み込み動作回路。
【請求項１０２】
前記制御手段は、前記第１及び第２断続手段に前記第１電圧比較部から与えられる信号を反転させて印加するインバータであることを特徴とする請求項９７に記載の不揮発性メモリ素子の読み込み動作回路。
【請求項１０３】
前記第２電源部は、前記メモリ素子に０Ｖを印加する接地されたトランジスタであることを特徴とする請求項９７に記載の不揮発性メモリ素子の読み込み動作回路。
【請求項１０４】
相補的関係にある第１及び第２不揮発性メモリ素子を含むメモリ素子と、
前記メモリ素子から出力される電圧と第１基準電圧とを比較する第１電圧比較部と、
前記メモリ素子に所定範囲のスイーピング電圧を供給する第１電源部と、
前記第１電圧比較部から与えられる信号により動作され、前記メモリ素子の入力端に印加される電圧と第２基準電圧とを比較する第２電圧比較部と、
前記第２電圧比較部から出力される信号をエンコーディングする第１エンコーダと、
前記第１電源部から前記メモリ素子に印加される前記スイーピング電圧を断続する第１断続手段と、
前記第１電圧比較器から与えられる信号によって前記メモリ素子と前記第２電圧比較部との間をオフにする第２断続手段と、
前記第１電圧比較部から与えられる信号に反応して前記第１及び第２断続手段の動作を制御する制御手段と、
前記第１電圧比較部から与えられる信号によって前記メモリ素子に所定の電圧を印加する第２電源部と、
前記第２電源部から前記メモリ素子に所定の電圧が印加されつつ、動作が開始され、このとき、前記メモリ素子から出力される電圧と第３基準電圧とを比較する第３電圧比較部と、
前記第３電圧比較部から出力される信号をエンコーディングする第２エンコーダと、
前記第１及び第２エンコーダから与えられる信号をエンコーディングして所定のビットデータを出力する第３エンコーダと、
を含むことを特徴とする不揮発性メモリ素子の読み込み動作回路。
【請求項１０５】
前記第３電圧比較部は、少なくとも１つの比較器を含むことを特徴とする請求項１０４に記載の不揮発性メモリ素子の読み込み動作回路。
【請求項１０６】
前記第１及び第２不揮発性メモリ素子は、順次に積層された、各々少なくとも１ビットデータが記録されるＰ型及びＮ型不揮発性メモリ素子であることを特徴とする請求項１０４に記載の不揮発性メモリ素子の読み込み動作回路。
【請求項１０７】
前記第２電圧比較部は、少なくとも１つの比較器を含むことを特徴とする請求項１０４に記載の不揮発性メモリ素子の読み込み動作回路。
【請求項１０８】
前記第１断続手段は、前記第１電源部と前記メモリ素子との間に備えられた第１パストランジスタであることを特徴とする請求項１０４に記載の不揮発性メモリ素子の読み込み動作回路。
【請求項１０９】
前記第２断続手段は、前記メモリ素子と前記第２電圧比較部との間に備えられた第２パストランジスタであることを特徴とする請求項１０４に記載の不揮発性メモリ素子の読み込み動作回路。
【請求項１１０】
前記制御手段は、前記第１及び第２断続手段に前記第１電圧比較器から与えられる信号を反転させて印加するインバータであることを特徴とする請求項１０４に記載の不揮発性メモリ素子の読み込み動作回路。
【請求項１１１】
前記第２電源部は、前記メモリ素子に０Ｖを印加する接地されたトランジスタであることを特徴とする請求項１０４に記載の不揮発性メモリ素子の読み込み動作回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【公開番号】特開２００６−５３６３（Ｐ２００６−５３６３Ａ）
【公開日】平成１８年１月５日（２００６．１．５）
【国際特許分類】
【出願番号】特願２００５−１７８６５２（Ｐ２００５−１７８６５２）
【出願日】平成１７年６月１７日（２００５．６．１７）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成１８年１月５日（２００６．１．５）
【国際特許分類】
【出願日】平成１７年６月１７日（２００５．６．１７）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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