半導体記憶装置および半導体記憶装置の製造方法
【課題】 工程数の増加を伴うことなく、ＦＡＭＯＳにおける消去を実現する。
【解決手段】 Ｐ型半導体基板１にＮ-ウェル３を形成し、Ｎ-ウェル３にＰ-不純物拡散層４を形成し、Ｐ-不純物拡散層４上に延伸されたフローティングゲート８をゲート絶縁膜７を介してＮ-ウェル３上に形成し、この半導体記憶装置の消去動作を行う場合、Ｐ-不純物拡散層４を負の電位に設定し、フローティングゲート８をＰ-不純物拡散層４と容量結合させることにより、フローティングゲート８に蓄積された電子をＮ-ウェル３側に引き抜く。
【解決手段】 Ｐ型半導体基板１にＮ-ウェル３を形成し、Ｎ-ウェル３にＰ-不純物拡散層４を形成し、Ｐ-不純物拡散層４上に延伸されたフローティングゲート８をゲート絶縁膜７を介してＮ-ウェル３上に形成し、この半導体記憶装置の消去動作を行う場合、Ｐ-不純物拡散層４を負の電位に設定し、フローティングゲート８をＰ-不純物拡散層４と容量結合させることにより、フローティングゲート８に蓄積された電子をＮ-ウェル３側に引き抜く。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置および半導体記憶装置の製造方法に関し、特に、電気的に消去可能なＦＡＭＯＳ（フローティングゲートアバランシェインジェクションＭＯＳデバイス）に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体記憶装置では、フローティングゲート構造のＭＩＳトランジスタを１個設けるだけで、不揮発性記憶素子を実現可能なＦＡＭＯＳと呼ばれるものがある。このＦＡＭＯＳでは、Ｎ型半導体基板とＰ型ドレイン層との間に形成されるＰＮ接合をアバランシェ降伏させた時に発生するホットエレクトロンをフローティングゲートに注入させることで書き込みが行われる。また、このＦＡＭＯＳでは、フローティングゲートに電子が注入された時の閾値電圧の変動を利用することで読み出しを行うことができる。
【０００３】
また、例えば、特許文献１には、電気的に消去可能なＦＡＭＯＳを実現するために、フローティングゲート上に絶縁膜を介してコントロールゲートを積層し、フローティングゲートに蓄積されたキャリアをトンネル効果にて電気的に消去する方法が開示されている。
【特許文献１】特開平１０−１７８１１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のＦＡＭＯＳでは、フローティングゲートに一旦電子が注入されると、その電子をフローティングゲートから引き抜くことは困難であるため、ＦＡＭＯＳに書き込まれた情報の消去ができず、一回分の書き込みに限られるという問題があった。
また、特許文献１に開示された方法では、ＦＡＭＯＳにおける電気的な消去動作を実現するには、フローティングゲート上に絶縁膜を介してコントロールゲートを積層する必要があり、工程増を招くという問題があった。
【０００５】
そこで、本発明の目的は、工程数の増加を伴うことなく、ＦＡＭＯＳにおける電気的な消去を実現することが可能な半導体記憶装置および半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体記憶装置によれば、第１導電型半導体基板に形成された第２導電型不純物拡散層と、第１導電型半導体基板上にゲート絶縁膜を介して形成され、前記第２導電型不純物拡散層上に延伸されたフローティングゲートと、前記フローティングゲートを挟み込むように前記第１導電型半導体基板に形成され、前記第２導電型不純物拡散層と分離された第２導電型ソース／ドレイン層とを備えることを特徴とする。
【０００７】
これにより、フローティングゲートを第２導電型不純物拡散層上に延伸することで、フローティングゲートを第２導電型不純物拡散層と容量結合させることが可能となり、フローティングゲート上にコントロールゲートを積層することなく、フローティングゲートに蓄積されたキャリアのエネルギーを制御することができる。このため、第２導電型不純物拡散層に電圧を印加することで、フローティングゲートに蓄積されたキャリアを消去することができ、電気的に書き込み消去可能な不揮発性半導体記憶素子を簡易な構成で実現することができる。
【０００８】
また、本発明の一態様に係る半導体記憶装置によれば、前記第２導電型不純物拡散層に消去電圧を印加し、前記フローティングゲートに蓄積されたキャリアを前記第１導電型半導体基板側に引き抜くことにより、前記フローティングゲートに蓄積されたキャリアを消去することを特徴とする。
これにより、フローティングゲート上にコントロールゲートを積層することなく、フローティングゲートに蓄積されたキャリアを消去することができ、電気的に書き込み消去可能な不揮発性半導体記憶素子を簡易な構成で実現することができる。
【０００９】
また、本発明の一態様に係る半導体記憶装置によれば、前記第２導電型ソース／ドレイン層側と前記第２導電型不純物拡散層側との間のフローティングゲートの容量比を変化させることで、消去電圧を変化させることを特徴とする。
これにより、容量比を大きくすることで、消去電圧を所望の値まで下げることができ、フローティングゲートに蓄積されたキャリアを効率よく消去することができる。
【００１０】
また、本発明の一態様に係る半導体記憶装置によれば、第１導電型半導体基板上に形成された第２導電型ウェルと、前記第２導電型ウェルに形成された第１導電型不純物拡散層と、前記第２導電型ウェル上にゲート絶縁膜を介して形成され、前記第１導電型不純物拡散層上に延伸されたフローティングゲートと、前記フローティングゲートを挟み込むように前記第２導電型ウェルに形成され、前記第１導電型不純物拡散層と分離された第１導電型ソース／ドレイン層とを備えることを特徴とする。
【００１１】
これにより、フローティングゲートを第１導電型不純物拡散層上に延伸することで、フローティングゲートを第１導電型不純物拡散層と容量結合させることが可能となり、フローティングゲート上にコントロールゲートを積層することなく、フローティングゲートに蓄積されたキャリアのエネルギーを制御することができる。このため、第１導電型不純物拡散層に電圧を印加することで、フローティングゲートに蓄積されたキャリアを消去することができ、電気的に書き込み消去可能な不揮発性半導体記憶素子を簡易な構成で実現することができる。
【００１２】
また、本発明の一態様に係る半導体記憶装置によれば、前記第１導電型不純物拡散層に消去電圧を印加し、前記フローティングゲートに蓄積されたキャリアを前記第２導電型ウェル側に引き抜くことにより、前記フローティングゲートに蓄積されたキャリアを消去することを特徴とする。
これにより、フローティングゲート上にコントロールゲートを積層することなく、フローティングゲートに蓄積されたキャリアを消去することができ、電気的に書き込み消去可能な不揮発性半導体記憶素子を簡易な構成で実現することができる。
【００１３】
また、本発明の一態様に係る半導体記憶装置によれば、前記第２導電型ソース／ドレイン層側と前記第２導電型ウェル側との間のフローティングゲートの容量比を変化させることで、消去電圧を変化させることを特徴とする。
これにより、容量比を大きくすることで、消去電圧を所望の値まで下げることができ、フローティングゲートに蓄積されたキャリアを効率よく消去することができる。
【００１４】
また、本発明の一態様に係る半導体記憶装置の製造方法によれば、第１導電型半導体基板に第２導電型不純物拡散層を形成する工程と、前記第２導電型不純物拡散層上に延伸されたフローティングゲートをゲート絶縁膜を介して前記第１導電型半導体基板上に形成する工程と、前記第１導電型半導体基板に選択的にイオン注入を行うことにより、前記第２導電型不純物拡散層と分離され、前記フローティングゲートを挟み込むように配置された第２導電型ソース／ドレイン層を形成する工程とを備えることを特徴とする。
【００１５】
これにより、トランジスタの形成工程において、第２導電型不純物拡散層の形成工程を追加することで、フローティングゲートに蓄積されたキャリアを電気的に消去することが可能となり、工程増を抑制しつつ、電気的に書き込み消去可能な不揮発性半導体記憶素子を実現することができる。
また、本発明の一態様に係る半導体記憶装置の製造方法によれば、第１導電型半導体基板に第２導電型ウェルを形成する工程と、前記第２導電型ウェルに第１導電型不純物拡散層を形成する工程と、前記第１導電型不純物拡散層上に延伸されたフローティングゲートをゲート絶縁膜を介して前記第２導電型ウェル上に形成する工程と、前記第２導電型ウェルに選択的にイオン注入を行うことにより、前記第２導電型不純物拡散層と分離され、前記フローティングゲートを挟み込むように配置された第２導電型ソース／ドレイン層を形成する工程とを備えることを特徴とする。
【００１６】
これにより、トランジスタの形成工程において、第２導電型不純物拡散層の形成工程を追加することで、フローティングゲートに蓄積されたキャリアを電気的に消去することが可能となり、工程増を抑制しつつ、電気的に書き込み消去可能な不揮発性半導体記憶素子を実現することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態に係る半導体記憶装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る半導体記憶装置の概略構成を示す平面図、図２（ａ）は、図１のＡ−Ａ´線で切断した断面図、図２（ｂ）は、図１のＢ−Ｂ´線で切断した断面図である。
【００１８】
図１および図２において、Ｐ型半導体基板１には、素子分離絶縁膜２が形成されるとともに、素子分離絶縁膜２で素子分離されたＮ-ウェル３が形成されている。なお、Ｐ型半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。また、素子分離絶縁膜２で素子分離されたＮウェル３にはＰ不純物拡散層４が形成されている。そして、Ｎ-ウェル３上には、Ｐ-不純物拡散層４上に延伸されたフローティングゲート８がゲート絶縁膜７を介して形成されている。なお、ゲート絶縁膜７としては、シリコン酸化膜を用いることができ、フローティングゲート８としては、多結晶シリコンを用いることができる。
【００１９】
ここで、フローティングゲート８はＰ-不純物拡散層４の表面の一部が露出するように配置され、フローティングゲート８から露出されたＰ-不純物拡散層４には、Ｐ+型不純物拡散層５が形成されている。また、Ｎ-ウェル３には、フローティングゲート１４を挟み込むように配置され、Ｐ-不純物拡散層４と分離されたＰ+型不純物拡散層６ａ、６ｂが形成され、フローティングゲート構造を持つＭＩＳトランジスタのソース／ドレイン層が構成されている。さらに、Ｎ-ウェル３には、Ｎ+型不純物拡散層９が形成されている。
【００２０】
そして、Ｐ+型不純物拡散層５には、Ｐ+型不純物拡散層５に消去電圧ＶRを印加するためのコンタクトＣ１が形成されている。また、Ｐ+型不純物拡散層６ａには、Ｐ+型不純物拡散層６ａにソース電圧ＶSを印加するためのコンタクトＣ２が形成されている。また、Ｐ+型不純物拡散層６ｂには、Ｐ+型不純物拡散層６ｂにドレイン電圧ＶDを印加するためのコンタクトＣ３が形成されている。また、Ｎ+型不純物拡散層９には、Ｎ+型不純物拡散層９にウェル電圧ＶWLを印加するためのコンタクトＣ４が形成されている。
【００２１】
そして、この半導体記憶装置の書き込み動作を行う場合、ドレイン電圧ＶDとしてドレイン降伏電圧ＢＶDよりも大きな負の電圧を与え、Ｎ-ウェル３とＰ+型不純物拡散層６ｂとの間に形成されるＰＮ接合にアバランシェ降伏を起し、その時に発生するホットエレクトロンをゲート絶縁膜７を通してフローティングゲート８に注入させることにより、フローティングゲート８に電子を蓄積させる。
【００２２】
例えば、ウェル電圧ＶWLおよびソース電圧ＶSを０Ｖに設定し、ドレイン電圧ＶDを−７Ｖに設定することにより、フローティングゲート８にホットエレクトロンを注入し、この半導体記憶装置に書き込みを行うことができる。
また、この半導体記憶装置の読み出し動作を行う場合、Ｐ+型不純物拡散層６ａ、６ｂ間を流れる電流の変化を検出し、フローティングゲート８に蓄積されたキャリアの有無を判定する。
【００２３】
例えば、ウェル電圧ＶWLおよびソース電圧ＶSを０Ｖに設定するとともに、ドレイン電圧ＶDを−３Ｖに設定し、Ｐ+型不純物拡散層６ａ、６ｂ間を流れる電流の変化を検出することにより、この半導体記憶装置の読み出しを行うことができる。
また、この半導体記憶装置の消去動作を行う場合、Ｐ-不純物拡散層４を負の電位に設定し、フローティングゲート８をＰ-不純物拡散層４と容量結合させることにより、フローティングゲート８に蓄積された電子をＮ-ウェル３側に引き抜く。
【００２４】
例えば、ドレイン電圧ＶD、ソース電圧ＶSおよびウェル電圧ＶWLを０Ｖに設定するとともに、消去電圧ＶRを−２０Ｖに設定し、フローティングゲート８に蓄積された電子をトンネル効果にてＮ-ウェル３側に引き抜くことにより、この半導体記憶装置の消去を行うことができる。
なお、消去電圧ＶRの値は印加時間によって変動するが、ソース／ドレイン側とＰ-不純物拡散層４側との間のフローティングゲート８の容量比に従って変化させることができる。例えば、印加時間を１００ｍｓｅｃとした場合に、ソース／ドレイン側とＰ-不純物拡散層４側との間のフローティングゲート８の容量比が１：５の場合、消去電圧ＶR＝−２０Ｖ、容量比が１：２０の場合、消去電圧ＶR＝−１８Ｖ、容量比が１：１００の場合、消去電圧ＶR＝−１５Ｖとすることができる。
【００２５】
これにより、フローティングゲート８上にコントロールゲートを積層することなく、フローティングゲート８に蓄積されたキャリアを消去することができ、工程増を抑制しつつ、電気的に書き込み消去可能な不揮発性半導体記憶素子を実現することができる。また、上述した半導体記憶装置は、出荷後にトリミングが可能なヒューズとしても利用することができる。
【００２６】
なお、上述した実施形態では、Ｐ型半導体基板１を用いる場合を例にとって説明したが、Ｎ型半導体基板を用いるようにしてもよい。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態に係る半導体記憶装置の概略構成を示す平面図。
【図２】本発明の一実施形態に係る半導体記憶装置の概略構成を示す断面図。
【符号の説明】
【００２８】
１ Ｐ型半導体基板、２ 素子分離絶縁膜、３ Ｎ-ウェル、４ Ｐ-不純物拡散層、５、６ａ、６ｂ Ｐ+型不純物拡散層、７ ゲート絶縁膜、８ フローティングゲート電極、Ｃ１〜Ｃ４ コンタクト、９ Ｎ+型不純物拡散層
【技術分野】
【０００１】
本発明は半導体記憶装置および半導体記憶装置の製造方法に関し、特に、電気的に消去可能なＦＡＭＯＳ（フローティングゲートアバランシェインジェクションＭＯＳデバイス）に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体記憶装置では、フローティングゲート構造のＭＩＳトランジスタを１個設けるだけで、不揮発性記憶素子を実現可能なＦＡＭＯＳと呼ばれるものがある。このＦＡＭＯＳでは、Ｎ型半導体基板とＰ型ドレイン層との間に形成されるＰＮ接合をアバランシェ降伏させた時に発生するホットエレクトロンをフローティングゲートに注入させることで書き込みが行われる。また、このＦＡＭＯＳでは、フローティングゲートに電子が注入された時の閾値電圧の変動を利用することで読み出しを行うことができる。
【０００３】
また、例えば、特許文献１には、電気的に消去可能なＦＡＭＯＳを実現するために、フローティングゲート上に絶縁膜を介してコントロールゲートを積層し、フローティングゲートに蓄積されたキャリアをトンネル効果にて電気的に消去する方法が開示されている。
【特許文献１】特開平１０−１７８１１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のＦＡＭＯＳでは、フローティングゲートに一旦電子が注入されると、その電子をフローティングゲートから引き抜くことは困難であるため、ＦＡＭＯＳに書き込まれた情報の消去ができず、一回分の書き込みに限られるという問題があった。
また、特許文献１に開示された方法では、ＦＡＭＯＳにおける電気的な消去動作を実現するには、フローティングゲート上に絶縁膜を介してコントロールゲートを積層する必要があり、工程増を招くという問題があった。
【０００５】
そこで、本発明の目的は、工程数の増加を伴うことなく、ＦＡＭＯＳにおける電気的な消去を実現することが可能な半導体記憶装置および半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体記憶装置によれば、第１導電型半導体基板に形成された第２導電型不純物拡散層と、第１導電型半導体基板上にゲート絶縁膜を介して形成され、前記第２導電型不純物拡散層上に延伸されたフローティングゲートと、前記フローティングゲートを挟み込むように前記第１導電型半導体基板に形成され、前記第２導電型不純物拡散層と分離された第２導電型ソース／ドレイン層とを備えることを特徴とする。
【０００７】
これにより、フローティングゲートを第２導電型不純物拡散層上に延伸することで、フローティングゲートを第２導電型不純物拡散層と容量結合させることが可能となり、フローティングゲート上にコントロールゲートを積層することなく、フローティングゲートに蓄積されたキャリアのエネルギーを制御することができる。このため、第２導電型不純物拡散層に電圧を印加することで、フローティングゲートに蓄積されたキャリアを消去することができ、電気的に書き込み消去可能な不揮発性半導体記憶素子を簡易な構成で実現することができる。
【０００８】
また、本発明の一態様に係る半導体記憶装置によれば、前記第２導電型不純物拡散層に消去電圧を印加し、前記フローティングゲートに蓄積されたキャリアを前記第１導電型半導体基板側に引き抜くことにより、前記フローティングゲートに蓄積されたキャリアを消去することを特徴とする。
これにより、フローティングゲート上にコントロールゲートを積層することなく、フローティングゲートに蓄積されたキャリアを消去することができ、電気的に書き込み消去可能な不揮発性半導体記憶素子を簡易な構成で実現することができる。
【０００９】
また、本発明の一態様に係る半導体記憶装置によれば、前記第２導電型ソース／ドレイン層側と前記第２導電型不純物拡散層側との間のフローティングゲートの容量比を変化させることで、消去電圧を変化させることを特徴とする。
これにより、容量比を大きくすることで、消去電圧を所望の値まで下げることができ、フローティングゲートに蓄積されたキャリアを効率よく消去することができる。
【００１０】
また、本発明の一態様に係る半導体記憶装置によれば、第１導電型半導体基板上に形成された第２導電型ウェルと、前記第２導電型ウェルに形成された第１導電型不純物拡散層と、前記第２導電型ウェル上にゲート絶縁膜を介して形成され、前記第１導電型不純物拡散層上に延伸されたフローティングゲートと、前記フローティングゲートを挟み込むように前記第２導電型ウェルに形成され、前記第１導電型不純物拡散層と分離された第１導電型ソース／ドレイン層とを備えることを特徴とする。
【００１１】
これにより、フローティングゲートを第１導電型不純物拡散層上に延伸することで、フローティングゲートを第１導電型不純物拡散層と容量結合させることが可能となり、フローティングゲート上にコントロールゲートを積層することなく、フローティングゲートに蓄積されたキャリアのエネルギーを制御することができる。このため、第１導電型不純物拡散層に電圧を印加することで、フローティングゲートに蓄積されたキャリアを消去することができ、電気的に書き込み消去可能な不揮発性半導体記憶素子を簡易な構成で実現することができる。
【００１２】
また、本発明の一態様に係る半導体記憶装置によれば、前記第１導電型不純物拡散層に消去電圧を印加し、前記フローティングゲートに蓄積されたキャリアを前記第２導電型ウェル側に引き抜くことにより、前記フローティングゲートに蓄積されたキャリアを消去することを特徴とする。
これにより、フローティングゲート上にコントロールゲートを積層することなく、フローティングゲートに蓄積されたキャリアを消去することができ、電気的に書き込み消去可能な不揮発性半導体記憶素子を簡易な構成で実現することができる。
【００１３】
また、本発明の一態様に係る半導体記憶装置によれば、前記第２導電型ソース／ドレイン層側と前記第２導電型ウェル側との間のフローティングゲートの容量比を変化させることで、消去電圧を変化させることを特徴とする。
これにより、容量比を大きくすることで、消去電圧を所望の値まで下げることができ、フローティングゲートに蓄積されたキャリアを効率よく消去することができる。
【００１４】
また、本発明の一態様に係る半導体記憶装置の製造方法によれば、第１導電型半導体基板に第２導電型不純物拡散層を形成する工程と、前記第２導電型不純物拡散層上に延伸されたフローティングゲートをゲート絶縁膜を介して前記第１導電型半導体基板上に形成する工程と、前記第１導電型半導体基板に選択的にイオン注入を行うことにより、前記第２導電型不純物拡散層と分離され、前記フローティングゲートを挟み込むように配置された第２導電型ソース／ドレイン層を形成する工程とを備えることを特徴とする。
【００１５】
これにより、トランジスタの形成工程において、第２導電型不純物拡散層の形成工程を追加することで、フローティングゲートに蓄積されたキャリアを電気的に消去することが可能となり、工程増を抑制しつつ、電気的に書き込み消去可能な不揮発性半導体記憶素子を実現することができる。
また、本発明の一態様に係る半導体記憶装置の製造方法によれば、第１導電型半導体基板に第２導電型ウェルを形成する工程と、前記第２導電型ウェルに第１導電型不純物拡散層を形成する工程と、前記第１導電型不純物拡散層上に延伸されたフローティングゲートをゲート絶縁膜を介して前記第２導電型ウェル上に形成する工程と、前記第２導電型ウェルに選択的にイオン注入を行うことにより、前記第２導電型不純物拡散層と分離され、前記フローティングゲートを挟み込むように配置された第２導電型ソース／ドレイン層を形成する工程とを備えることを特徴とする。
【００１６】
これにより、トランジスタの形成工程において、第２導電型不純物拡散層の形成工程を追加することで、フローティングゲートに蓄積されたキャリアを電気的に消去することが可能となり、工程増を抑制しつつ、電気的に書き込み消去可能な不揮発性半導体記憶素子を実現することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態に係る半導体記憶装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る半導体記憶装置の概略構成を示す平面図、図２（ａ）は、図１のＡ−Ａ´線で切断した断面図、図２（ｂ）は、図１のＢ−Ｂ´線で切断した断面図である。
【００１８】
図１および図２において、Ｐ型半導体基板１には、素子分離絶縁膜２が形成されるとともに、素子分離絶縁膜２で素子分離されたＮ-ウェル３が形成されている。なお、Ｐ型半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。また、素子分離絶縁膜２で素子分離されたＮウェル３にはＰ不純物拡散層４が形成されている。そして、Ｎ-ウェル３上には、Ｐ-不純物拡散層４上に延伸されたフローティングゲート８がゲート絶縁膜７を介して形成されている。なお、ゲート絶縁膜７としては、シリコン酸化膜を用いることができ、フローティングゲート８としては、多結晶シリコンを用いることができる。
【００１９】
ここで、フローティングゲート８はＰ-不純物拡散層４の表面の一部が露出するように配置され、フローティングゲート８から露出されたＰ-不純物拡散層４には、Ｐ+型不純物拡散層５が形成されている。また、Ｎ-ウェル３には、フローティングゲート１４を挟み込むように配置され、Ｐ-不純物拡散層４と分離されたＰ+型不純物拡散層６ａ、６ｂが形成され、フローティングゲート構造を持つＭＩＳトランジスタのソース／ドレイン層が構成されている。さらに、Ｎ-ウェル３には、Ｎ+型不純物拡散層９が形成されている。
【００２０】
そして、Ｐ+型不純物拡散層５には、Ｐ+型不純物拡散層５に消去電圧ＶRを印加するためのコンタクトＣ１が形成されている。また、Ｐ+型不純物拡散層６ａには、Ｐ+型不純物拡散層６ａにソース電圧ＶSを印加するためのコンタクトＣ２が形成されている。また、Ｐ+型不純物拡散層６ｂには、Ｐ+型不純物拡散層６ｂにドレイン電圧ＶDを印加するためのコンタクトＣ３が形成されている。また、Ｎ+型不純物拡散層９には、Ｎ+型不純物拡散層９にウェル電圧ＶWLを印加するためのコンタクトＣ４が形成されている。
【００２１】
そして、この半導体記憶装置の書き込み動作を行う場合、ドレイン電圧ＶDとしてドレイン降伏電圧ＢＶDよりも大きな負の電圧を与え、Ｎ-ウェル３とＰ+型不純物拡散層６ｂとの間に形成されるＰＮ接合にアバランシェ降伏を起し、その時に発生するホットエレクトロンをゲート絶縁膜７を通してフローティングゲート８に注入させることにより、フローティングゲート８に電子を蓄積させる。
【００２２】
例えば、ウェル電圧ＶWLおよびソース電圧ＶSを０Ｖに設定し、ドレイン電圧ＶDを−７Ｖに設定することにより、フローティングゲート８にホットエレクトロンを注入し、この半導体記憶装置に書き込みを行うことができる。
また、この半導体記憶装置の読み出し動作を行う場合、Ｐ+型不純物拡散層６ａ、６ｂ間を流れる電流の変化を検出し、フローティングゲート８に蓄積されたキャリアの有無を判定する。
【００２３】
例えば、ウェル電圧ＶWLおよびソース電圧ＶSを０Ｖに設定するとともに、ドレイン電圧ＶDを−３Ｖに設定し、Ｐ+型不純物拡散層６ａ、６ｂ間を流れる電流の変化を検出することにより、この半導体記憶装置の読み出しを行うことができる。
また、この半導体記憶装置の消去動作を行う場合、Ｐ-不純物拡散層４を負の電位に設定し、フローティングゲート８をＰ-不純物拡散層４と容量結合させることにより、フローティングゲート８に蓄積された電子をＮ-ウェル３側に引き抜く。
【００２４】
例えば、ドレイン電圧ＶD、ソース電圧ＶSおよびウェル電圧ＶWLを０Ｖに設定するとともに、消去電圧ＶRを−２０Ｖに設定し、フローティングゲート８に蓄積された電子をトンネル効果にてＮ-ウェル３側に引き抜くことにより、この半導体記憶装置の消去を行うことができる。
なお、消去電圧ＶRの値は印加時間によって変動するが、ソース／ドレイン側とＰ-不純物拡散層４側との間のフローティングゲート８の容量比に従って変化させることができる。例えば、印加時間を１００ｍｓｅｃとした場合に、ソース／ドレイン側とＰ-不純物拡散層４側との間のフローティングゲート８の容量比が１：５の場合、消去電圧ＶR＝−２０Ｖ、容量比が１：２０の場合、消去電圧ＶR＝−１８Ｖ、容量比が１：１００の場合、消去電圧ＶR＝−１５Ｖとすることができる。
【００２５】
これにより、フローティングゲート８上にコントロールゲートを積層することなく、フローティングゲート８に蓄積されたキャリアを消去することができ、工程増を抑制しつつ、電気的に書き込み消去可能な不揮発性半導体記憶素子を実現することができる。また、上述した半導体記憶装置は、出荷後にトリミングが可能なヒューズとしても利用することができる。
【００２６】
なお、上述した実施形態では、Ｐ型半導体基板１を用いる場合を例にとって説明したが、Ｎ型半導体基板を用いるようにしてもよい。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態に係る半導体記憶装置の概略構成を示す平面図。
【図２】本発明の一実施形態に係る半導体記憶装置の概略構成を示す断面図。
【符号の説明】
【００２８】
１ Ｐ型半導体基板、２ 素子分離絶縁膜、３ Ｎ-ウェル、４ Ｐ-不純物拡散層、５、６ａ、６ｂ Ｐ+型不純物拡散層、７ ゲート絶縁膜、８ フローティングゲート電極、Ｃ１〜Ｃ４ コンタクト、９ Ｎ+型不純物拡散層
【特許請求の範囲】
【請求項１】
第１導電型半導体基板に形成された第２導電型不純物拡散層と、
第１導電型半導体基板上にゲート絶縁膜を介して形成され、前記第２導電型不純物拡散層上に延伸されたフローティングゲートと、
前記フローティングゲートを挟み込むように前記第１導電型半導体基板に形成され、前記第２導電型不純物拡散層と分離された第２導電型ソース／ドレイン層とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記第２導電型不純物拡散層に消去電圧を印加し、前記フローティングゲートに蓄積されたキャリアを前記第１導電型半導体基板側に引き抜くことにより、前記フローティングゲートに蓄積されたキャリアを消去することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第２導電型ソース／ドレイン層側と前記第２導電型不純物拡散層側との間のフローティングゲートの容量比を変化させることで、消去電圧を変化させることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
第１導電型半導体基板上に形成された第２導電型ウェルと、
前記第２導電型ウェルに形成された第１導電型不純物拡散層と、
前記第２導電型ウェル上にゲート絶縁膜を介して形成され、前記第１導電型不純物拡散層上に延伸されたフローティングゲートと、
前記フローティングゲートを挟み込むように前記第２導電型ウェルに形成され、前記第１導電型不純物拡散層と分離された第１導電型ソース／ドレイン層とを備えることを特徴とする半導体記憶装置。
【請求項５】
前記第１導電型不純物拡散層に消去電圧を印加し、前記フローティングゲートに蓄積されたキャリアを前記第２導電型ウェル側に引き抜くことにより、前記フローティングゲートに蓄積されたキャリアを消去することを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記第２導電型ソース／ドレイン層側と前記第２導電型ウェル側との間のフローティングゲートの容量比を変化させることで、消去電圧を変化させることを特徴とする請求項４または５記載の半導体記憶装置。
【請求項７】
第１導電型半導体基板に第２導電型不純物拡散層を形成する工程と、
前記第２導電型不純物拡散層上に延伸されたフローティングゲートをゲート絶縁膜を介して前記第１導電型半導体基板上に形成する工程と、
前記第１導電型半導体基板に選択的にイオン注入を行うことにより、前記第２導電型不純物拡散層と分離され、前記フローティングゲートを挟み込むように配置された第２導電型ソース／ドレイン層を形成する工程とを備えることを特徴とする半導体記憶装置の製造方法。
【請求項８】
第１導電型半導体基板に第２導電型ウェルを形成する工程と、
前記第２導電型ウェルに第１導電型不純物拡散層を形成する工程と、
前記第１導電型不純物拡散層上に延伸されたフローティングゲートをゲート絶縁膜を介して前記第２導電型ウェル上に形成する工程と、
前記第２導電型ウェルに選択的にイオン注入を行うことにより、前記第２導電型不純物拡散層と分離され、前記フローティングゲートを挟み込むように配置された第２導電型ソース／ドレイン層を形成する工程とを備えることを特徴とする半導体記憶装置の製造方法。
【請求項１】
第１導電型半導体基板に形成された第２導電型不純物拡散層と、
第１導電型半導体基板上にゲート絶縁膜を介して形成され、前記第２導電型不純物拡散層上に延伸されたフローティングゲートと、
前記フローティングゲートを挟み込むように前記第１導電型半導体基板に形成され、前記第２導電型不純物拡散層と分離された第２導電型ソース／ドレイン層とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記第２導電型不純物拡散層に消去電圧を印加し、前記フローティングゲートに蓄積されたキャリアを前記第１導電型半導体基板側に引き抜くことにより、前記フローティングゲートに蓄積されたキャリアを消去することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第２導電型ソース／ドレイン層側と前記第２導電型不純物拡散層側との間のフローティングゲートの容量比を変化させることで、消去電圧を変化させることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
第１導電型半導体基板上に形成された第２導電型ウェルと、
前記第２導電型ウェルに形成された第１導電型不純物拡散層と、
前記第２導電型ウェル上にゲート絶縁膜を介して形成され、前記第１導電型不純物拡散層上に延伸されたフローティングゲートと、
前記フローティングゲートを挟み込むように前記第２導電型ウェルに形成され、前記第１導電型不純物拡散層と分離された第１導電型ソース／ドレイン層とを備えることを特徴とする半導体記憶装置。
【請求項５】
前記第１導電型不純物拡散層に消去電圧を印加し、前記フローティングゲートに蓄積されたキャリアを前記第２導電型ウェル側に引き抜くことにより、前記フローティングゲートに蓄積されたキャリアを消去することを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記第２導電型ソース／ドレイン層側と前記第２導電型ウェル側との間のフローティングゲートの容量比を変化させることで、消去電圧を変化させることを特徴とする請求項４または５記載の半導体記憶装置。
【請求項７】
第１導電型半導体基板に第２導電型不純物拡散層を形成する工程と、
前記第２導電型不純物拡散層上に延伸されたフローティングゲートをゲート絶縁膜を介して前記第１導電型半導体基板上に形成する工程と、
前記第１導電型半導体基板に選択的にイオン注入を行うことにより、前記第２導電型不純物拡散層と分離され、前記フローティングゲートを挟み込むように配置された第２導電型ソース／ドレイン層を形成する工程とを備えることを特徴とする半導体記憶装置の製造方法。
【請求項８】
第１導電型半導体基板に第２導電型ウェルを形成する工程と、
前記第２導電型ウェルに第１導電型不純物拡散層を形成する工程と、
前記第１導電型不純物拡散層上に延伸されたフローティングゲートをゲート絶縁膜を介して前記第２導電型ウェル上に形成する工程と、
前記第２導電型ウェルに選択的にイオン注入を行うことにより、前記第２導電型不純物拡散層と分離され、前記フローティングゲートを挟み込むように配置された第２導電型ソース／ドレイン層を形成する工程とを備えることを特徴とする半導体記憶装置の製造方法。
【図１】
【図２】
【図２】
【公開番号】特開２００６−２０２８３４（Ｐ２００６−２０２８３４Ａ）
【公開日】平成１８年８月３日（２００６．８．３）
【国際特許分類】
【出願番号】特願２００５−１０４４５（Ｐ２００５−１０４４５）
【出願日】平成１７年１月１８日（２００５．１．１８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１８年８月３日（２００６．８．３）
【国際特許分類】
【出願日】平成１７年１月１８日（２００５．１．１８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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