【課題】トンネルウィンドウやセレクトゲートの加工寸法のばらつき、およびセレクトゲートのアライメント精度を考慮する必要がなく、セルサイズを小さくすることができる半導体装置およびその製造方法を提供すること。
【解決手段】不揮発性メモリセル７を半導体基板２上に選択的に備える半導体装置１が製造される。この製造方法は、ゲート絶縁膜２３上において不揮発性メモリセル７用のアクティブ領域５に、セレクトゲート１９を選択的に形成する工程と、セレクトゲート１９に対して自己整合的に導入することによってｎ型トンネル拡散層１１を形成する工程と、ゲート絶縁膜２３の一部セレクトゲート１９に対して自己整合的に除去し、その後の熱酸化によりトンネルウィンドウ２５を形成する工程とを含む。 （もっと読む）

【課題】フローティングゲートへの電荷の蓄積と消去を容易に行え、またフローティングゲートの電荷を消去する場合にメモリセルの閾値を容易に制御できる、不揮発性半導体メモリ素子を提供する。
【解決手段】フローティングゲートへの電荷の蓄積時に、フローティングゲートとドレイン（またはソース）間に電圧を印加し、バンド・バンド間によるホットエレクトロンを半導体基板中に発生させ、フローティングゲートに電荷を注入する。また、フローティングゲートの電荷の消去時には、フローティングゲートとドレイン（またはソース）間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、該ホットホールにより蓄積された電荷を消去する。また、フローティングゲートの電荷の消去時には、メモリセルのコントロールゲートとソース間の閾値が所望の値になるように制御しながら、電荷を消去する。 （もっと読む）

【課題】素子の面積を増大させることなく、かつ、コントロールゲート電圧を制御しなくとも、低電圧で書き込み量を大幅に増やすことが可能であり、また、安定して十分な書き込みを行うことが可能である不揮発性半導体装置を提供すること。
【解決手段】ドレインアバランシェホットエレクトロンにより書き込みを行う半導体記憶素子であって、第１導電型の半導体基板に形成された第２導電型の第１の半導体層と、前記第１の半導体層上に絶縁膜を介して設けられたフローティングゲートと、前記フローティングゲート下部の前記第１の半導体層の表面に形成されたチャネル領域と、前記チャネル領域に接触するように前記第１の半導体層上に設けられた第１導電型のソース領域及びドレイン領域とを有するＭＯＳトランジスタであって、前記チャネル領域が２種類以上のキャリア濃度の分布をもつ半導体記憶素子とした。 （もっと読む）

【課題】浮遊ゲート電極の細りを補償して信頼性を向上させた不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置１０では、第１の幅Ｗ１を有する活性領域１２が、半導体基板１１の主面に形成された素子分離層１３で分離されている。第１ゲート絶縁膜１４が、活性領域１２に形成されている。第１の幅Ｗ１より狭い第２の幅Ｗ２を有する第１導電層１５ａが、第１ゲート絶縁膜１４を介して活性領域１２に形成されている。第１の幅Ｗ１と第２の幅Ｗ２の差を補償するように第３の幅Ｗ３を有する第２導電層１５ａが第１導電層１５ａの側壁に形成されている。第１ゲート電極１５は、第１導電層１５ａと第２導電層１５ｂを含んでいる。第２ゲート絶縁膜１６が、第１ゲート電極１５および素子分離層１３上にコンフォーマルに形成されている。第２ゲート電極１７が、第２ゲート絶縁膜１６上に形成されている。 （もっと読む）

【課題】制御ゲートが占有する面積を大幅に減らし、ＰＭＯＳメモリ回路の密度を大幅に向上させることができるボトムポリ制御ゲートを使用するＰＭＯＳフラッシュセルを提供する。
【解決手段】２つのトランジスタのＰＭＯＳメモリセルは、ＳＧ−ＰＭＯＳ１５０ａ、ＦＧ−ＰＭＯＳ１５０ｂ及び制御ゲート１２５を備える。ＳＧ−ＰＭＯＳ１５０ａは、ｎ型ウェル１１０中に設けられたドレイン及びソースを有する。ＦＧ−ＰＭＯＳ１５０ｂは、ｎ型ウェル１１０中に設けられたソース及びドレインを有する。ＳＧ−ＰＭＯＳ１５０ａのドレインとＦＧ−ＰＭＯＳ１５０ｂのソースとは同じである。制御ゲート１２５は、第１のポリシリコン層からなり、アイソレーション構造１１５上に形成され、ＦＧ−ＰＭＯＳ１５０ｂの浮遊ゲート１３５ｂの延伸部分と重畳する。 （もっと読む）

【課題】データ保持特性の良好な不揮発性メモリおよびその製造技術を提供する。
【解決手段】ゲート絶縁膜６上に多結晶シリコン膜７および絶縁膜８を順次堆積し、これら多結晶シリコン膜７および絶縁膜８をパターニングしてゲート電極７Ａ、７Ｂを形成した後、ゲート電極７Ａ、７Ｂの側壁に酸化シリコン膜からなるサイドウォールスペーサ１２を形成する。その後、基板１上にプラズマＣＶＤ法で窒化シリコン膜１９を堆積することにより、ゲート電極７Ａ、７Ｂと窒化シリコン膜１９とが直接接しないようにする。 （もっと読む）

【課題】データ書き込み時に、電流値が低下して、電荷保持特性が著しく低下することを防止する。
【解決手段】第１の方向に延在した複数の活性領域列と、第１の方向と実質的に直交する第２の方向に延在する複数の活性領域行からなる活性領域１０１を形成する工程と、活性領域列上に浮遊電極及び制御電極を形成するとともに、活性領域行に低面及び底面を囲む側面を備えた凹部１０５を形成する工程と、活性領域１０１および制御電極の上に、上部配線１１０の下層となる層間絶縁膜１０９を形成する工程と、上部配線１１０と活性領域１０１との電気的接続をとり、底面及び側面に接続する導電部１０６を活性領域行の凹部１０５上に形成する工程とを備える。 （もっと読む）

【課題】素子分離領域の端部における応力ひずみの発生及び結晶欠陥発生を抑制する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１と、半導体基板１内に形成された第１素子領域９、半導体基板１に埋め込まれて第１素子領域９を分離する第１素子分離領域４を有し、印加される電圧が第１レベルで動作を行うメモリ回路領域と、半導体基板内１に形成された第２素子領域１５、半導体基板１に埋め込まれて第２素子領域１５を分離する第２素子分離領域１２を有し、印加される電圧が第１レベルよりも大きい第２レベルで動作を行う周辺回路領域とを備え、第１素子分離領域４の溝下方の側面と半導体基板１に垂直な平面のなす第１のテーパー角度は、第２素子分離領域１２の溝下方の側面と半導体基板１に垂直な平面のなす第２のテーパー角度よりも大きい。 （もっと読む）

【課題】メモリセルトランジスタのチャネル端に寄生素子が発生するのを抑制できる。
【解決手段】本発明の例の不揮発性半導体メモリは、半導体基板１と、半導体基板１内に形成されるＳＴＩ構造の素子分離絶縁層と、素子分離絶縁層間のチャネル領域と、チャネル領域上のゲート絶縁膜２と、ゲート絶縁膜２上の浮遊ゲート電極３と、浮遊ゲート電極３上の中間絶縁膜５と、中間絶縁膜５上の制御ゲート電極６とを具備し、素子分離絶縁層は、半導体基板の凹部の底面及び側面に形成される熱酸化膜７と、熱酸化膜７上に形成され、凹部を満たすＳＴＩ絶縁膜８とから構成され、浮遊ゲート電極３のチャネル幅方向の寸法Ｗ１は、チャネル幅の寸法Ｗ２よりも広いことを備える。 （もっと読む）

【課題】浮遊ゲート間の電荷移動によるデータ破壊を防止して信頼性向上を図った不揮発性半導体記憶装置を提供する。
【解決手段】シリコン基板１にストライブ状の素子形成領域２を区画する素子分離絶縁膜４が埋め込まれる。この基板１に第１のゲート絶縁膜５を介して浮遊ゲート６が形成され、更に第２のゲート絶縁膜７を介して制御ゲート８が形成される。制御ゲート８に自己整合的にソース、ドレイン拡散層１２が形成される。浮遊ゲート６上の第２のゲート絶縁膜７は、浮遊ゲート６と共に、素子分離絶縁膜４上でスリット１３により隣接するメモリセル間で分離される。 （もっと読む）

【課題】アクティブ領域の形状に起因する特性の変動を抑制した半導体装置を提供する。
【解決手段】半導体基板のアクティブ領域を区画し、少なくとも一部が前記半導体基板中に設けられた素子分離２０と、前記アクティブ領域上に設けられたメモリセルトランジスタ及び選択トランジスタを含む半導体装置であって、前記メモリセルトランジスタは、前記アクティブ領域の少なくとも一部を含むように設けられたスリット２６により区画され、チャネル領域上にゲート絶縁膜２２を介して設けられた第１のゲート電極２４と、前記第１のゲート電極２４を覆い電極間絶縁膜２８を介して設けられた第２のゲート電極３２とを具備し、前記選択トランジスタは、前記アクティブ領域上にゲート絶縁膜２２を介して設けられ、配線に接続された第３のゲート電極２４Ｓと、前記第３のゲート電極２４Ｓ上に電極間絶縁膜２８を介して形成された第４のゲート電極３２とを具備する。 （もっと読む）

【課題】Ｆｉｎ−ＦＥＴとの混載に適したＦｉｎ型メモリセルを提案する。
【解決手段】本発明の例に関わるＦｉｎ型メモリセルは、フィン形状のアクティブエリアＡＡと、アクティブエリアＡＡの側面に沿うフローティングゲート電極ＦＧと、フローティングゲート電極ＦＧに対してアクティブエリアＡＡの長手方向に配置され、フローティングゲート電極ＦＧを挟み込む２つのコントロールゲート電極ＣＧとを備える。 （もっと読む）

【課題】工程数の増加を伴うことなく、ＦＡＭＯＳにおける電気的な消去を実現することが可能な半導体装置を提供する。
【解決手段】Ｐ型半導体基板１に形成されたＮ−ウェル層３１と、Ｎ−ウェル層３１に形成されたＰ−不純物拡散層４と、Ｐ−不純物拡散層４から離れた一の領域のＮ−ウェル層３１上にゲート絶縁膜７を介して形成され、Ｐ−不純物拡散層４上と、当該Ｐ−不純物拡散層４から離れた他の領域のＮ−ウェル層３１上とにそれぞれ延伸されたフローティングゲート８と、ゲート絶縁膜７上のフローティングゲート８を挟み込むようにＮ−ウェル層３１に形成され、素子分離絶縁膜８によってＰ−不純物拡散層４と分離されたＰ＋型不純物拡散層６ａ、６ｂと、フローティングゲート８が延伸された他の領域に隣接してＮ−ウェル層３１に形成されたＰ＋型不純物拡散層５ａと、を備えたものである。 （もっと読む）

【課題】より低電圧での消去動作を可能にすること。
【解決手段】基板上の第１の領域に配設されたセレクトゲート３と、前記第１の領域に隣接する第２の領域に配設されたフローティングゲート６と、前記第２の領域と隣接する第３の領域に設けられた第１の拡散領域７と、フローティングゲート６の上に配設されたコントロールゲート１１と、基板１（ウェル１ａ）、セレクトゲート３、第１の拡散領域７、およびコントロールゲート１１に印加される電圧を制御する駆動回路２２と、を備え、駆動回路２２は、消去動作の際、セレクトゲート３およびコントロールゲート１１の電圧を負電圧とし、残り１つ基板１（ウェル１ａ）の電圧を正電圧とするように制御する。 （もっと読む）

【課題】メモリセルが微細化されても十分な動作マージンを確保できるようにすること。
【解決手段】基板１、セレクトゲートＳＧ０、ＳＧ１、ローカルビット線ＬＢ２、及びコントロールゲートＣＧｎに印加される電圧を制御する駆動回路２２を備える。駆動回路２２は、書き換え動作の際、コントロールゲートＣＧｎに対して負電圧、セレクトゲートＳＧ０に正電圧、セレクトゲートＳＧ１にセレクトゲートＳＧ０の電圧よりも低い電圧、ローカルビット線ＬＢ２に正電圧をそれぞれ印加することによって、ＦＮトンネリングによりフローティングゲートＦＧ３からローカルビット線ＬＢ２に電子を選択的に引き抜く制御を行なう。 （もっと読む）

【課題】不揮発性メモリ装置及びその製造方法を提供する。
【解決手段】半導体基板１００の第１及び第２領域に形成されて、第１及び第２活性領域を各々画定する第１及び第２素子分離膜パターン１２５，１２２と、第１及び第２活性領域の上部に各々配置される第１及び第２下部導電パターン２００，２０５と、第１及び第２下部導電パターン２００，２０５の上部で第１及び第２活性領域を各々横切る第１及び第２上部導電パターン２１０，２１５と、第１下部導電パターン２００と第１上部導電パターン２１０との間に介在されるゲート層間絶縁膜パターン１８５と、を含み、第１下部導電パターン２００は、底部１５２及び当該底部１５２から延長されて当該底部１５２よりも狭い幅を有する少なくとも一つの延長部１５３を具備し、第２下部導電パターン２０５は、第１下部導電パターン２００の底部１５２よりも厚い。 （もっと読む）

【課題】サイクリングの際にコントロールゲートとチャネル領域間の酸化膜にトラップされる電荷量を減らすことが可能なフラッシュメモリ素子の提供。
【解決手段】フィールド領域およびアクティブ領域が画定された半導体基板と、前記アクティブ領域およびこれに隣接したフィールド領域上に形成されるトンネル酸化膜と、前記トンネル酸化膜の両側で一定の深さのモウトを有する素子分離膜と、前記トンネル酸化膜およびその両側の素子分離膜上に形成され、前記モウトの内部を充填するフローティングゲートと、前記フローティングゲートおよび素子分離膜の表面段差に沿って形成される誘電体膜と、前記誘電体膜上に形成されるコントロールゲートとから構成されることを特徴とするフラッシュメモリ素子を提供する。 （もっと読む）

【課題】メモリセルアレイ端の領域のエッチング精度の低下に起因した不良を防ぐことができる半導体記憶装置を提供することを目的としている。
【解決手段】メモリセルＭ_１〜Ｍ_８を複数個接続した第１のメモリセルユニットにより構成された第１のブロック２−０，２−Ｎと、メモリセルＭ_１〜Ｍ_８を複数個接続した第２のメモリセルユニットにより構成された第２のブロック２−１〜２−（Ｎ−１）とを有し、両端に前記第１のブロックを、他の部分には前記第２のブロックを配設してメモリセルアレイ２を構成している。そして、前記第１のメモリセルユニットの前記メモリセルアレイ端側の構成が前記第２のメモリセルユニットと異なることを特徴とする。メモリセルアレイ端の領域のエッチング精度の低下に起因した不良を防ぐことができ、チップサイズの増加をほとんど招くことなく、歩留まりが高く且つ動作の信頼性の高い動作を実現できる。 （もっと読む）

【課題】Ｕ字状浮遊ゲートを有するフラッシュメモリの製造方法を提供する。
【解決手段】上面と両側面の一部とが基板表面から突出した素子分離膜を形成した後、素子分離膜の間の基板上にトンネル酸化膜を形成する。トンネル酸化膜上に素子分離膜の間を満たさない厚さに導電膜を形成した後、導電膜上に研磨犠牲膜を形成する。素子分離膜上の研磨犠牲膜及び導電膜を除去して素子分離膜の間に自己整列されたＵ字状浮遊ゲートを形成すると同時に、浮遊ゲート上に研磨犠牲膜パターンを残す。研磨犠牲膜パターンをマスクとして用いて素子分離膜をリセスさせて、浮遊ゲートの両側壁を露出させる。浮遊ゲートに対して研磨犠牲膜パターンを選択的に除去して浮遊ゲートの上面を露出させるフラッシュメモリの製造方法である。 （もっと読む）

【課題】 ドレインコンタクトの形成時にＳＴＩと活性領域との段差に起因したエッチング残りでコンタクト面積の縮小で抵抗が高くなるのを防止する。
【解決手段】 ＮＯＲ型フラッシュメモリにおいて、ゲート電極４の形成後にスペーサとして第１のシリコン窒化膜１５を形成する。この後、ドレインコンタクトの形成領域のＳＴＩ２の高さをエッチングにより低くして活性領域３との段差を小さくする（ΔＨ＜Δｈ）ことで、第２のシリコン窒化膜１６形成後のコンタクト形成で、段差部分に残渣が少なくなりコンタクト面積の減少を防止できる。これにより、コンタクト抵抗の低減を図れ、しかもゲート絶縁膜であるシリコン酸化膜７の端面が保護されているので悪影響を与えることがない。 （もっと読む）