不揮発性半導体メモリ及びその製造方法
【課題】メモリセルトランジスタのチャネル端に寄生素子が発生するのを抑制できる。
【解決手段】本発明の例の不揮発性半導体メモリは、半導体基板１と、半導体基板１内に形成されるＳＴＩ構造の素子分離絶縁層と、素子分離絶縁層間のチャネル領域と、チャネル領域上のゲート絶縁膜２と、ゲート絶縁膜２上の浮遊ゲート電極３と、浮遊ゲート電極３上の中間絶縁膜５と、中間絶縁膜５上の制御ゲート電極６とを具備し、素子分離絶縁層は、半導体基板の凹部の底面及び側面に形成される熱酸化膜７と、熱酸化膜７上に形成され、凹部を満たすＳＴＩ絶縁膜８とから構成され、浮遊ゲート電極３のチャネル幅方向の寸法Ｗ１は、チャネル幅の寸法Ｗ２よりも広いことを備える。
【解決手段】本発明の例の不揮発性半導体メモリは、半導体基板１と、半導体基板１内に形成されるＳＴＩ構造の素子分離絶縁層と、素子分離絶縁層間のチャネル領域と、チャネル領域上のゲート絶縁膜２と、ゲート絶縁膜２上の浮遊ゲート電極３と、浮遊ゲート電極３上の中間絶縁膜５と、中間絶縁膜５上の制御ゲート電極６とを具備し、素子分離絶縁層は、半導体基板の凹部の底面及び側面に形成される熱酸化膜７と、熱酸化膜７上に形成され、凹部を満たすＳＴＩ絶縁膜８とから構成され、浮遊ゲート電極３のチャネル幅方向の寸法Ｗ１は、チャネル幅の寸法Ｗ２よりも広いことを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ及びその製造方法に関する。
【背景技術】
【０００２】
電子機器に搭載される不揮発性半導体メモリとして、例えば、ＮＡＮＤ型或いはＮＯＲ型のフラッシュメモリが広く用いられている。
【０００３】
フラッシュメモリを構成するメモリセルトランジスタは、その特性の改善のため、様々な構造の素子及びそれらを得るための製造方法（例えば、特許文献１参照）が提案されており、近年では、小型化及び集積化のため、メモリセルトランジスタの微細化が進んでいる。
【０００４】
しかし、微細化が進むにつれ、これまで問題にならなかった物理的効果が顕在化する傾向にあり、メモリセルトランジスタの特性劣化及び信頼性の低下の要因となっている。
【０００５】
その一つとして、メモリセルトランジスタのチャネル端の構造に起因する特性劣化が挙げられる。
【０００６】
素子分離領域に素子分離絶縁層を形成した後に、アクティブ領域に浮遊ゲート電極を形成する場合、チャネル幅方向の浮遊ゲート電極のゲート端が、半導体基板側へ落ち込む。それゆえ、その落ち込みにより、ゲート端の寄生トランジスタ効果が顕著になり、それに起因するキンク特性が発生する。
【０００７】
また、ゲート絶縁膜（トンネル酸化膜）が、浮遊ゲート電極の落ち込みにより、浮遊ゲート電極に対して、凸形状を有する構造になる。
【０００８】
それゆえ、書き込み／消去時のＦＮトンネル電流が、ゲート端に集中し、ゲート絶縁膜（トンネル酸化膜）の劣化を引き起こす。
【０００９】
一方、浮遊ゲート材をゲート絶縁膜（トンネル酸化膜）上に堆積した後に、浮遊ゲート電極と素子分離絶縁溝とを自己整合的に形成する場合、後に行う酸化工程により、浮遊ゲートのチャネル幅方向の側面及びチャネル部のシリコンの側面が酸化され、浮遊ゲートの酸化レートの方が速いため、浮遊ゲート電極の幅方向の寸法が、チャネル幅よりも狭くなる。
【００１０】
それゆえ、チャネル端での電界が弱くなるため、寄生トランジスタがチャネル端に発生し、メモリセルトランジスタの特性を悪化させる。
【００１１】
また、この浮遊ゲート電極の製造方法においては、メモリセルトランジスタのカップリング比を向上させるために、制御ゲート電極が、中間絶縁膜を介して、浮遊ゲート電極の側面を覆う構造となっている。そのため、制御ゲート電極が、ゲート絶縁膜（トンネル酸化膜）の近傍まで接近する。
【００１２】
それゆえ、制御ゲート電極の電位が、チャネル端の電界に影響を及ぼし、メモリセルトランジスタの特性を悪化させる。
【特許文献１】特開２００６−１８６０７３
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の例は、メモリセルトランジスタのチャネル端に寄生素子が発生するのを抑制する技術を提案する。
【課題を解決するための手段】
【００１４】
本発明の例に関わる不揮発性半導体メモリは、半導体基板と、前記半導体基板内に形成されるＳＴＩ構造の素子分離絶縁層と、前記素子分離絶縁層間のチャネル領域と、前記チャネル領域上のゲート絶縁膜と、前記ゲート絶縁膜上の浮遊ゲート電極と、前記浮遊ゲート電極上の中間絶縁膜と、前記中間絶縁膜上の制御ゲート電極とを具備し、前記素子分離絶縁層は、前記半導体基板の凹部の底面及び側面に形成される熱酸化膜と、前記熱酸化膜上に形成され、前記凹部を満たすＳＴＩ絶縁膜とから構成され、前記浮遊ゲート電極のチャネル幅方向の寸法は、前記チャネル幅の寸法よりも広いことを備える。
【００１５】
本発明の例に関わる不揮発性半導体メモリの製造方法は、半導体基板表面に形成されたゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極のチャネル幅方向の側面に酸化防止膜を形成する工程と、前記浮遊ゲート電極をマスクにして前記半導体基板内に凹部を形成する工程と、熱酸化により前記凹部の底面及び側面に熱酸化膜を形成する工程と、前記熱酸化膜上にＳＴＩ絶縁膜を形成し、前記凹部を満たす工程と、前記浮遊ゲート電極上に中間絶縁膜を形成する工程と、前記中間絶縁膜上に制御ゲート電極を形成する工程とを備える。
【発明の効果】
【００１６】
本発明の例によれば、メモリセルトランジスタのチャネル端に寄生素子が発生するのを抑制できる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１８】
１． 概要
本発明の例は、メモリセルトランジスタのチャネル幅方向の断面構造において、浮遊ゲート電極のチャネル幅方向の寸法が、チャネル領域のチャネル幅よりも広い。さらに、浮遊ゲート電極の端部が、半導体基板側へ落ち込むことがなく、浮遊ゲート電極の下面が対向するチャネル領域の上面に対して平坦である。また、メモリセルトランジスタの制御ゲート電極がチャネル領域と自己整合的に離れる。
【００１９】
したがって、チャネル端の寄生素子に起因するメモリセルトランジスタの特性劣化を抑制することができる。
【００２０】
この構造を得るため、チャネル領域となる半導体基板のチャネル幅方向側面に、酸化剤が熱拡散されることにより得られる熱酸化膜が形成される。
【００２１】
上記の構造の製造方法として、浮遊ゲート電極のチャネル幅方向側面に酸化防止膜が形成された後に、半導体基板内に素子分離溝が形成される。それにより、浮遊ゲート電極を構成するポリシリコン膜の側面は酸化防止膜に覆われ、チャネル領域となる半導体基板の底面及び側面はシリコンが露出する構造となる。その後、基板全面に対して、熱酸化が行われる。
【００２２】
浮遊ゲート電極のチャネル幅方向の側面は、酸化防止膜により、熱酸化膜は形成されない。一方、チャネル領域となる半導体基板においては、酸化剤が、露出した半導体基板表面から内部方向へと拡散し、熱酸化膜が半導体基板表面から内部にかけて形成される。よって、チャネル幅は、熱酸化膜の形成により狭くなる。
【００２３】
それゆえ、浮遊ゲート電極のチャネル幅の寸法を限定する加工を行った後に、チャネル幅の寸法を狭くするための熱酸化を行うことにより、浮遊ゲート電極のチャネル幅方向の寸法が、チャネル幅の寸法よりも広くでき、さらに、浮遊ゲート電極の端部が、半導体基板側へ落ち込むことがなく、浮遊ゲート電極の下面が対向するチャネル領域の上面に対して平坦な構造を有するメモリセルトランジスタを作製することができる。
【００２４】
したがって、チャネル端の寄生素子に起因するメモリセルトランジスタの特性劣化を抑制することができる。
【００２５】
２． 実施の形態
次に、最良と思われる実施の形態について説明する。
【００２６】
（１） 実施の形態
（ａ）構造
図１は、本実施の形態におけるメモリセルトランジスタの構造を示す。
【００２７】
図１（ａ）は、本実施の形態のメモリセルトランジスタの平面図を示す。
【００２８】
図１（ｂ）は、図１（ａ）のｂ−ｂ線に沿う断面を示す図であり、メモリセルトランジスタのチャネル長方向の断面を示す。また、図１（ｃ）は、図１（ａ）のｃ−ｃ線に沿う断面を示す図であり、チャネル幅方向の断面を示す。
【００２９】
半導体基板１の表面領域は、素子分離領域と、それにより取り囲まれ、素子が形成されるアクティブ領域（素子領域）から構成される。この半導体基板１は、例えば、シリコン基板である。
【００３０】
素子分離領域には、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の、ＳＴＩ絶縁膜８が形成される。
【００３１】
また、アクティブ領域には、浮遊ゲート電極３と制御ゲート電極６からなる積層ゲート構造のメモリセルトランジスタが形成される。
【００３２】
浮遊ゲート電極３は、アクティブ領域に形成されるゲート絶縁膜（トンネル酸化膜）２上に形成される。
【００３３】
浮遊ゲート電極３のチャネル幅方向の側面は、酸化防止膜となるＳｉＮ膜４が形成される。
【００３４】
また、浮遊ゲート電極３は、その上面及びチャネル幅方向の側面が、中間絶縁膜５により覆われる構造となる。そのため、浮遊ゲート電極３の側面は、ＳｉＮ膜４を介して、中間絶縁膜５に覆われる構造となる。
【００３５】
制御ゲート電極６は、ポリシリコン膜６Ａと、例えば、ＷＳｉ、ＮｉＳｉ、ＭｏＳｉなどのシリサイド膜６Ｂとの２層構造を有する。この制御ゲート電極６は、ワード線として機能する。
【００３６】
尚、ポリシリコン膜６Ａとシリサイド膜６Ｂからなる２層構造の制御ゲート電極に限定されず、例えば、ポリシリコン膜６Ａのみの１層構造の制御ゲート電極でも良い。
【００３７】
また、拡散層９が、メモリセルトランジスタのソース／ドレイン領域として、半導体基板１内に形成される。
【００３８】
上記のメモリセルトランジスタのゲート構造に加え、熱酸化膜７が、チャネル領域となる半導体基板１のチャネル幅方向の側面に形成される。そのため、半導体基板１内に形成される素子分離溝には、熱酸化膜７とＳＴＩ絶縁膜８が形成されている。
【００３９】
熱酸化膜７は、酸化防止膜４が浮遊ゲート電極３のチャネル幅方向の側面に形成され、さらに、素子分離溝の形成により、チャネル領域となる半導体基板１のチャネル幅方向の側面を露出させた後、その露出した表面に対して、熱酸化工程により酸化剤が半導体基板１内に拡散されることで形成される。
【００４０】
酸化剤の熱拡散時には、浮遊ゲート電極３のチャネル幅方向の側面は、酸化防止膜４に覆われており、浮遊ゲート電極３を構成するポリシリコン膜中への酸化剤の拡散は生じない。また、浮遊ゲート電極３の上面は、ゲート加工時のマスク材に覆われているため、浮遊ゲート電極３上面からの酸化剤の拡散も生じない。
【００４１】
それゆえ、熱酸化膜７が、酸化剤の拡散により、半導体基板１側面内に形成されることで、チャネル領域が浮遊ゲート電極３に比較してチャネル幅方向に後退することとなる。
【００４２】
よって、図１（ｃ）に示すチャネル幅方向断面のように、浮遊ゲート電極３のチャネル幅方向の寸法Ｗ１が、チャネル幅の寸法Ｗ２よりも広い構造となる。
【００４３】
図２は、図１（ｃ）に示すＩＩ部分（浮遊ゲート電極３側面）の拡大図を示す。本実施の形態において、中間絶縁膜５は、例えば、ＳｉＯ２膜５Ａ、ＳｉＮ膜５Ｂ、ＳｉＯ２膜５Ｃの三層構造、いわゆる、ＯＮＯ膜を用いたものとする。
【００４４】
図２に示すように、ＳｉＯ２膜５Ａは、浮遊ゲート電極３の側面においては、酸化防止膜であるＳｉＮ膜４上に形成される。それゆえ、浮遊ゲート電極３の側面は、ＳｉＮ膜４を介して、中間絶縁膜５に覆われているため、実質的に、酸化防止膜４と中間絶縁膜５からなる四層構造のＮＯＮＯ膜に覆われる構造となる。その一方、浮遊ゲート電極３の上面は、中間絶縁膜５であるＯＮＯ膜のみに覆われる。
【００４５】
尚、中間絶縁膜５は、ＯＮＯ膜に限定されず、例えば、ＨｆＡｌＯ、ＡｌＯ、ＨｆＳｉＯ、ＺｒＳｉＯ等の高誘電体膜を用いた単層膜或いは多層膜であってもよい。
【００４６】
制御ゲート電極６は、中間絶縁膜５を介して、浮遊ゲート電極３の上面及びチャネル幅方向の側面を覆うように形成される。
【００４７】
また、ＳＴＩ絶縁膜８の表面が、浮遊ゲート電極３の側面の下部を覆っている。
【００４８】
上記のように、浮遊ゲート電極３のチャネル幅方向の寸法Ｗ１を、チャネル幅の寸法Ｗ２よりも広くするために、チャネル領域となる半導体基板１のチャネル幅方向側面に、チャネル領域を後退させるための熱酸化膜７を形成する方法を用いることで、浮遊ゲート電極３の端部が、基板方向へ落ち込まない。
【００４９】
それゆえ、チャネル端に発生する寄生トランジスタによるメモリセルトランジスタの特性の悪化を防ぐことができる。
【００５０】
また、その落ち込みにより、ゲート絶縁膜（トンネル酸化膜）２が、浮遊ゲート電極３に対して、凸型の構造となることもない。それゆえ、書き込み／消去時のＦＮトンネル電流が、ゲート端に集中することがなく、ゲート絶縁膜（トンネル酸化膜）２の劣化を防ぐことができる。
【００５１】
さらに、本実施の形態に示す構造においては、チャネル幅の寸法Ｗ２が狭くなるため、制御ゲート電極６とチャネル領域との距離が自己整合的に離れる構造となる。
【００５２】
それゆえ、データの読み出し時のように、制御ゲート電極６の電位が、浮遊ゲート電極３の電位よりも高くなる場合においても、制御ゲート電極６の電位が、チャネル端の電界に影響を及ぼすことがない。
【００５３】
したがって、メモリセルトランジスタのＲｅａｄ Ｄｉｓｔｕｒｂ特性及びＲｅｔｅｎｔｉｏｎ特性が悪化するのを、抑制することができる。
【００５４】
以下に、上記の効果を得るために必要な熱酸化膜７の膜厚について説明する。
【００５５】
酸化防止膜４は、酸化剤が浮遊ゲート電極３に拡散するのを防ぐために、少なくとも、５ｎｍの膜厚で形成される必要がある。
【００５６】
このとき、熱酸化膜７は、酸化防止膜４の膜厚分である５ｎｍに加え、図２に示す寸法Ａの分だけ、半導体基板１内にさらに形成されなければならない。この寸法Ａは、少なくとも、４ｎｍ必要となる。
【００５７】
また、熱酸化膜７が、酸化剤の熱拡散により形成される場合、酸化される部分の体積膨張が生じる。この膨張により半導体基板１内部方向へ形成される熱酸化膜７の膜厚の割合は、熱酸化膜７の全膜厚の４５％となる。
【００５８】
それゆえ、チャネル領域を浮遊ゲート電極３よりもチャネル幅方向に所望の寸法Ａ分だけ後退させるには、熱酸化膜７は、少なくとも、２０ｎｍの厚みが必要となる。
【００５９】
また、図２に示すように、熱酸化膜７を形成する際に、半導体基板１とゲート絶縁膜（トンネル酸化膜）２との界面には、バーズビークが形成される。このバーズビークＢＢの大きさが過剰になると、メモリセルトランジスタの特性を悪化させてしまう。
【００６０】
それゆえ、そのバーズビークＢＢがメモリセルの動作に悪影響を及ぼさない大きさとするには、熱酸化膜７の厚みは、３０ｎｍ以下であることが望ましい。その際、酸化防止膜４の膜厚は、少なくとも、１０ｎｍ必要である。
【００６１】
よって、熱酸化膜７の膜厚は、２０ｎｍ以上で３０ｎｍ以下であることが望ましい。
【００６２】
以下に、上記の構造を有するメモリセルトランジスタの製造方法について、詳細な説明を行う。
【００６３】
（ｂ）製造方法
図３乃至図１０を用いて、本実施の形態におけるメモリセルトランジスタの製造方法について説明する。
【００６４】
はじめに、半導体基板１の表面が、例えば、熱酸化法により、酸化された後、例えば、イオン注入法により、半導体基板１に対して、ウェル／チャネルインプラが行われる。
【００６５】
次に、半導体基板１表面の酸化膜を除去した後、図３に示すように、ゲート絶縁膜（トンネル酸化膜）２が、例えば、熱酸化法により、形成される。続いて、浮遊ゲート電極となるポリシリコン膜３Ａが、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート絶縁膜（トンネル酸化膜）２上に形成される。その後、マスク材となる、例えば、ＳｉＮ膜１０が、例えば、ＣＶＤ法により、ポリシリコン膜３上に形成される。
【００６６】
続いて、ＳｉＮ膜１０及びポリシリコン膜３Ａがパターニングされ、図４に示すように、浮遊ゲート電極３が形成される。
【００６７】
続いて、半導体基板１の全面に対して、例えば、熱窒化法により、窒化を行う。すると、図５Ａに示すように、酸化防止膜となるＳｉＮ膜４が、浮遊ゲート電極３のチャネル幅方向の側面に形成される。このとき、ＳｉＮ膜４の膜厚は、例えば、５〜１０ｎｍとなるように形成され、浮遊ゲート電極３のチャネル幅方向の寸法は、Ｗ１となる。
【００６８】
尚、ＳｉＮ膜４は、図５Ｂに示すように、例えば、ＣＶＤ法により、全面を覆うように形成しても良い。
【００６９】
次に、図６に示すように、マスク材であるＳｉＮ膜１０をマスクにして、例えば、ＲＩＥ法により、ＳＴＩ構造の素子分離溝が、半導体基板１内に形成される。
【００７０】
このとき、チャネル幅の寸法は、浮遊ゲート電極３のチャネル幅方向の寸法Ｗ１と、酸化防止膜であるＳｉＮ膜４の和に等しい。
【００７１】
続いて、半導体基板１の全面に対して、例えば、熱酸化を行う。すると、図７に示すように、半導体基板１内に形成された素子分離絶縁溝の底面及び側面に、熱酸化膜７が形成される。この熱酸化の条件は、熱酸化膜７の膜厚が、２０ｎｍ以上、３０ｎｍ以下で形成される条件とする。
【００７２】
このとき、浮遊ゲート電極３の上面はマスク材となるＳｉＮ膜１０、また、浮遊ゲート電極３の側面は酸化防止膜となるＳｉＮ膜４に覆われている。
【００７３】
よって、浮遊ゲート電極３に対しては、酸化剤が拡散せず、浮遊ゲート電極３の変化はない。その一方で、半導体基板１内には、酸化剤が拡散し、熱酸化膜７が形成される。
【００７４】
それゆえ、酸化剤の拡散による熱酸化膜７が形成されることで、メモリセルトランジスタのチャネル領域となる半導体基板１が、チャネル幅方向に後退することになる。一方、浮遊ゲート電極３は、その側面が酸化防止膜であるＳｉＮ膜４に覆われ、上面がマスク材であるＳｉＮ膜１０に覆われているため、酸化剤が拡散せず、熱酸化膜による浮遊ゲート電極３の後退は生じない。
【００７５】
したがって、浮遊ゲート電極３のチャネル幅方向の寸法Ｗ１が、チャネル幅の寸法Ｗ２よりも広くなる。
【００７６】
この後、図８に示すように、例えば、シリコン酸化物からなるＳＴＩ絶縁膜８が、素子分離溝に埋め込まれるように、例えば、ＣＶＤ法により、全面に形成された後、ＳｉＮ膜１０をストッパ膜として、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）法により、表面の平坦化が行われる。
【００７７】
ＳｉＮ膜１０を除去した後、例えば、ＲＩＥ法により、浮遊ゲート電極側面の一部が露出するように、ＳＴＩ絶縁膜８のエッチングを行うと、図９に示す構造となる。
【００７８】
続いて、図１０に示すように、中間絶縁膜となるＯＮＯ膜５が、例えば、ＣＶＤ法により、浮遊ゲート電極３の上面及びチャネル幅方向の側面を覆うように形成される。その後、例えば、ポリシリコン膜６Ａが、例えば、ＣＶＤ法により、ＯＮＯ膜５上に形成される。さらに、例えば、Ｗ膜が、ポリシリコン膜６Ａ上に、例えば、スパッタ（Ｓｐｕｔｔｅｒ）法を用いて、形成された後、熱処理を行う。すると、ポリシリコン膜６ＡとＷ膜が、シリサイド化し、シリサイド膜６Ｂが、ポリシリコン膜６Ａの上面に形成され、ポリシリコン膜６Ａとシリサイド膜６Ｂからなる制御ゲート電極６が形成される。
【００７９】
次に、メモリセルトランジスタのゲート電極が、所望のチャネル長となるように、パターニングされた後、ソース／ドレイン領域となる拡散層（図示せず）が、メモリセルトランジスタのゲート電極をマスクとして、例えば、イオン注入法により、半導体基板１内に自己整合的に形成される。
【００８０】
以上の工程により、本実施の形態におけるメモリセルトランジスタが完成する。
【００８１】
尚、チャネル幅を狭くするための熱酸化工程の後、酸化防止膜となるＳｉＮ膜４を除去しても良い。その際、浮遊ゲート電極３のチャネル幅方向の側面は、酸化防止膜を介さずに、後の工程で形成される中間絶縁膜５のみに覆われる構造となる。
【００８２】
以上の製造方法により、浮遊ゲート電極３の端部が、基板方向へ落ち込まないように、浮遊ゲート電極３のチャネル幅方向の寸法Ｗ１が、チャネル幅の寸法Ｗ２よりも広い構造のメモリセルトランジスタを作製することができる。
【００８３】
それゆえ、チャネル端に発生する寄生トランジスタに起因するメモリセルトランジスタの特性の悪化を防ぐことができるメモリセルトランジスタを作製することができる。
【００８４】
また、ゲート端の落ち込みにより、ゲート絶縁膜（トンネル酸化膜）２が、浮遊ゲート電極３に対して、凸型の構造となることもない。それゆえ、書き込み／消去時のＦＮトンネル電流が、ゲート端に集中することがなく、ゲート絶縁膜（トンネル酸化膜）２の劣化を防ぐことができるメモリセルトランジスタを作製することができる。
【００８５】
また、上記の製造方法においては、チャネル幅の寸法Ｗ２が狭くなるため、制御ゲート電極６とチャネル領域とが自己整合的に離れる構造を有するメモリセルトランジスタを作製することができる。
【００８６】
それゆえ、上記の製造方法により作製されたメモリセルトランジスタは、データの読み出し時のように、制御ゲート電極６の電位が、浮遊ゲート電極３の電位よりも高くなる場合においても、制御ゲート電極６の電位が、チャネル端の電界に影響を及ぼすことがない。よって、Ｒｅａｄ Ｄｉｓｔｕｒｂ特性及びＲｅｔｅｎｔｉｏｎ特性が悪化するのを抑制できるメモリセルトランジスタを作製することができる。
【００８７】
さらに、上記の製造方法は、製造工程を複雑にする必要がなく、製造工程を大幅に増加させずに、所望の構造のメモリセルトランジスタを得ることができる。
【００８８】
３． その他
本発明の例によれば、メモリセルトランジスタのチャネル端に寄生素子が発生するのを抑制できる。
【００８９】
本発明の例のメモリセルトランジスタは、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ等に適用することができる。
【００９０】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００９１】
【図１】実施の形態におけるメモリセルトランジスタの構造を示す図。
【図２】図１に示すＩＩ部の拡大図。
【図３】実施の形態におけるメモリセルトランジスタの製造工程の一工程を示す図。
【図４】実施の形態におけるメモリセルトランジスタの製造工程の一工程を示す図。
【図５Ａ】実施の形態におけるメモリセルトランジスタの製造工程の一工程を示す図。
【図５Ｂ】実施の形態におけるメモリセルトランジスタの製造工程の一工程を示す図。
【図６】実施の形態におけるメモリセルトランジスタの製造工程の一工程を示す図。
【図７】実施の形態におけるメモリセルトランジスタの製造工程の一工程を示す図。
【図８】実施の形態におけるメモリセルトランジスタの製造工程の一工程を示す図。
【図９】実施の形態におけるメモリセルトランジスタの製造工程の一工程を示す図。
【図１０】実施の形態におけるメモリセルトランジスタの製造工程の一工程を示す図。
【符号の説明】
【００９２】
１：半導体基板、２：ゲート絶縁膜、３：浮遊ゲート電極、４：酸化防止膜（ＳｉＮ膜）、５：中間絶縁膜、５Ａ，５Ｃ：ＳｉＯ２膜、５Ｂ：ＳｉＮ膜、６：制御ゲート電極、３Ａ，６Ａ：ポリシリコン膜，６Ｂ：シリサイド膜、７：熱酸化膜、８：ＳＴＩ絶縁膜、９：拡散層、１０：マスク材（ＳｉＮ膜）。
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ及びその製造方法に関する。
【背景技術】
【０００２】
電子機器に搭載される不揮発性半導体メモリとして、例えば、ＮＡＮＤ型或いはＮＯＲ型のフラッシュメモリが広く用いられている。
【０００３】
フラッシュメモリを構成するメモリセルトランジスタは、その特性の改善のため、様々な構造の素子及びそれらを得るための製造方法（例えば、特許文献１参照）が提案されており、近年では、小型化及び集積化のため、メモリセルトランジスタの微細化が進んでいる。
【０００４】
しかし、微細化が進むにつれ、これまで問題にならなかった物理的効果が顕在化する傾向にあり、メモリセルトランジスタの特性劣化及び信頼性の低下の要因となっている。
【０００５】
その一つとして、メモリセルトランジスタのチャネル端の構造に起因する特性劣化が挙げられる。
【０００６】
素子分離領域に素子分離絶縁層を形成した後に、アクティブ領域に浮遊ゲート電極を形成する場合、チャネル幅方向の浮遊ゲート電極のゲート端が、半導体基板側へ落ち込む。それゆえ、その落ち込みにより、ゲート端の寄生トランジスタ効果が顕著になり、それに起因するキンク特性が発生する。
【０００７】
また、ゲート絶縁膜（トンネル酸化膜）が、浮遊ゲート電極の落ち込みにより、浮遊ゲート電極に対して、凸形状を有する構造になる。
【０００８】
それゆえ、書き込み／消去時のＦＮトンネル電流が、ゲート端に集中し、ゲート絶縁膜（トンネル酸化膜）の劣化を引き起こす。
【０００９】
一方、浮遊ゲート材をゲート絶縁膜（トンネル酸化膜）上に堆積した後に、浮遊ゲート電極と素子分離絶縁溝とを自己整合的に形成する場合、後に行う酸化工程により、浮遊ゲートのチャネル幅方向の側面及びチャネル部のシリコンの側面が酸化され、浮遊ゲートの酸化レートの方が速いため、浮遊ゲート電極の幅方向の寸法が、チャネル幅よりも狭くなる。
【００１０】
それゆえ、チャネル端での電界が弱くなるため、寄生トランジスタがチャネル端に発生し、メモリセルトランジスタの特性を悪化させる。
【００１１】
また、この浮遊ゲート電極の製造方法においては、メモリセルトランジスタのカップリング比を向上させるために、制御ゲート電極が、中間絶縁膜を介して、浮遊ゲート電極の側面を覆う構造となっている。そのため、制御ゲート電極が、ゲート絶縁膜（トンネル酸化膜）の近傍まで接近する。
【００１２】
それゆえ、制御ゲート電極の電位が、チャネル端の電界に影響を及ぼし、メモリセルトランジスタの特性を悪化させる。
【特許文献１】特開２００６−１８６０７３
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の例は、メモリセルトランジスタのチャネル端に寄生素子が発生するのを抑制する技術を提案する。
【課題を解決するための手段】
【００１４】
本発明の例に関わる不揮発性半導体メモリは、半導体基板と、前記半導体基板内に形成されるＳＴＩ構造の素子分離絶縁層と、前記素子分離絶縁層間のチャネル領域と、前記チャネル領域上のゲート絶縁膜と、前記ゲート絶縁膜上の浮遊ゲート電極と、前記浮遊ゲート電極上の中間絶縁膜と、前記中間絶縁膜上の制御ゲート電極とを具備し、前記素子分離絶縁層は、前記半導体基板の凹部の底面及び側面に形成される熱酸化膜と、前記熱酸化膜上に形成され、前記凹部を満たすＳＴＩ絶縁膜とから構成され、前記浮遊ゲート電極のチャネル幅方向の寸法は、前記チャネル幅の寸法よりも広いことを備える。
【００１５】
本発明の例に関わる不揮発性半導体メモリの製造方法は、半導体基板表面に形成されたゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極のチャネル幅方向の側面に酸化防止膜を形成する工程と、前記浮遊ゲート電極をマスクにして前記半導体基板内に凹部を形成する工程と、熱酸化により前記凹部の底面及び側面に熱酸化膜を形成する工程と、前記熱酸化膜上にＳＴＩ絶縁膜を形成し、前記凹部を満たす工程と、前記浮遊ゲート電極上に中間絶縁膜を形成する工程と、前記中間絶縁膜上に制御ゲート電極を形成する工程とを備える。
【発明の効果】
【００１６】
本発明の例によれば、メモリセルトランジスタのチャネル端に寄生素子が発生するのを抑制できる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１８】
１． 概要
本発明の例は、メモリセルトランジスタのチャネル幅方向の断面構造において、浮遊ゲート電極のチャネル幅方向の寸法が、チャネル領域のチャネル幅よりも広い。さらに、浮遊ゲート電極の端部が、半導体基板側へ落ち込むことがなく、浮遊ゲート電極の下面が対向するチャネル領域の上面に対して平坦である。また、メモリセルトランジスタの制御ゲート電極がチャネル領域と自己整合的に離れる。
【００１９】
したがって、チャネル端の寄生素子に起因するメモリセルトランジスタの特性劣化を抑制することができる。
【００２０】
この構造を得るため、チャネル領域となる半導体基板のチャネル幅方向側面に、酸化剤が熱拡散されることにより得られる熱酸化膜が形成される。
【００２１】
上記の構造の製造方法として、浮遊ゲート電極のチャネル幅方向側面に酸化防止膜が形成された後に、半導体基板内に素子分離溝が形成される。それにより、浮遊ゲート電極を構成するポリシリコン膜の側面は酸化防止膜に覆われ、チャネル領域となる半導体基板の底面及び側面はシリコンが露出する構造となる。その後、基板全面に対して、熱酸化が行われる。
【００２２】
浮遊ゲート電極のチャネル幅方向の側面は、酸化防止膜により、熱酸化膜は形成されない。一方、チャネル領域となる半導体基板においては、酸化剤が、露出した半導体基板表面から内部方向へと拡散し、熱酸化膜が半導体基板表面から内部にかけて形成される。よって、チャネル幅は、熱酸化膜の形成により狭くなる。
【００２３】
それゆえ、浮遊ゲート電極のチャネル幅の寸法を限定する加工を行った後に、チャネル幅の寸法を狭くするための熱酸化を行うことにより、浮遊ゲート電極のチャネル幅方向の寸法が、チャネル幅の寸法よりも広くでき、さらに、浮遊ゲート電極の端部が、半導体基板側へ落ち込むことがなく、浮遊ゲート電極の下面が対向するチャネル領域の上面に対して平坦な構造を有するメモリセルトランジスタを作製することができる。
【００２４】
したがって、チャネル端の寄生素子に起因するメモリセルトランジスタの特性劣化を抑制することができる。
【００２５】
２． 実施の形態
次に、最良と思われる実施の形態について説明する。
【００２６】
（１） 実施の形態
（ａ）構造
図１は、本実施の形態におけるメモリセルトランジスタの構造を示す。
【００２７】
図１（ａ）は、本実施の形態のメモリセルトランジスタの平面図を示す。
【００２８】
図１（ｂ）は、図１（ａ）のｂ−ｂ線に沿う断面を示す図であり、メモリセルトランジスタのチャネル長方向の断面を示す。また、図１（ｃ）は、図１（ａ）のｃ−ｃ線に沿う断面を示す図であり、チャネル幅方向の断面を示す。
【００２９】
半導体基板１の表面領域は、素子分離領域と、それにより取り囲まれ、素子が形成されるアクティブ領域（素子領域）から構成される。この半導体基板１は、例えば、シリコン基板である。
【００３０】
素子分離領域には、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の、ＳＴＩ絶縁膜８が形成される。
【００３１】
また、アクティブ領域には、浮遊ゲート電極３と制御ゲート電極６からなる積層ゲート構造のメモリセルトランジスタが形成される。
【００３２】
浮遊ゲート電極３は、アクティブ領域に形成されるゲート絶縁膜（トンネル酸化膜）２上に形成される。
【００３３】
浮遊ゲート電極３のチャネル幅方向の側面は、酸化防止膜となるＳｉＮ膜４が形成される。
【００３４】
また、浮遊ゲート電極３は、その上面及びチャネル幅方向の側面が、中間絶縁膜５により覆われる構造となる。そのため、浮遊ゲート電極３の側面は、ＳｉＮ膜４を介して、中間絶縁膜５に覆われる構造となる。
【００３５】
制御ゲート電極６は、ポリシリコン膜６Ａと、例えば、ＷＳｉ、ＮｉＳｉ、ＭｏＳｉなどのシリサイド膜６Ｂとの２層構造を有する。この制御ゲート電極６は、ワード線として機能する。
【００３６】
尚、ポリシリコン膜６Ａとシリサイド膜６Ｂからなる２層構造の制御ゲート電極に限定されず、例えば、ポリシリコン膜６Ａのみの１層構造の制御ゲート電極でも良い。
【００３７】
また、拡散層９が、メモリセルトランジスタのソース／ドレイン領域として、半導体基板１内に形成される。
【００３８】
上記のメモリセルトランジスタのゲート構造に加え、熱酸化膜７が、チャネル領域となる半導体基板１のチャネル幅方向の側面に形成される。そのため、半導体基板１内に形成される素子分離溝には、熱酸化膜７とＳＴＩ絶縁膜８が形成されている。
【００３９】
熱酸化膜７は、酸化防止膜４が浮遊ゲート電極３のチャネル幅方向の側面に形成され、さらに、素子分離溝の形成により、チャネル領域となる半導体基板１のチャネル幅方向の側面を露出させた後、その露出した表面に対して、熱酸化工程により酸化剤が半導体基板１内に拡散されることで形成される。
【００４０】
酸化剤の熱拡散時には、浮遊ゲート電極３のチャネル幅方向の側面は、酸化防止膜４に覆われており、浮遊ゲート電極３を構成するポリシリコン膜中への酸化剤の拡散は生じない。また、浮遊ゲート電極３の上面は、ゲート加工時のマスク材に覆われているため、浮遊ゲート電極３上面からの酸化剤の拡散も生じない。
【００４１】
それゆえ、熱酸化膜７が、酸化剤の拡散により、半導体基板１側面内に形成されることで、チャネル領域が浮遊ゲート電極３に比較してチャネル幅方向に後退することとなる。
【００４２】
よって、図１（ｃ）に示すチャネル幅方向断面のように、浮遊ゲート電極３のチャネル幅方向の寸法Ｗ１が、チャネル幅の寸法Ｗ２よりも広い構造となる。
【００４３】
図２は、図１（ｃ）に示すＩＩ部分（浮遊ゲート電極３側面）の拡大図を示す。本実施の形態において、中間絶縁膜５は、例えば、ＳｉＯ２膜５Ａ、ＳｉＮ膜５Ｂ、ＳｉＯ２膜５Ｃの三層構造、いわゆる、ＯＮＯ膜を用いたものとする。
【００４４】
図２に示すように、ＳｉＯ２膜５Ａは、浮遊ゲート電極３の側面においては、酸化防止膜であるＳｉＮ膜４上に形成される。それゆえ、浮遊ゲート電極３の側面は、ＳｉＮ膜４を介して、中間絶縁膜５に覆われているため、実質的に、酸化防止膜４と中間絶縁膜５からなる四層構造のＮＯＮＯ膜に覆われる構造となる。その一方、浮遊ゲート電極３の上面は、中間絶縁膜５であるＯＮＯ膜のみに覆われる。
【００４５】
尚、中間絶縁膜５は、ＯＮＯ膜に限定されず、例えば、ＨｆＡｌＯ、ＡｌＯ、ＨｆＳｉＯ、ＺｒＳｉＯ等の高誘電体膜を用いた単層膜或いは多層膜であってもよい。
【００４６】
制御ゲート電極６は、中間絶縁膜５を介して、浮遊ゲート電極３の上面及びチャネル幅方向の側面を覆うように形成される。
【００４７】
また、ＳＴＩ絶縁膜８の表面が、浮遊ゲート電極３の側面の下部を覆っている。
【００４８】
上記のように、浮遊ゲート電極３のチャネル幅方向の寸法Ｗ１を、チャネル幅の寸法Ｗ２よりも広くするために、チャネル領域となる半導体基板１のチャネル幅方向側面に、チャネル領域を後退させるための熱酸化膜７を形成する方法を用いることで、浮遊ゲート電極３の端部が、基板方向へ落ち込まない。
【００４９】
それゆえ、チャネル端に発生する寄生トランジスタによるメモリセルトランジスタの特性の悪化を防ぐことができる。
【００５０】
また、その落ち込みにより、ゲート絶縁膜（トンネル酸化膜）２が、浮遊ゲート電極３に対して、凸型の構造となることもない。それゆえ、書き込み／消去時のＦＮトンネル電流が、ゲート端に集中することがなく、ゲート絶縁膜（トンネル酸化膜）２の劣化を防ぐことができる。
【００５１】
さらに、本実施の形態に示す構造においては、チャネル幅の寸法Ｗ２が狭くなるため、制御ゲート電極６とチャネル領域との距離が自己整合的に離れる構造となる。
【００５２】
それゆえ、データの読み出し時のように、制御ゲート電極６の電位が、浮遊ゲート電極３の電位よりも高くなる場合においても、制御ゲート電極６の電位が、チャネル端の電界に影響を及ぼすことがない。
【００５３】
したがって、メモリセルトランジスタのＲｅａｄ Ｄｉｓｔｕｒｂ特性及びＲｅｔｅｎｔｉｏｎ特性が悪化するのを、抑制することができる。
【００５４】
以下に、上記の効果を得るために必要な熱酸化膜７の膜厚について説明する。
【００５５】
酸化防止膜４は、酸化剤が浮遊ゲート電極３に拡散するのを防ぐために、少なくとも、５ｎｍの膜厚で形成される必要がある。
【００５６】
このとき、熱酸化膜７は、酸化防止膜４の膜厚分である５ｎｍに加え、図２に示す寸法Ａの分だけ、半導体基板１内にさらに形成されなければならない。この寸法Ａは、少なくとも、４ｎｍ必要となる。
【００５７】
また、熱酸化膜７が、酸化剤の熱拡散により形成される場合、酸化される部分の体積膨張が生じる。この膨張により半導体基板１内部方向へ形成される熱酸化膜７の膜厚の割合は、熱酸化膜７の全膜厚の４５％となる。
【００５８】
それゆえ、チャネル領域を浮遊ゲート電極３よりもチャネル幅方向に所望の寸法Ａ分だけ後退させるには、熱酸化膜７は、少なくとも、２０ｎｍの厚みが必要となる。
【００５９】
また、図２に示すように、熱酸化膜７を形成する際に、半導体基板１とゲート絶縁膜（トンネル酸化膜）２との界面には、バーズビークが形成される。このバーズビークＢＢの大きさが過剰になると、メモリセルトランジスタの特性を悪化させてしまう。
【００６０】
それゆえ、そのバーズビークＢＢがメモリセルの動作に悪影響を及ぼさない大きさとするには、熱酸化膜７の厚みは、３０ｎｍ以下であることが望ましい。その際、酸化防止膜４の膜厚は、少なくとも、１０ｎｍ必要である。
【００６１】
よって、熱酸化膜７の膜厚は、２０ｎｍ以上で３０ｎｍ以下であることが望ましい。
【００６２】
以下に、上記の構造を有するメモリセルトランジスタの製造方法について、詳細な説明を行う。
【００６３】
（ｂ）製造方法
図３乃至図１０を用いて、本実施の形態におけるメモリセルトランジスタの製造方法について説明する。
【００６４】
はじめに、半導体基板１の表面が、例えば、熱酸化法により、酸化された後、例えば、イオン注入法により、半導体基板１に対して、ウェル／チャネルインプラが行われる。
【００６５】
次に、半導体基板１表面の酸化膜を除去した後、図３に示すように、ゲート絶縁膜（トンネル酸化膜）２が、例えば、熱酸化法により、形成される。続いて、浮遊ゲート電極となるポリシリコン膜３Ａが、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート絶縁膜（トンネル酸化膜）２上に形成される。その後、マスク材となる、例えば、ＳｉＮ膜１０が、例えば、ＣＶＤ法により、ポリシリコン膜３上に形成される。
【００６６】
続いて、ＳｉＮ膜１０及びポリシリコン膜３Ａがパターニングされ、図４に示すように、浮遊ゲート電極３が形成される。
【００６７】
続いて、半導体基板１の全面に対して、例えば、熱窒化法により、窒化を行う。すると、図５Ａに示すように、酸化防止膜となるＳｉＮ膜４が、浮遊ゲート電極３のチャネル幅方向の側面に形成される。このとき、ＳｉＮ膜４の膜厚は、例えば、５〜１０ｎｍとなるように形成され、浮遊ゲート電極３のチャネル幅方向の寸法は、Ｗ１となる。
【００６８】
尚、ＳｉＮ膜４は、図５Ｂに示すように、例えば、ＣＶＤ法により、全面を覆うように形成しても良い。
【００６９】
次に、図６に示すように、マスク材であるＳｉＮ膜１０をマスクにして、例えば、ＲＩＥ法により、ＳＴＩ構造の素子分離溝が、半導体基板１内に形成される。
【００７０】
このとき、チャネル幅の寸法は、浮遊ゲート電極３のチャネル幅方向の寸法Ｗ１と、酸化防止膜であるＳｉＮ膜４の和に等しい。
【００７１】
続いて、半導体基板１の全面に対して、例えば、熱酸化を行う。すると、図７に示すように、半導体基板１内に形成された素子分離絶縁溝の底面及び側面に、熱酸化膜７が形成される。この熱酸化の条件は、熱酸化膜７の膜厚が、２０ｎｍ以上、３０ｎｍ以下で形成される条件とする。
【００７２】
このとき、浮遊ゲート電極３の上面はマスク材となるＳｉＮ膜１０、また、浮遊ゲート電極３の側面は酸化防止膜となるＳｉＮ膜４に覆われている。
【００７３】
よって、浮遊ゲート電極３に対しては、酸化剤が拡散せず、浮遊ゲート電極３の変化はない。その一方で、半導体基板１内には、酸化剤が拡散し、熱酸化膜７が形成される。
【００７４】
それゆえ、酸化剤の拡散による熱酸化膜７が形成されることで、メモリセルトランジスタのチャネル領域となる半導体基板１が、チャネル幅方向に後退することになる。一方、浮遊ゲート電極３は、その側面が酸化防止膜であるＳｉＮ膜４に覆われ、上面がマスク材であるＳｉＮ膜１０に覆われているため、酸化剤が拡散せず、熱酸化膜による浮遊ゲート電極３の後退は生じない。
【００７５】
したがって、浮遊ゲート電極３のチャネル幅方向の寸法Ｗ１が、チャネル幅の寸法Ｗ２よりも広くなる。
【００７６】
この後、図８に示すように、例えば、シリコン酸化物からなるＳＴＩ絶縁膜８が、素子分離溝に埋め込まれるように、例えば、ＣＶＤ法により、全面に形成された後、ＳｉＮ膜１０をストッパ膜として、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）法により、表面の平坦化が行われる。
【００７７】
ＳｉＮ膜１０を除去した後、例えば、ＲＩＥ法により、浮遊ゲート電極側面の一部が露出するように、ＳＴＩ絶縁膜８のエッチングを行うと、図９に示す構造となる。
【００７８】
続いて、図１０に示すように、中間絶縁膜となるＯＮＯ膜５が、例えば、ＣＶＤ法により、浮遊ゲート電極３の上面及びチャネル幅方向の側面を覆うように形成される。その後、例えば、ポリシリコン膜６Ａが、例えば、ＣＶＤ法により、ＯＮＯ膜５上に形成される。さらに、例えば、Ｗ膜が、ポリシリコン膜６Ａ上に、例えば、スパッタ（Ｓｐｕｔｔｅｒ）法を用いて、形成された後、熱処理を行う。すると、ポリシリコン膜６ＡとＷ膜が、シリサイド化し、シリサイド膜６Ｂが、ポリシリコン膜６Ａの上面に形成され、ポリシリコン膜６Ａとシリサイド膜６Ｂからなる制御ゲート電極６が形成される。
【００７９】
次に、メモリセルトランジスタのゲート電極が、所望のチャネル長となるように、パターニングされた後、ソース／ドレイン領域となる拡散層（図示せず）が、メモリセルトランジスタのゲート電極をマスクとして、例えば、イオン注入法により、半導体基板１内に自己整合的に形成される。
【００８０】
以上の工程により、本実施の形態におけるメモリセルトランジスタが完成する。
【００８１】
尚、チャネル幅を狭くするための熱酸化工程の後、酸化防止膜となるＳｉＮ膜４を除去しても良い。その際、浮遊ゲート電極３のチャネル幅方向の側面は、酸化防止膜を介さずに、後の工程で形成される中間絶縁膜５のみに覆われる構造となる。
【００８２】
以上の製造方法により、浮遊ゲート電極３の端部が、基板方向へ落ち込まないように、浮遊ゲート電極３のチャネル幅方向の寸法Ｗ１が、チャネル幅の寸法Ｗ２よりも広い構造のメモリセルトランジスタを作製することができる。
【００８３】
それゆえ、チャネル端に発生する寄生トランジスタに起因するメモリセルトランジスタの特性の悪化を防ぐことができるメモリセルトランジスタを作製することができる。
【００８４】
また、ゲート端の落ち込みにより、ゲート絶縁膜（トンネル酸化膜）２が、浮遊ゲート電極３に対して、凸型の構造となることもない。それゆえ、書き込み／消去時のＦＮトンネル電流が、ゲート端に集中することがなく、ゲート絶縁膜（トンネル酸化膜）２の劣化を防ぐことができるメモリセルトランジスタを作製することができる。
【００８５】
また、上記の製造方法においては、チャネル幅の寸法Ｗ２が狭くなるため、制御ゲート電極６とチャネル領域とが自己整合的に離れる構造を有するメモリセルトランジスタを作製することができる。
【００８６】
それゆえ、上記の製造方法により作製されたメモリセルトランジスタは、データの読み出し時のように、制御ゲート電極６の電位が、浮遊ゲート電極３の電位よりも高くなる場合においても、制御ゲート電極６の電位が、チャネル端の電界に影響を及ぼすことがない。よって、Ｒｅａｄ Ｄｉｓｔｕｒｂ特性及びＲｅｔｅｎｔｉｏｎ特性が悪化するのを抑制できるメモリセルトランジスタを作製することができる。
【００８７】
さらに、上記の製造方法は、製造工程を複雑にする必要がなく、製造工程を大幅に増加させずに、所望の構造のメモリセルトランジスタを得ることができる。
【００８８】
３． その他
本発明の例によれば、メモリセルトランジスタのチャネル端に寄生素子が発生するのを抑制できる。
【００８９】
本発明の例のメモリセルトランジスタは、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ等に適用することができる。
【００９０】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００９１】
【図１】実施の形態におけるメモリセルトランジスタの構造を示す図。
【図２】図１に示すＩＩ部の拡大図。
【図３】実施の形態におけるメモリセルトランジスタの製造工程の一工程を示す図。
【図４】実施の形態におけるメモリセルトランジスタの製造工程の一工程を示す図。
【図５Ａ】実施の形態におけるメモリセルトランジスタの製造工程の一工程を示す図。
【図５Ｂ】実施の形態におけるメモリセルトランジスタの製造工程の一工程を示す図。
【図６】実施の形態におけるメモリセルトランジスタの製造工程の一工程を示す図。
【図７】実施の形態におけるメモリセルトランジスタの製造工程の一工程を示す図。
【図８】実施の形態におけるメモリセルトランジスタの製造工程の一工程を示す図。
【図９】実施の形態におけるメモリセルトランジスタの製造工程の一工程を示す図。
【図１０】実施の形態におけるメモリセルトランジスタの製造工程の一工程を示す図。
【符号の説明】
【００９２】
１：半導体基板、２：ゲート絶縁膜、３：浮遊ゲート電極、４：酸化防止膜（ＳｉＮ膜）、５：中間絶縁膜、５Ａ，５Ｃ：ＳｉＯ２膜、５Ｂ：ＳｉＮ膜、６：制御ゲート電極、３Ａ，６Ａ：ポリシリコン膜，６Ｂ：シリサイド膜、７：熱酸化膜、８：ＳＴＩ絶縁膜、９：拡散層、１０：マスク材（ＳｉＮ膜）。
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板内に形成されるＳＴＩ構造の素子分離絶縁層と、前記素子分離絶縁層間のチャネル領域と、前記チャネル領域上のゲート絶縁膜と、前記ゲート絶縁膜上の浮遊ゲート電極と、前記浮遊ゲート電極上の中間絶縁膜と、前記中間絶縁膜上の制御ゲート電極とを具備し、前記素子分離絶縁層は、前記半導体基板の凹部の底面及び側面に形成される熱酸化膜と、前記熱酸化膜上に形成され、前記凹部を満たすＳＴＩ絶縁膜とから構成され、前記浮遊ゲート電極のチャネル幅方向の寸法は、前記チャネル幅の寸法よりも広いことを特徴とする不揮発性半導体メモリ。
【請求項２】
前記中間絶縁膜及び前記制御ゲート電極は、前記浮遊ゲート電極のチャネル幅方向の側面を覆い、前記中間絶縁膜と前記浮遊ゲート電極との間に酸化防止膜が配置されることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項３】
前記中間絶縁膜及び前記制御ゲート電極は、前記浮遊ゲート電極のチャネル幅方向の側面を覆い、前記ＳＴＩ絶縁膜の表面は、浮遊ゲート電極の側面付近で盛り上がって前記浮遊ゲート電極の側面の下部を覆っていることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項４】
前記熱酸化膜の膜厚は、２０ｎｍ以上、３０ｎｍ以下であることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項５】
半導体基板表面に形成されたゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極のチャネル幅方向の側面に酸化防止膜を形成する工程と、前記浮遊ゲート電極をマスクにして前記半導体基板内に凹部を形成する工程と、熱酸化により前記凹部の底面及び側面に熱酸化膜を形成する工程と、前記熱酸化膜上にＳＴＩ絶縁膜を形成し、前記凹部を満たす工程と、前記浮遊ゲート電極上に中間絶縁膜を形成する工程と、前記中間絶縁膜上に制御ゲート電極を形成する工程とを具備することを特徴とする不揮発性半導体メモリの製造方法。
【請求項１】
半導体基板と、前記半導体基板内に形成されるＳＴＩ構造の素子分離絶縁層と、前記素子分離絶縁層間のチャネル領域と、前記チャネル領域上のゲート絶縁膜と、前記ゲート絶縁膜上の浮遊ゲート電極と、前記浮遊ゲート電極上の中間絶縁膜と、前記中間絶縁膜上の制御ゲート電極とを具備し、前記素子分離絶縁層は、前記半導体基板の凹部の底面及び側面に形成される熱酸化膜と、前記熱酸化膜上に形成され、前記凹部を満たすＳＴＩ絶縁膜とから構成され、前記浮遊ゲート電極のチャネル幅方向の寸法は、前記チャネル幅の寸法よりも広いことを特徴とする不揮発性半導体メモリ。
【請求項２】
前記中間絶縁膜及び前記制御ゲート電極は、前記浮遊ゲート電極のチャネル幅方向の側面を覆い、前記中間絶縁膜と前記浮遊ゲート電極との間に酸化防止膜が配置されることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項３】
前記中間絶縁膜及び前記制御ゲート電極は、前記浮遊ゲート電極のチャネル幅方向の側面を覆い、前記ＳＴＩ絶縁膜の表面は、浮遊ゲート電極の側面付近で盛り上がって前記浮遊ゲート電極の側面の下部を覆っていることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項４】
前記熱酸化膜の膜厚は、２０ｎｍ以上、３０ｎｍ以下であることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項５】
半導体基板表面に形成されたゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極のチャネル幅方向の側面に酸化防止膜を形成する工程と、前記浮遊ゲート電極をマスクにして前記半導体基板内に凹部を形成する工程と、熱酸化により前記凹部の底面及び側面に熱酸化膜を形成する工程と、前記熱酸化膜上にＳＴＩ絶縁膜を形成し、前記凹部を満たす工程と、前記浮遊ゲート電極上に中間絶縁膜を形成する工程と、前記中間絶縁膜上に制御ゲート電極を形成する工程とを具備することを特徴とする不揮発性半導体メモリの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００８−７１８２７（Ｐ２００８−７１８２７Ａ）
【公開日】平成２０年３月２７日（２００８．３．２７）
【国際特許分類】
【出願番号】特願２００６−２４７１５１（Ｐ２００６−２４７１５１）
【出願日】平成１８年９月１２日（２００６．９．１２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２０年３月２７日（２００８．３．２７）
【国際特許分類】
【出願日】平成１８年９月１２日（２００６．９．１２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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