【課題】配線電極間の双方向の電流値、書き込み及び消去の電圧値、および記憶保持時間が制御容易なメモリ装置を提供する。
【解決手段】微結晶である第１の導電性微粒子を含む微結晶層２２と、微結晶層２２を挟むトンネル絶縁膜２１、２３とを有する第１の二重トンネル接合構造と、微結晶である第２の導電性微粒子を含む微結晶層２６と、微結晶層２６を挟むトンネル絶縁膜２５、２７とを有する第２の二重トンネル接合構造と、第１の二重トンネル接合構造と第２の二重トンネル接合構造との間に配置され、情報電荷を蓄積する電荷蓄積層と、第１の二重トンネル接合構造、電荷蓄積層、及び第２の二重トンネル接合構造を挟む第１、第２の導電層とを備える。第１の導電性微粒子の平均粒径は、第２の導電性微粒子の平均粒径と異なっている。 （もっと読む）

【課題】素子の面積を増大させることなく、かつ、コントロールゲート電圧を制御しなくとも、低電圧で書き込み量を大幅に増やすことが可能であり、また、安定して十分な書き込みを行うことが可能である不揮発性半導体装置を提供すること。
【解決手段】ドレインアバランシェホットエレクトロンにより書き込みを行う半導体記憶素子であって、第１導電型の半導体基板に形成された第２導電型の第１の半導体層と、前記第１の半導体層上に絶縁膜を介して設けられたフローティングゲートと、前記フローティングゲート下部の前記第１の半導体層の表面に形成されたチャネル領域と、前記チャネル領域に接触するように前記第１の半導体層上に設けられた第１導電型のソース領域及びドレイン領域とを有するＭＯＳトランジスタであって、前記チャネル領域が２種類以上のキャリア濃度の分布をもつ半導体記憶素子とした。 （もっと読む）

【課題】記憶回路におけるデータの保持期間を長くする。また、消費電力を低減する。また、回路面積を小さくする。また、１回のデータの書き込みに対する該データの読み出し可能回数を増やす。
【解決手段】記憶回路を具備し、記憶回路は、ソース及びドレインの一方にデータ信号が入力される第１の電界効果トランジスタと、ゲートが第１の電界効果トランジスタのソース及びドレインの他方に電気的に接続される第２の電界効果トランジスタと、ソース及びドレインの一方が第２の電界効果トランジスタのソース又はドレインに電気的に接続される第３の電界効果トランジスタと、を備える。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能を向上させる。また、半導体装置の信頼性を向上させる。また、半導体装置の性能を向上すると共に、半導体装置の信頼性を向上する。
【解決手段】フローティングゲート電極ＦＧを有するメモリトランジスタとこのメモリトランジスタに直列に接続された制御トランジスタとで構成されたメモリセルを、半導体基板の主面にＸ方向およびＹ方向にアレイ状に複数配列させる。そして、Ｘ方向に配列したメモリセルのメモリトランジスタのドレイン領域同士を接続するビット配線Ｍ１Ｂを、半導体基板上に形成された多層配線構造のうちの最下層の配線層に設け、このビット配線Ｍ１Ｂがフローティングゲート電極ＦＧ全体を覆うようにする。 （もっと読む）

【課題】不揮発性メモリセルの面積を増大することなく、かつ、製造プロセスを変更することなく、不揮発性メモリセルのデータ書き込み速度およびデータ消去速度の向上を図ることのできる技術を提供する。
【解決手段】データ書き込み・消去用の容量部ＣＷＥ、データ読み出し用のＭＩＳ・ＦＥＴＱＲおよび容量部Ｃを互いに異なる位置に分離した状態で配置する。容量部Ｃの容量電極ＦＧＣ２を覆う絶縁層６上にキャップ電極ＣＡＰを設けることにより、容量部Ｃは、容量電極ＦＧＣ２とｐ型のウエルＨＰＷ１との間の容量およびキャップ電極ＣＡＰと容量電極ＦＧＣ２との間の容量を加算した容量を有する。また、データ書き込み・消去用の容量部ＣＷＥにおけるデータの書き換えはチャネル全面のＦＮトンネル電流により行う。 （もっと読む）

【課題】単純な構造のナノ点を有するメモリを利用してマルチレベルを保存することができるメモリ素子を提供する。
【解決手段】ソース２１０及びソース２１０と対応するドレイン２２０と、ソース２１０とドレイン２２０との間を連結するように形成されているナノチャンネル２３０とを含み、ナノチャンネル２３０は、ソース２１０及びドレイン２２０の電圧によってソース２１０とドレイン２２０との間を電気的に連結するナノ線と、ナノ線上に吸着されて形成され、電荷を補集する複数のポテンシャルを有するナノ点とを含む。 （もっと読む）

【課題】標準ＣＭＯＳプロセスを用いて製造できる１層ポリシリコンのセル構造の半導体メモリ素子を実現すると共に、効率的な配置により実装面積を小さくし、記憶保持の信頼性を向上させた不揮発性半導体メモリ装置を提供する。
【解決手段】不揮発性半導体メモリセル４には、セレクトトランジスタＴｒ４１と、３つのメモリ素子Ｔｒ４２、Ｔｒ４３、Ｔｒ４４とをトランジスタ形成部４０に上下方向（縦方向）に順に配置する。不揮発性半導体メモリセル４をマトリックス状に配置するメモリセルアレイにおいて、セレクトトランジスタＴｒ４１のドレインを形成するｎ型拡散層４０１、コンタクト４１８及びメタル配線４１４を共用して上下方向に対称に配置し、更に、メモリ素子Ｔｒ４１のソースを形成するｎ型拡散層４０５、コンタクト４２２及びメタル配線４１７を共用して上下方向に対称に配置する。 （もっと読む）

【課題】注入効率が高いソースサイドインジェクションによる電荷注入が可能で、標準的なＣＭＯＳプロセス工程内で基板上に実装可能な不揮発性半導体記憶装置を提供する。
【解決手段】第２不純物拡散領域７と第３不純物拡散領域８と第２ゲート電極１４を有する選択トランジスタ２と、第１不純物拡散領域６と第３不純物拡散領域８と第１ゲート電極１３を有するメモリトランジスタ３と、第４不純物拡散領域９に形成された第５不純物拡散領域１０と第３ゲート電極１７を有するＭＯＳキャパシタ４を備え、第１ゲート電極１３と第３ゲート電極１７を電気的に接続してフローティングゲートＦＧとし、第４不純物拡散領域９と第５不純物拡散領域１０を制御ゲートＣＧとし、第２ゲート電極１４を選択ゲートとしてメモリセル１を構成し、第３不純物拡散領域８の不純物密度を第１及び第２不純物拡散領域６、７より低く５×１０^１２ｉｏｎｓ／ｃｍ^２以下に設定する。 （もっと読む）

【課題】 セル面積の著しい増加を招かず、しかし、ディスターブの問題を解決した不揮発性記憶素子を提供すること。
【解決手段】 半導体基板に形成され第１の端子に接続されたｐ型の第１のウェルと、第１のウェルに形成され、第２の端子と第３の端子の間に直列に接続された第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタと、半導体基板に形成され第４の端子に接続されたｎ型の第２のウェルと、第２のウェルに形成され、第５の端子と第６の端子の間に直列に接続された第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタとを含み、第１のＮＭＯＳトランジスタのゲートは第７の端子を構成し、第１のＰＭＯＳトランジスタは第８の端子を構成し、第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタのゲートは共通に接続され、かつ、フローティング状態にあることを特徴とするメモリセルを含む不揮発性半導体記憶装置。 （もっと読む）

【課題】不揮発性半導体記憶装置の構造を簡便化する。
【解決手段】半導体基板２０の上にゲート絶縁膜３０を介してポリシリコンからなるフローティングゲート４０が設けられている。フローティングゲート４０の両側壁には、側壁絶縁膜５０が設けられている。第１の不純物拡散層６０は、半導体基板２０内に設けられ、フローティングゲート４０から所定の距離だけ離間している。第２の不純物拡散層７０は、半導体基板２０内に設けられ、フローティングゲート４０とオーバーラップしている。フローティングゲート４０と容量カップリングした第２の不純物拡散層７０に高電圧を印加することによりフローティングゲート４０に電子が注入される。 （もっと読む）

【課題】浮遊ゲートをもち制御ゲートを備えていない不揮発性メモリセルを備えた半導体装置において、その不揮発性メモリセルの読出し特性を飛躍的に改善する。
【解決手段】不揮発性メモリセルは、Ｐ型半導体基板１上に形成された書込みメモリゲート酸化膜９及び書込みメモリゲート酸化膜９上に形成された電気的に浮遊状態のポリシリコンからなる書込み浮遊ゲート１１をもつＰＭＯＳ書込みトランジスタと、Ｐ型半導体基板１上に形成された読出しメモリゲート酸化膜１５及び読出しメモリゲート酸化膜１５上に形成された電気的に浮遊状態のポリシリコンからなる読出し浮遊ゲート１７をもつＮＭＯＳ読出しトランジスタを備えている。書込み浮遊ゲート１１と読出し浮遊ゲート１７は電気的に接続されている。不揮発性メモリセルへの書込みはＰＭＯＳ書込みトランジスタによって行なわれ、読出しはＮＭＯＳ読出しトランジスタによって行なわれる。 （もっと読む）

【課題】オフセルでのリーク電流が抑えられ、低コストで作製し易い書込み可能型読出し専用メモリを提供する。
【解決手段】半導体基板１に設けられた複数のメモリセルＭＣ₁を備え書込み可能型読出し専用メモリを構成するにあたり、半導体基板１上に第１ゲート絶縁膜９を介して配置された選択ゲート電極１１と、半導体基板１上に第２ゲート絶縁膜１３を介して配置された浮遊ゲート電極１５と、選択ゲート電極１１を挟んで互いに対峙する第１不純物拡散領域７ａおよび第２不純物拡散領域７ｂと、浮遊ゲート電極１１を挟んで第２不純物拡散領域に対峙する第３不純物拡散領域７ｃとにより個々のメモリセルを形成し、かつ第１不純物拡散領域７ａ、第２不純物拡散領域７ｂ、および第３不純物拡散領域７ｃの各々をＰ型不純物拡散領域とすると共に、浮遊ゲート電極１５での閾値電圧の絶対値を選択ゲート電極１１での閾値電圧の絶対値よりも大きくする。 （もっと読む）

【課題】エージングデバイスの寿命を正確にコントロールする。
【解決手段】本発明の例に関わるエージングデバイスは、上面が半導体基板11の上面よりも上にある素子分離絶縁層12と、素子分離絶縁層12により分離される第１及び第２素子領域13,14と、第１素子領域13内の半導体基板11内に形成される第１及び第２拡散層15a,15b,16a,16bと、第１及び第２拡散層間15a,15b,16a,16bの半導体基板11上に形成される第１ゲート絶縁膜19と、第２素子領域14内の半導体基板11上に形成される第２ゲート絶縁膜19と、第１及び第２ゲート絶縁膜19上に形成され、第１素子領域13から第２素子領域14まで跨って形成されるフローティングゲート電極20とを備え、第１及び第２拡散層15a,15b,16a,16bの最も深い部分は、素子分離絶縁層12から離れている。 （もっと読む）

【課題】書込み状態と消去状態の読出し電流の差である読み出しウィンドウを大きくとることができて、１デバイスにつき２ビット以上の記憶容量を有する信頼性の高いＮＲＯＭ等の半導体記憶装置を提供する。
【解決手段】ｐ型の半導体層１０１には、チャネル領域１０８の中央部に、左右のｎ型の拡散領域１０６，１０７とは異なるｐ型の不純物の濃度が極大となる高濃度領域１０９が斜めイオン注入により形成されている。半導体層１０１上には、第一の絶縁膜１０２、電荷蓄積絶縁膜１０３、および第二の絶縁膜１０４を有しており、さらに、その上側に、ポリシリコン等よりなるゲート電極１０５を有する。 （もっと読む）

【課題】単層ポリシリコン・単一トランジスターＯＴＰメモリーセルの動作方法を提供する。
【解決手段】この動作方法は、Ｐ型ウェルをＰ型ウェル電圧に電気的に接続し、Ｎ型ソースドープ領域とＰ型ウェルを接続するか、またはＮ型ソースドープ領域の電圧をＰ型ウェル電圧より大きくさせ、Ｎ型ドレインドープ領域を、Ｐ型ウェル電圧とＮ型ソースドープ領域の電圧に対しては正であるドレイン電圧に電気的に接続し、導電ゲートを、Ｐ型ウェル電圧に対しては正であるゲート電圧に電気的に接続し、Ｎ型チャンネルを強反転させるステップからなる。 （もっと読む）

【課題】シングルゲート構造でありながら、電荷の蓄積により一定時間オン又はオフするエージングデバイス又はＥＥＰＲＯＭとして機能させる。
【解決手段】絶縁分離して形成された半導体領域１０，２０と、半導体領域１０，２０に跨るようにこれらの半導体領域１０，２０上にゲート絶縁膜を介して形成され、且つ半導体領域１０に対する結合容量が半導体領域２０に対するそれよりも大きくなるように形成された浮遊ゲート電極３０と、半導体領域１０の表面部に、浮遊ゲート電極３０下のチャネル領域を挟んで形成され、一方がビット線ＢＬに接続され他方がソース線ＳＬに接続されたソース・ドレイン拡散層１１，１２と、半導体領域２０の表面部に、浮遊ゲート電極下のチャネル領域を挟んで形成され、ワード線ＷＬに共通接続された拡散層２１，２２とを備えた。 （もっと読む）

【課題】単一ゲート構造を有するＥＥＰＲＯＭ、該ＥＥＰＲＯＭの動作方法及び該ＥＥＰＲＯＭの製造方法を提供する。
【解決手段】互いに分離された第１活性領域、第２活性領域及び第３活性領域を有する半導体基板を備え、活性領域の上部を横切る共通の浮遊ゲートが提供され、浮遊ゲートの両側の第３活性領域にソース／ドレイン領域が形成され、第１活性領域に第１配線が接続し、第２活性領域に第２配線が接続し、ソース／ドレイン領域のうち一つに第３配線が接続するＥＥＰＲＯＭである。 （もっと読む）

【課題】不揮発性メモリセルのデータ書き込みおよび消去用の素子において、チャネル全面のＦＮトンネル電流によりデータを書き換える。
【解決手段】フラッシュメモリの形成領域の半導体基板１Ｓのｎ型の埋込ウエルＤＮＷ内にｐ型のウエルＨＰＷ１〜ＨＰＷ３を互いに分離した状態で設け、そのウエルＨＰＷ１〜ＨＰＷ３にそれぞれ容量部Ｃ、データ書き込み・消去用の容量部ＣＷＥおよびデータ読み出し用のＭＩＳ・ＦＥＴＱＲを配置した。データ書き込み・消去用の容量部ＣＷＥでは、チャネル全面のＦＮトンネル電流によりデータの書き換え（書き込みおよび消去）を行う。 （もっと読む）

【課題】標準ＣＭＯＳプロセスでＥＥＰＲＯＭメモリセルを製造するために、電気的に消去可能なプログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）メモリセルおよび動作方法を開示する。
【解決手段】ＥＥＰＲＯＭメモリセルは、ほとんどまたはまったく追加の非標準処理を有しない標準ＣＭＯＳプロセスで製造可能である。単一多結晶シリコン層を、低不純物濃度ＭＯＳキャパシタと組み合わせて使用する。ＥＥＰＲＯＭメモリセル３００で使用される低不純物濃度キャパシタは、設計において非対称であり得る。非対称キャパシタによって領域が縮小する。反転によって引き起こされる更なるキャパシタンス変化も、複数の制御キャパシタを使用することによって低減できる。更に、複数のトンネルキャパシタ３０２を使用すると、カスタマイズされたトンネル経路の利点が提供される。 （もっと読む）

【課題】浮遊ゲートをもち制御ゲートを備えていないメモリトランジスタ及び選択トランジスタからなる不揮発性メモリセルと周辺回路トランジスタを備えた半導体装置において、メモリトランジスタの電荷保持特性を向上させる。
【解決手段】半導体基板２上メモリゲート酸化膜１５とメモリゲート酸化膜１５上に形成された浮遊ゲート１７をもつメモリトランジスタと、半導体基板２上に形成された選択ゲート酸化膜１１と選択ゲート酸化膜１１上に形成された選択ゲート１３をもち、メモリトランジスタに直列に接続されている選択トランジスタを備えた不揮発性メモリセルと、半導体基板２上に形成された周辺回路ゲート酸化膜２３と周辺回路ゲート酸化膜２３上に形成された周辺回路ゲート２５をもつ周辺回路トランジスタを備え、浮遊ゲート１５のポリシリコン内の不純物濃度は周辺回路ゲート２５のポリシリコン内の不純物濃度よりも薄くなっている。 （もっと読む）