【課題】 基板上の磁気トンネル接合構造体を有するメモリセルを備える磁気ラム素子の駆動方法を提供する。
【解決手段】 基板１上に磁気トンネル接合構造体４１ａ、４１ｂを有するメモリセルを備える磁気ラム素子を駆動させる方法であって、前記磁気トンネル接合構造体４１ａ、４１ｂを介して書込み電流パルスを印加する段階と、前記磁気トンネル接合構造体に書込み磁界パルスを印加する段階と、を含み、前記書込み磁界パルスの少なくとも一部は前記書込み電流パルスの少なくとも一部と時間的に重複することを特徴とする磁気ラム素子の駆動方法。 （もっと読む）

【課題】 半導体装置の性能を向上させ、製造歩留りを向上させる。
【解決手段】 メモリセル３０が複数アレイ状に配置され、Ｘ方向に並ぶメモリセル３０の選択ゲート電極８は選択ゲート線９によって接続され、メモリゲート電極１３はメモリゲート線１４によって接続される。ソース領域２０を介して隣接するメモリセル３０のメモリゲート電極１３にそれぞれ接続されたメモリゲート線１４同士は電気的に接続されていない。選択ゲート線９は、Ｘ方向に延在する第１の部分９ａと、一端が第１の部分９ａに接続してＹ方向に延在する第２の部分９ｂを有している。メモリゲート線１４は、選択ゲート線９の側壁上に絶縁膜を介して形成され、選択ゲート線９の第２の部分９ｂ上から素子分離領域上にかけてＸ方向に延在するコンタクト部１４ａを有し、コンタクト部１４ａ上に形成されたコンタクトホール２３ｄを埋めるプラグを介して配線に接続される。 （もっと読む）

【課題】 誤書き込みを抑制しつつ、書き込み電流の低減を図る。
【解決手段】 磁気ランダムアクセスメモリは、記録層３０と固定層１０と記録層及び固定層間に設けられた中間非磁性層２０とを有する磁気抵抗素子１を備えた磁気ランダムアクセスメモリである。記録層は、中間非磁性層上に形成された第１の強磁性層３１と、第１の強磁性層上に形成された第１の非磁性層３２と、第１の非磁性層上に形成され、第１の非磁性層を介して第１の強磁性層と第１の磁気結合により磁気的に結合する第２の強磁性層３３と、第２の強磁性層上に形成された第２の非磁性層３４と、第２の非磁性層上に形成され、第２の非磁性層を介して第２の強磁性層と第２の磁気結合により磁気的に結合する第３の強磁性層３５とを具備する。第１の磁気結合が反強磁性結合であり、かつ第２の磁気結合が強磁性結合である場合、又は、第１の磁気結合が強磁性結合であり、かつ第２の磁気結合が反強磁性結合である場合のどちらかである。 （もっと読む）

【課題】 ＭＯＮＯＳ型不揮発性半導体記憶装置の高性能化、高信頼性化を推進することのできる技術を提供する。
【解決手段】 ＭＯＮＯＳ型不揮発性メモリのメモリセル１は、コントロールゲート６を備えたコントロールトランジスタ４と、メモリゲート８を備えたメモリトランジスタ５とで構成され、それらトランジスタは、基板２の表面に形成されたドレイン拡散層２３およびソース拡散層２４を有している。メモリゲート８と基板２との間の電荷蓄積部である窒化シリコン膜１３は、メモリゲート８のゲート長方向の長さが、メモリゲート８のゲート長より短い。 （もっと読む）

【課題】ディスターバンス問題を防止できるスプリットゲート型フラッシュメモリ素子及びその製造方法を提供する。
【解決手段】バルクシリコン基板の活性領域に形成されているシリコンエピタキシャル層と、素子のソース及びドレイン間のバルクシリコン基板に形成されているディスターバンス防止用絶縁膜とを備えるスプリットゲート型フラッシュメモリ素子であり、該スプリットゲート型フラッシュメモリ素子では、ディスターバンス防止用絶縁膜は、ＳＴＩ形成工程を利用して形成される。 （もっと読む）

相変化メモリを低電圧動作および高温の動作又は放置させる場合に、記録保持信頼性を向上させること。
読み出し電圧をセット電圧およびリセット電圧以上として高速動作させ、読み出し後に読み出し前の状態を再書込みする、いわゆる破壊読出しを行う。または、複数個のセルを用いて１ビットの情報を記録する、いわゆるオアセルを用いて、高温時の動作又は放置のける信頼性を向上させる。破壊読出しおよびオアセルを用いた相変化メモリに必要な、回路構成および動作方法を用いる。 （もっと読む）

非揮発性半導体メモリシステム（又は他のタイプのメモリシステム）において、メモリセルは、その閾電圧を変更することによってプログラミングされる。システム内の様々なメモリセルに対するプログラミングのタイミングが異なることが原因で、いくつかのメモリセルは、オーバー・プログラミングされてしまう可能性がある。即ち、例えば、セルの閾電圧が、目的とされた値、又は、目的とされた範囲から外れてしまう可能性がある。本発明は、セルに対するプログラミングが原因で、それに隣接する行のメモリセルがオーバー・プログラミングされたか否かを判断することを含んでいる。

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メタライゼーションの前に、ＵＶ透過を低減するシリコンリッチ・シリコン酸化物層（５００）をＰＥＣＶＤにより層間絶縁膜（３００）上にたい積する。これによりＶｔが減少する。実施形態は、１．７から２．０のR.I.を有するＵＶを透過しないシリコンリッチ・シリコン酸化物層（５００）をたい積するステップを含んでいる。
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