【課題】スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。
【解決手段】半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。続いて、そのメモリゲート電極ＭＧの側面にサイドウォール８を形成した後、半導体基板１Subの主面上にフォトレジストパターンＰＲ２を形成する。その後、フォトレジストパターンＰＲ２をエッチングマスクとして、半導体基板１Subの主面の一部をエッチングにより除去して窪み１３を形成する。この窪み１３の形成領域では上記ｎ型の半導体領域６が除去される。その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。 （もっと読む）

【課題】メモリブロックを含んだ半導体装置において、高速化を実現する。
【解決手段】例えば、メモリブロックＭＢ１内に複数のメモリアレイＡＲＹ［０］〜ＡＲＹ［３］が備わった構成において、ＡＲＹ［０］〜ＡＲＹ［３］のサイズＡ［０］〜Ａ［３］が段階的に異なるように形成される。具体的には、ＭＢ１への内部制御信号（例えばクロック信号ＣＬＫ）の入力パッドＰＤ＿ＣＬＫや、ＭＢ１からのデータ信号の出力パッドＰＤ＿ＤＯからの距離が、ＡＲＹ［０］＜ＡＲＹ［１］＜ＡＲＹ［２］＜ＡＲＹ［３］の場合、例えば、Ａ［０］＞Ａ［１］＞Ａ［２］＞Ａ［３］となるように形成される。これによって、このパッドからの距離の違いに伴う伝送遅延時間の差分を各メモリアレイの動作遅延時間の差分で相殺することができ、ＭＢ１全体として高速化が図れる。 （もっと読む）

【課題】メモリトランジスタの特性が良好な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板１１上に、それぞれ複数の絶縁膜及び電極膜１４が交互に積層された積層体を設ける。電極膜１４は、Ｘ方向に延びる複数本の制御ゲート電極ＣＧに分断する。また、積層体内に、選択ゲート電極ＳＧｂ、ＳＧｓ、制御ゲート電極ＣＧを貫き、一端がソース線ＳＬに接続され、他端がビット線ＢＬに接続されたＵ字ピラー３０を設ける。そして、各制御ゲート電極ＣＧは、Ｙ方向において隣り合う２本のシリコンピラー３１によって貫かれており、接続部材３２によって相互に接続された２本のシリコンピラー３１は、相互に異なる制御ゲート電極ＣＧを貫いている。 （もっと読む）

【課題】 注入効率が高く、書き込まれた情報が安定的に保持される不揮発性半導体記憶装置並びにその駆動方法を提供する。
【解決手段】 メモリセル１は、Ｎ型基板２上に、Ｐ型の不純物拡散領域３，４を離間して形成し、両領域間に係る前記基板上において、不純物拡散領域３に隣接して形成された第一積層部１５と、不純物拡散領域４に隣接し前記第一積層部１５と離間して形成された第二積層部１６を備える。メモリセル１に対する書き込み処理時において、第一ゲート電極８に対し、同ゲート電極下方に位置する基板２の表面が弱反転状態となる条件の第一負電圧を印加し、第二ゲート電極１０に対し、前記第一負電圧よりも絶対値の大きい第二負電圧を印加し、不純物拡散領域４に対して前記第一負電圧よりも絶対値の大きいドレイン電圧を印加し、不純物拡散領域３に対して、前記ドレイン電圧よりも電位の高いソース電圧をそれぞれ印加する。 （もっと読む）

【課題】高信頼性かつ小型の不揮発性半導体記憶装置及びその製造方法を提供すること。
【解決手段】不揮発性半導体記憶装置１は、半導体基板２と、半導体基板２上に配された電荷蓄積膜５と、電荷蓄積膜５上に配された第１ゲート電極６と、半導体基板２上に配されたゲート絶縁膜７と、ゲート絶縁膜７上に配された第２ゲート電極８と、第１ゲート電極６と第２ゲート電極８間に配されたゲート間絶縁膜１０，１１と、を備える。第１ゲート電極６の長さＬ１は、第２ゲート電極８の長さＬ２より短い。第１ゲート電極６の上面は、曲面状又は半導体基板２に対して斜めになっていない。 （もっと読む）

【課題】トランジスタの電圧転送能力の低下を抑制出来る半導体記憶装置を提供すること。
【解決手段】電荷蓄積層８４を有する（Ｎ＋１）個のメモリセルＭＴが直列接続されたメモリセルユニット１１と、前記メモリセルＭＴの制御ゲート８６に接続された（Ｎ＋１）本のワード線ＷＬと、電圧をワード線ＷＬに転送する（Ｎ＋１）個の転送トランジスタ４３とを具備し、ｉ番目の前記ワード線ＷＬｉに近接するＭ本の前記ワード線は、前記ｉ番目のワード線ＷＬｉに前記電圧を転送する前記転送トランジスタ４３−ｉ上において、不純物拡散層１１２上を通過することなく、ゲート電極１００上の領域を、第１層目の金属配線１０１によって通過する。 （もっと読む）

【課題】チャージトラップ型フラッシュの書き込み・消去速度の向上および誤書き込みの抑制。
【解決手段】半導体記憶装置７０には、半導体基板１の第１主面（表面）にメモリセルトランジスタのソース或いはドレインとなるＮ^＋層６が設けられ、メモリセルトランジスタのゲートとＮ^＋層６が交互に複数配置形成される。積層形成される電荷蓄積層３、電流遮断層４、及び制御電極５の両端部には、比誘電率が１５の側壁膜７が設けられる。メモリセルトランジスタのゲートの側面部分には、底部がトンネル酸化膜２により周囲と分離され、側面が側壁膜７により周囲と分離され、上部が絶縁膜８により周囲と分離され、空気が充填された空隙部９が設けられる。絶縁膜８は、制御電極５、側壁膜７、及び空隙部９上に設けられる。 （もっと読む）

【課題】メモリセルのコントロールゲートとして機能する電極層の電位が他領域に影響するのを抑制することができる半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置は、半導体基板１１上におけるメモリセル領域及び周辺回路領域にわたって設けられ複数の電極層ＷＬ１〜ＷＬ５と複数の絶縁層２４とが交互に積層された積層体と、メモリセル領域における積層体を貫通して形成されたホールの内部に設けられ積層体の積層方向に延びる半導体層２１と、半導体層２１と電極層ＷＬ１〜ＷＬ５との間に設けられた電荷蓄積層１７と、周辺回路領域における積層体の下に設けられ、電極層ＷＬ１〜ＷＬ５に電位を転送する転送トランジスタと、転送トランジスタと最下層の電極層ＷＬ１との間に設けられ、転送トランジスタの拡散層の電位に応じたシールド電位が与えられる下部シールド配線層ＳＬ１とを備えている。 （もっと読む）

【課題】積層構造のセルアレイと周辺回路との配置及び連結とを単純化して、集積度を高めた積層構造の不揮発性メモリ装置、メモリカード及びシステムを提供する。
【解決手段】不揮発性メモリ装置は、基板を含む。積層ＮＡＮＤセルアレイは、基板上に垂直に積層された複数のＮＡＮＤストリングを含む少なくとも１つのＮＡＮＤセットと、少なくとも１本の信号ラインとを有する。少なくとも１本の信号ラインは、少なくとも１つのＮＡＮＤセットに共通結合するように、基板上に配される。 （もっと読む）

【課題】選択ゲートトランジスタの隣りに配置されたメモリセルの閾値電圧の上昇を防ぎ、選択ゲートトランジスタ間の側壁絶縁膜を薄膜化できる半導体記憶装置を提供する。
【解決手段】周辺トランジスタの第３側壁絶縁膜の膜厚は、選択ゲートトランジスタの第１側壁絶縁膜、及び隣接した選択ゲートトランジスタの第２側壁絶縁膜より膜厚が厚い。メモリセルのゲート電極ＭＧと選択ゲートトランジスタの選択ゲート電極ＳＧ１との間隔はゲート電極ＭＧ間の間隔より広く、選択ゲート電極ＳＧ１と選択ゲートトランジスタの選択ゲート電極ＳＧ２との間隔はゲート電極ＭＧと選択ゲート電極ＳＧ１との間隔より広い。 （もっと読む）

【課題】相変化メモリやＲｅＲＡＭなどの記憶素子と半導体デバイスの積層により構成される半導体記憶装置を製造する際、微細化に伴い素子分離幅のバラツキが書込みディスターブ耐性に大きな悪影響を与えるようになる。
【解決手段】半導体基板上に形成された被加工材料、若しくは複数の積層膜から構成される被加工材料を所望のダブルパターンニング法を用いて加工する製造方法において、パターンを形成する際、素子分離幅を規定する加工を２回行うことで解決できる （もっと読む）

【課題】書き込み動作時、メモリセルのチャネルを確実にカットオフさせる。
【解決手段】本発明の例に係わるＮＡＮＤ型不揮発性半導体メモリは、電荷蓄積層及び制御ゲート電極を有し、互いに直列接続される複数のメモリセルと、複数のメモリセルの一端とソース線との間に接続される第１のセレクトゲートトランジスタと、複数のメモリセルの他端とビット線との間に接続される第２のセレクトゲートトランジスタと、複数のメモリセルの制御ゲート電極それぞれに与える電圧を制御するドライバとを具備し、書き込み動作時、ドライバは、複数のメモリセルから選択された第１のメモリセルの制御ゲート電極に第１の電圧を印加し、第１のメモリセルからソース線側に複数個離れて並んだ３つ以上の第２のメモリセルの制御ゲート電極それぞれにメモリセルのチャネルをカットオフさせるカットオフ電圧を印加する。 （もっと読む）

【課題】GIDLが抑制できるメモリセルトランジスタと選択トランジスタからなるフラッシュＥＥＰＲＯＭを製造する。
【解決手段】半導体基板の表面に対して斜め方向且つメモリセルトランジスタＣＴ及び選択トランジスタＳＴのゲート長方向に対して平行する方向に不純物を導入し、水平方向に所定角度回転させた半導体基板の表面に対して斜め方向且つメモリセルトランジスタ及び選択トランジスタのゲート長方向に対して交差する方向に不純物を導入して、メモリセルトランジスタのゲート電極と選択トランジスタのゲート電極との間の基板表面における不純物濃度が、メモリセルトランジスタのゲート電極同士の間の基板表面における不純物濃度及び選択トランジスタのゲート電極同士の間の基板表面における不純物濃度よりも低くなるようにメモリセルトランジスタ及び選択トランジスタのソース、ドレイン拡散層を形成する。 （もっと読む）

【課題】本発明は、半導体素子及びその製造方法を提供するためのものである。
【解決手段】本発明に従う半導体素子は、半導体基板１０上に形成された第１絶縁膜パターン（第１絶縁膜２１）、上記第１絶縁膜パターン上に形成され、フルオリンを含む第２絶縁膜パターン（第２絶縁膜２２）、上記第２絶縁膜パターン上に形成された第３絶縁膜パターン（第３絶縁膜２３）、及び上記第３絶縁膜２３パターン上に形成されたポリシリコン膜パターン（ポリシリコン膜３０）を含む。本発明は、フラッシュメモリ素子でデータが格納される窒化膜にフルオリンを注入してキャパシタ特性に影響を与えず、且つデータリテンション及び信頼性を向上させることができる。 （もっと読む）

【課題】デプレッションタイプＮＡＮＤの読み出し時のセル閾値変動を防止する。
【解決手段】本発明の例に係わるデプレッションタイプＮＡＮＤフラッシュメモリは、ＮＡＮＤストリングを構成する複数のデプレッションタイプＦＥＴの各々が、電荷蓄積層内の電荷量に応じて閾値が変化するトランジスタであり、隣接メモリセル記憶部が、選択されたデプレッションタイプＦＥＴのソース線側に隣接するソース線側デプレッションタイプＦＥＴの閾値を記憶する。制御回路は、読み出し時に、隣接メモリセル閾値記憶部に記憶された閾値に特定電位記憶部に記憶された特定電位を足した値を、ソース線側デプレッションタイプＦＥＴのゲート電位に加える。 （もっと読む）

【課題】２つのメモリトランジスタに同一のデータを確実に書き込むことができる、Ｗ（ダブル）セル方式のＥＥＰＲＯＭを提供する。
【解決手段】半導体層には、第１不純物領域８、第２不純物領域９、第３不純物領域１０、第４不純物領域１１、第５不純物領域１２および第６不純物領域１３が形成されている。セレクトゲート１５は、第１不純物領域８と第２不純物領域９との間の領域に、第１絶縁膜１４を挟んで対向している。第１フローティングゲート１６は、第２不純物領域９と第３不純物領域１０との間の領域および第５不純物領域１２に、第１絶縁膜１４を挟んで対向している。第２フローティングゲート２０は、第３不純物領域１０と第４不純物領域１１との間の領域および第６不純物領域１３に、第１絶縁膜１４を挟んで対向している。第５不純物領域１２および第６不純物領域１３は、第２不純物領域９と接続されている。 （もっと読む）

【課題】ショートの発生と面積の増大とを抑止しつつ、誤書き込みの防止が可能な半導体装置、及びその製造方法を提供すること
【解決手段】本発明にかかる半導体装置は、第１メモリセル領域４０ａ内で、Ｙ方向にソース拡散層を挟んで隣接する第１メモリセル８０ａ及び第２メモリセル８０ｂと、第２メモリセル領域４０ｂ内で、第２メモリセル８０ｂのＸ方向側に配置された第３メモリセル８０ｇと、第３メモリセル領域４０ｃ内で、第１メモリセル８０ａのＸ方向側に配置された第４メモリセル８０ｈと、第１メモリセル８０ａと第３メモリセル８０ｇのワードゲートＷＧを接続する第１接続部９１ａと、第２メモリセル８０ｂと第４メモリセル８０ｈのワードゲートＷＧを接続する第２接続部９１ｂとを備え、４つのメモリセル８０ａ、８０ｂ、８０ｇ、８０ｈのコントロールゲートＣＧが、それぞれ分離して形成されているものである。 （もっと読む）

【課題】動作信頼性が高い不揮発性半導体記憶装置を提供する。
【解決手段】シリコン基板１１上に、それぞれ複数の絶縁膜及び電極膜１４が交互に積層された積層体を設ける。電極膜１４は、Ｘ方向に延びる複数本の制御ゲート電極ＣＧに分断する。また、積層体内に、選択ゲート電極ＳＧｂ、ＳＧｓ、制御ゲート電極ＣＧ１〜ＣＧ４を貫き、一端がソース線ＳＬに接続され、他端がビット線ＢＬに接続されたＵ字ピラー３０を設ける。そして、最上層の制御ゲート電極ＣＧ４に、他の制御ゲート電極ＣＧ１〜ＣＧ３とは異なる電位を印加する。 （もっと読む）

【課題】 メモリセルにおけるショートチャネル効果の抑制と誤書き込みの防止の両方を実現し、不揮発性半導体記憶装置の高性能・低コスト化をはかる。
【解決手段】 半導体基板１０１上に複数の不揮発性メモリセルを配置して構成される不揮発性半導体記憶装置であって、メモリセルは、基板１０１の表面部に離間して設けられたソース・ドレイン領域１２０と、ソース・ドレイン領域１２０の直下の基板１０１内に設けられ、基板１０１よりも誘電率が低い埋め込み絶縁膜１５１と、ソース・ドレイン領域１２０の間に形成されるチャネル領域上に設けられた第１ゲート絶縁膜１０２と、第１ゲート絶縁膜１０２上に設けられた電荷蓄積層１０３と、電荷蓄積層１０３上に設けられた第２ゲート絶縁膜１０４と、第２ゲート絶縁膜１０４上に設けられた制御ゲート電極１０５とを備えた。 （もっと読む）

【課題】不揮発性半導体記憶装置（メモリ）を構成するスプリットゲート型トランジスタで発生するディスターブを抑制して、半導体装置の信頼性を向上することができる技術を提供する。
【解決手段】メモリセル領域に形成されているメモリセルには、コントロールゲート電極ＣＧの側壁に電位障壁膜ＥＶ１、電荷蓄積膜ＥＣおよび電位障壁膜ＥＶ２を介して、サイドウォール形状のメモリゲート電極ＭＧが形成されている。このとき、メモリセルのコントロールゲート電極ＣＧは矩形形状をしており、ゲート絶縁膜ＧＯＸに接する辺の端部に形成される角部が逆テーパ形状に加工されている点に特徴がある。 （もっと読む）