【課題】ノイズの原因となる電荷の注入を防止することができる固体撮像素子及び撮像装置を提供する。
【解決手段】固体撮像素子は、光電変換部３と、半導体基板上に設けられた絶縁膜と、絶縁膜上に設けられた電荷蓄積部と、光電変換部３で発生した電荷を電荷蓄積部に注入するゲート電極を含むトランジスタとを有する固体撮像素子であって、トランジスタのドレイン領域の上方の絶縁膜の少なくとも一部が他の部分よりも厚く形成されている。 （もっと読む）

プログラミング技法は、プログラム外乱を回避するために阻止されたチャネルのクランプブースト電位を上昇させる選択ビットラインパターンを使用してプログラミングすることによって、不揮発性記憶素子のセットでのプログラム外乱を削減する。１つの態様では、隣接するビットラインの交互のペアを第１のセット及び第２のセットにグループ化する。二重プログラミングパルスが、選択されたワードラインに印加される。ビットラインの第１のセットは、第１のパルスの間にプログラミングされ、ビットラインの第２のセットは、第２のパルスの間にプログラミングされる。次に、全てのビットラインに検証動作が実行される。ある特定のビットラインが阻止されると、その隣接ビットラインの少なくとも１つも阻止され、その特定のビットラインのチャネルが十分にブーストされる。別の態様は、２ビットラインおきに別々にプログラミングする。修正されたレイアウトによって、ビットラインの隣接するペアは、奇数−偶数検出回路を使用して検出できる。
（もっと読む）

【課題】多数のメモリセルに対して、確実にセット動作、リセット動作及びリード動作を実行することのできる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ダイオードＤｉと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣが複数のビット線ＢＬ及び複数のワード線ＷＬの交差部に配置されたメモリセルアレイＭＡと、ビット線ＢＬ及びワード線ＷＬを選択駆動する制御回路とを備える。制御回路によりビット線ＢＬ及びワード線ＷＬの交差部に配置された選択メモリセルＭＣに所定の電位差をかける際に、複数のアドレス信号ＣＡ０〜ＣＡ７のうちの一のアドレス信号ＣＡ７により指定されて同時に選択駆動される複数のビット線ＢＬ０＜１：０＞及びＢＬ８＜１：０＞は、メモリセルアレイＭＡ内で分散して配置されている。 （もっと読む）

【課題】フラッシュメモリ等の半導体記憶装置を微細化した場合においても、メモリセルユニットに対する書き込み誤動作を抑制し、高信頼性の半導体記憶装置を得る。
【解決手段】半導体基板と、前記半導体基板上において、トンネル絶縁膜、電荷蓄積層、上部絶縁膜、及び制御電極が順次に積層されてなり、前記半導体基板上に所定の間隔で配列されてなる複数の積層構造体と、前記半導体基板内において、前記複数の積層構造体それぞれの両側に形成された不純物ドーピング層と、前記半導体基板内において、前記複数の積層構造体の少なくとも一つと対向し、バンド間トンネリングの発生領域を含むようにして形成された絶縁部とを具えるようにして、半導体記憶装置を構成する。 （もっと読む）

【課題】 半導体メモリの信頼性を向上する。
【解決手段】 マトリックス状に配置された複数のメモリセルの各々は、抵抗変化素子と、抵抗変化素子の一端にソース、ドレインの一方が接続された選択トランジスタとを有する。サブソース線は、２以上の所定数のワード線に接続されたメモリセルにおける抵抗変化素子に共通に接続されている。抵抗変化素子の抵抗値を低くするセット動作時に、セット電圧が供給されるソース線に対応する全てのワード線が活性化され、対応する選択トランジスタがオンする。これにより、オンされる選択トランジスタのソース・ドレイン間に掛かる電圧を低くできる。所定数のワード線単位でセット動作を実行することで、セット動作時の消費電流を少なくできる。この結果、半導体メモリの信頼性を向上できる。
（もっと読む）

【課題】金属架橋型記憶素子を用いた記憶装置において、書き込みの制御を高い信頼性で行えるようにする。
【解決手段】複数のメモリセルからなるメモリセルアレイ１０１を備え、また、対象となるメモリセルの選択トランジスタ２０２を制御することで、第１状態（書き込み状態）以外のメモリセルを選択し、選択した記憶素子を第１状態にする記憶状態制御部１０２を備える。また、記憶状態制御部１０２が選択した記憶素子を第１状態にしようとする段階で、第１状態以外となっている選択対象外のメモリセルの記憶素子は、第１状態より高抵抗の状態で、イオン伝導層に形成される金属架橋により第１電極と第２電極とが接続する第２状態としておく記憶素子制御部１０３を備える。 （もっと読む）

【課題】 動作速度の向上および周辺回路面積の縮小化が達成可能である複数の不揮発性記憶装置を含む半導体装置を提供する。
【解決手段】 本発明の半導体装置は、行方向および該行方向と交差する列方向に配置された複数の不揮発性記憶装置１００を含む。不揮発性記憶装置１００は、半導体層１０のチャネル領域上に設けられたゲート絶縁層２２と、ゲート絶縁層２２上に設けられたゲート導電層１４と、第１導電型の第１および第２不純物領域３４，２４と、ビット導電層８０とを含む。ビット導電層８０は、ｉ行［ｊ＋１］列に配置されたメモリセル１００の第２不純物領域２４と、［ｉ＋１］行［ｊ＋１］列に配置されたメモリセル１００の第１不純物領域３４とを電気的に接続する。電荷捕捉層２２ｂのうちゲート導電層１４の一方の端部近傍に電荷蓄積領域を有し、他方の端部近傍には電荷蓄積領域を有さない。 （もっと読む）

【課題】相変化メモリを低電圧動作および高温の動作又は放置させる場合に、記録保持信頼性を向上させる技術を提供する。
【解決手段】読み出し電圧をセット電圧およびリセット電圧以上として高速動作させ、読み出し後に読み出し前の状態を再書込みする、いわゆる破壊読出しを行う。または、複数個のセルを用いて１ビットの情報を記録する、いわゆるオアセルを用いて、高温時の動作又は放置のける信頼性を向上させる。破壊読出しおよびオアセルを用いた相変化メモリに必要な、回路構成および動作方法を用いる。 （もっと読む）

【課題】メモリチップの縮小化およびデータの高密度化を可能とする半導体記憶装置を提供する。
【解決手段】ワード線と、第１のビット線と、第２のビット線と、プレート線と、第１の強誘電体キャパシタと、第１の強誘電体キャパシタのそれぞれに対応して設けられ、ワード線をゲートとするセルトランジスタと、第２の強誘電体キャパシタと、第１のビット線または第２のビット線を介して第１の強誘電体キャパシタに記憶されたデータまたは第２の強誘電体キャパシタに記憶されたデータを検出し、あるいは、第１の強誘電体キャパシタまたは第２の強誘電体キャパシタにデータを書き込むセンスアンプとを備え、第１の強誘電体キャパシタおよびセルトランジスタは、第１のビット線とプレート線との間に直列に接続され、第２の強誘電体キャパシタは、第２のビット線とワード線との間に接続されている。 （もっと読む）

【課題】誤動作を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、ビット線ＢＬ及びワード線ＷＬ、並びにビット線ＢＬ及びワード線ＷＬの各交差部に配置された電気的に書き換え可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子ＶＲを含むメモリセルＭＣを有する複数の単位セルアレイＭＡＴ００〜１１を備える。不揮発性半導体記憶装置は、メモリセルＭＣに対して所定の電圧を印加するカラム制御回路２及びロウ制御回路３を備える。カラム制御回路２及びロウ制御回路３は、単位セルアレイＭＡＴ００に含まれ且つ書き換えを行わないメモリセルＭＣの寄生容量に、時刻ｔ１１で所定の電荷を蓄積させる。カラム制御回路２及びロウ制御回路３は、単位セルアレイＭＡＴ０１〜１１に含まれ且つ書き換えを行わないメモリセルの寄生容量に時刻ｔ１４で所定電荷を蓄積させる。 （もっと読む）

【課題】非選択のメモリセルトランジスタへの情報の誤書き込みの発生を低減することができる半導体装置及びその製造方法を提供する。
【解決手段】フローティングゲート３０ａとコントロールゲート３４ａとソース／ドレイン拡散層３６ａ、３６ｂと有するメモリセルトランジスタＭＴと、セレクトゲート３０ｂとソース／ドレイン拡散層３６ｂ、３６ｃとを有する選択トランジスタＳＴとを有し、メモリセルトランジスタＭＴのソース拡散層３６ａは、第１の不純物拡散層３６ａ_１と、第１の不純物拡散層３６ａ_１よりも深い第２の不純物拡散層３６ａ_２と、第２の不純物拡散層３６ａ_２内に形成され、第２の不純物拡散層３６ａ_２よりも浅い第３の不純物拡散層３６ａ_３とを有し、第２の不純物拡散層３６ａ_２の不純物濃度は、第３の不純物拡散層３６ａ_３の不純物濃度よりも低い。 （もっと読む）

【課題】微細化しても信号量の差を低下させず、データの誤検出を抑制することができる半導体記憶装置を提供する。
【解決手段】強誘電体メモリは、互いに並列に接続された強誘電体キャパシタおよびセルトランジスタを含むメモリセルが複数個直列に接続されて構成されたセルブロックと、セルトランジスタのゲートに接続されたワード線と、セルブロックの一端に接続されたブロック選択部と、ブロック選択部を介してセルブロックの一端に接続された複数のビット線と、セルブロックの他端に接続されたプレート線とを備え、ワード線を共有する第１および第２のセルブロックの各一端は、互いに異なるブロック選択部を介して、同一のビット線に接続されており、第１および前記第２のセルブロックの各他端は、互いに異なるプレート線に接続されている。 （もっと読む）

【課題】選択されるメモリの制御ゲートに隣接するワードゲートへの負電圧の印加によってメモリの制御ゲート下の接合端部で生成される高エネルギーのホールの分布を変化させることによって、ツインＭＯＮＯＳセルの消去速度を向上させる。
【解決手段】Ｖword＝０のとき、消去目標電圧Ｖｔは１秒後に０．５Ｖに到達する。ワードゲートをＶword＝−０．５Ｖという僅かにマイナスの電位にバイアスすると、消去速度がほぼ１０００倍に高められる。これは、右側の拡散領域４２の接合端部でバンド間トンネル効果により発生するホールが負の電位によってワードゲートの方に引き寄せられ、目標制御ゲート６２の下に更に蓄積されるからである。更に、−１Ｖの負電圧をワードゲートに印加することによって、消去速度は１０００倍以上に高められる。 （もっと読む）

【課題】大容量化、低電圧化を図ることが可能な半導体記憶装置を提供する。
【解決手段】半導体基板１の表面層のチャネル領域４の両側に、ソース２及びドレイン３が形成されている。半導体基板１のチャネル領域４上に、トンネル絶縁膜５が形成されている。トンネル絶縁膜５の上に、フローティングゲート電極６が、ソース２及びドレイン３のいずれにも重ならないように配置されている。フローティングゲート電極６を覆うように、チャネル領域４の上方にゲート絶縁膜７が形成されている。ゲート絶縁膜７の上に、ソース２及びドレイン３に接するかまたは部分的に重なるようにコントロールゲート電極８が配置されている。フローティングゲート電極６に電荷が注入された状態において、チャネル領域４とコントロールゲート電極８との間に外部から電圧を印加しない状態のときに、フローティングゲート電極６のフェルミ準位がチャネル領域の禁制帯の中に位置する。 （もっと読む）

【課題】セル面積の増加を抑制しつつ、書き込み電流を増大する。
【解決手段】抵抗変化型メモリは、第１の素子領域１０と、第１の素子領域の上方に配置され、第１の方向Ｘにそれぞれ延在された第１及び第２のビット線ＢＬ１，ＢＬ２と、第１及び第２のビット線にそれぞれ接続された第１及び第２の抵抗変化素子ＭＴＪ１，ＭＴＪ２と、第１及び第２の抵抗変化素子の両方に直列接続され、第１の素子領域内に形成され、第１の方向と交差する第２の方向Ｙに延在された第１のゲート電極Ｇ１を有し、第１のゲート電極のゲート幅は第１の素子領域の第２の方向の幅と等しい第１のトランジスタＴｒ１とを具備する。 （もっと読む）

【課題】外乱の影響を受け難く、微小なセル電流を効率よく検出することができるとともに低コストを実現する半導体記憶装置を提供することを目的とする。
【解決手段】平行に配置された複数の第１の行線と、前記第１の行線に交差する複数の列線と、前記第１の行線と前記列線との各交差部に配置された複数の記憶素子と、前記列線を介して前記第１の行線と対向する位置から前記列線の所定部まで前記第１の行線と平行に配置され前記列線と容量結合された複数の第２の行線と、前記列線の所定部を下層制御電極、この列線の所定部に上層で容量結合された前記第２の行線を上層制御電極とする電界効果トランジスタからなるセンスアンプとを備えたことを特徴とする。 （もっと読む）

【課題】選択ゲートとこれに隣接するメモリセルとの容量結合による誤動作の発生を防止でき、信頼性を向上できる不揮発性半導体記憶装置およびそのデータ書き込み方法を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリセルアレイ１１と、ワード線を制御するワード線駆動回路１６と、ビット線を制御するビット線選択回路１２と、ワード線駆動回路および前記ビット線選択回路を制御する制御回路１７とを具備し、前記制御回路は、データ書き込み動作の際に、選択トランジスタＳ２に隣接するメモリセルＭＴ７が非選択セルの場合には、選択トランジスタのゲート電極ＳＧ２に第１電圧Ｖsgを与え、選択トランジスタに隣接するメモリセルＭＴ７が選択セルの場合には、選択トランジスタのゲート電極ＳＧ２に選択トランジスタの閾値電圧Ｖthよりも大きくかつ前記第１電圧Ｖsgよりも小さい第２電圧ＶsgLを与える。 （もっと読む）

【課題】高セル密度化と、ビットラインの低抵抗化による高速化が両立し、読み出し、書き込み時の記憶内容への擾乱を受けにくい不揮発性メモリアレイを提供する。
【解決手段】複数のメモリセルは、接続領域４１１、第１の方向に延びる導電ビット線４０１０、第２の方向に延びる導電ワード線６０３０、および導電制御線６０１０，６０２０と共に２つの方向に２次元で配置されている。接続領域４１１は、１つのビット線に接続される４つのセルを含むメモリアレイを通って形成される。接続領域４１１は、処理を経済的にするために逆導電型領域４０１と同じ処理ステップで形成する。 （もっと読む）

【課題】簡単な動作で、ＭＦＳＦＥＴに記憶された多値データを読み出すことのできる半導体記憶装置を提供することにある。
【解決手段】強誘電体膜１３からなるゲート絶縁膜と、半導体膜１４からなるチャネルとを有する第１の電界効果トランジスタ２１で構成されたメモリセルと、メモリセルに直列に接続された読み出し用の負荷素子２４とを備え、メモリセルは、強誘電体膜１３の分極状態に応じた、少なくとも３値以上のチャネル抵抗値を多値データとして記憶している。メモリセルに記憶された多値データは、メモリセルと負荷素子２４との間の中間電位を検出することによって読み出され、読み出し動作は、メモリセルに記憶された多値データを、チャネル抵抗値の高い状態から順に判別することによって実行される。 （もっと読む）

【課題】動作電圧種が少なく周辺回路の回路規模を小さくできるメモリセルを有する不揮発性半導体記憶装置を提供すること。
【解決手段】半導体基板１のチャネルの両側にソース／ドレイン３を有するとともに、チャネル上に厚ゲート絶縁膜４を介してゲート電極６を有する選択トランジスタ８と、選択トランジスタ８と隣接する領域の半導体基板１上に形成された素子分離領域２と、素子分離領域２に隣接するとともに、半導体基板１上に下部電極２７が形成され、素子分離領域２と下部電極２７の間の領域の半導体基板１上に薄ゲート絶縁膜５を介して上部電極７を有するアンチフューズ９と、ソース３と上部電極７の間を電気的に接続するとともに、ソース３及び上部電極７と接触する接続コンタクト２８と、を備える。 （もっと読む）