【課題】微細化を図りつつ、書き込みおよび読み出し不良を抑制する。
【解決手段】メモリセルストリングで構成されるセルアレイとセルアレイの下部に配置される複数の電圧発生回路と電圧発生回路を制御する制御回路とを具備し、複数のメモリセルストリングは、一対の柱状部および一対の柱状部の下端を連結させるように形成された連結部を有する半導体層と柱状部と直交した複数のコントロールゲートと柱状部と複数のコントロールゲートとの各交差部に形成された複数のメモリセルトランジスタとを含み、制御回路は、書き込みおよび読み出し動作時に、複数の電圧発生回路のうち、複数のメモリセルストリングのうちの書き込みおよび読み出し対象のメモリストリングにノイズを与える電圧発生回路を駆動させず、複数のメモリセルストリングのうちの書き込みおよび読み出し対象のメモリストリングにノイズを与えない電圧発生回路を駆動させる。 （もっと読む）

【課題】信頼できる非常に小型の記憶素子を含む、３次元集積回路メモリ用の構造を低い製造コストで提供すること。
【解決手段】３次元メモリデバイスは、絶縁材料によって分離され、復号化回路を介してセンスアンプに結合可能なストリングとして配置された複数の隆起した形状スタック含む。ダイオードは、ストリングのストリング選択端部又は共通ソース選択端部のどちらか一方においてビット線構造に接続される。導電材料の帯片は、隆起した形状のスタックのサイドに側面を有する。ワード線として配列された複数の導電線は、行デコーダに結合することができ、複数の隆起した形状のスタックの上で直交して延びる。記憶素子は、スタック上の電導性帯片の側面と導電線との間の交点における界面領域の多層アレイに設けられる。 （もっと読む）

【課題】フィールドシールド用トランジスタのゲート長を、背景技術と比べて長く取れるようにする。
【解決手段】半導体装置１は、底面並びに第１及び第２の側面を有するセル用ゲートトレンチ１０と、トレンチ１０より幅の狭いフィールドシールド用ゲートトレンチ１１と、トレンチ１０とトレンチ１１の間に設けられた上部拡散層と、トレンチ１０を挟んで第１の上部拡散層の反対側に設けられた第２の上部拡散層と、トレンチ１１を挟んで第１の上部拡散層の反対側に設けられた第３の上部拡散層と、トレンチ１０の底面に設けられた下部拡散層と、それぞれ第１及び第２の上部拡散層と電気的に接続された第１及び第２の記憶素子と、下部拡散層と電気的に接続されたビット線ＢＬと、ゲート絶縁膜を介して第１及び第２の側面をそれぞれ覆うワード線ＷＬと、ゲート絶縁膜を介してトレンチ１１に埋め込まれたフィールドシールド用ゲート電極ＤＷＬとを備える。 （もっと読む）

【課題】低消費電力で動作し、記憶情報の信頼性が高く、小型で軽量、安価な記憶装置と
その駆動方法を提供することを課題とする。さらに低消費電力で動作し、記憶情報の信頼
性が高く、無線通信距離の長い、小型で軽量、安価な半導体装置とその駆動方法を提供す
ることを課題とする。
【解決手段】記憶装置は、少なくとも記憶素子がマトリックス状に配置されたメモリセル
アレイと、書き込み回路とを有し、記憶素子は第一の導電層と、第二の導電層と第一の導
電層と第二の導電層とに挟まれて設けられた有機化合物層とを有し、書き込み回路は、複
数回印加する電圧を発生させる電圧発生回路と、電圧の出力時間を制御するタイミング制
御回路とを有することを特徴とする。 （もっと読む）

【課題】誤書き込みの虞の小さい半導体記憶装置を提供する。
【解決手段】実施の形態の半導体記憶装置は、第１配線と第２配線との間に配置され且つ可変抵抗素子とスイッチング素子を直列接続してなるメモリセルを備える。可変抵抗素子は、低抵抗状態と高抵抗状態との間で抵抗値を変化させるように構成された可変抵抗層を備える。可変抵抗層は、遷移金属酸化物にて構成されている。遷移金属酸化物を構成する遷移金属に対する酸素の割合は、第１配線から第２配線へ向かう第１方向に沿って１：１から１：２までの間で変化する。 （もっと読む）

【課題】動作信頼性を向上出来る半導体記憶装置を提供すること。
【解決手段】実施形態に係る半導体記憶装置は、半導体基板１０上に第１絶縁膜１３を介在して形成された電荷蓄積層１４と、電荷蓄積層１４上に第２絶縁膜１５を介在して形成された制御ゲート１６とを具備し、制御ゲート１６は、その少なくとも一部領域１６−２において、その側面が外側に向かって膨らんだ形状を有し、制御ゲート１６において側面が膨らみ始める部分から該制御ゲート１６の頂上までの高さＨ１は、膨らみ始める部分より上の領域における制御ゲート１６の最大幅Ｗ２_max2よりも大きい。 （もっと読む）

【課題】 セルの電気的特性の均一性を向上させ得る３次元不揮発性記憶装置及びその形成方法を提供する。
【解決手段】 本発明の不揮発性記憶装置の形成方法は不揮発性記憶セルが高集積化された垂直的積層を形成するための段階を含む。不揮発性記憶セルでは、直列に電気的に連結される複数の垂直サブストリングを使用して記憶セルが半導体基板上に垂直に積層される。このとき、記憶セルの垂直方向の積層は劣等に作用するメモリセルストリングが発生しないように、製造工程において補正するためにダミー記憶セルを利用する。 （もっと読む）

【課題】素子領域内に含まれる不純物の拡散を抑制する。
【解決手段】不揮発性半導体記憶装置は、基板１０１と、前記基板１０１内に形成されたウェル領域１０２とを備える。前記装置は、前記ウェル領域１０２内に形成された素子分離溝Ｔにより、前記基板の主面に平行な第１方向に延び、前記第１方向に垂直な第２方向に互いに隣接するよう区画された複数の素子領域１０３と、前記素子分離溝Ｔ内に埋め込まれ、前記素子領域１０３同士を分離する素子分離絶縁膜１０４とを備える。前記装置は、前記複数の素子領域１０３の内部に、前記複数の素子領域のそれぞれを上部素子領域１０３Ａと下部素子領域１０３Ｂとに分断するよう形成され、前記ウェル領域１０２内に注入された不純物の拡散を抑制する第１の拡散抑制層１１１と、前記上部素子領域１０３Ａの前記第２方向に垂直な側面に形成され、前記不純物の拡散を抑制する第２の拡散抑制層１１２とを備える。 （もっと読む）

【課題】 セルアレイ面積を増大させることなく、書き込みディスターブを抑制可能な半導体記憶装置を提供する。
【解決手段】
二端子型の記憶素子Ｒと選択用のトランジスタＱを直列に接続してなるメモリセルを複数、マトリクス状に配列させたメモリセルアレイ１００と、書き換え電圧パルスを第１ビット線に印加する第１電圧印加回路１０１と、プリチャージ電圧を第１及び第２ビット線に印加する第２電圧印加回路１０２を有する半導体記憶装置であって、メモリセルの書き換え時において、予め第２電圧印加回路１０２がメモリセルの両端を同一電圧にプリチャージした後、第１電圧印加回路１０１が選択用のトランジスタに直接接続する第１ビット線を介して書き換え電圧パルスを印加するとともに、第２電圧印加回路１０２が記憶素子と直接接続する第２ビット線に当該プリチャージ電圧を印加する。 （もっと読む）

【課題】各メモリセルの書込消去特性を極力一定にできる不揮発性半導体記憶装置を提供する。
【解決手段】複数のメモリセルトランジスタＭＴは、活性領域Ｓａが素子分離溝２によって互いに分離している。これらのメモリセルトランジスタＭＴは、それぞれ、活性領域Ｓａの上面上または上方にトンネル絶縁膜３を介して電荷蓄積機能を有する電荷トラップ膜４を備えている。積層絶縁膜Ｂは、トンネル絶縁膜３および電荷トラップ膜４を少なくとも含んで構成され、トンネル絶縁膜３が素子分離溝２の内面に沿って形成されると共に電荷トラップ膜４がトンネル絶縁膜３の上面に沿って積層されており、素子分離溝２内の全領域に埋込まれている。 （もっと読む）

【課題】不揮発性半導体メモリの周辺回路を小さくし、集積回路の縮小化に寄与する。
【解決手段】ｐ型基板１０に形成され、ソース線４３０と接続するｎ型拡散層５０と、ｐ型基板１０上に設けられ、ワード線４００と接続するワード電極２００と、ｐ型基板１０とワード電極２００の間に設けられたワード絶縁層と、ｎ型拡散層５０上、及びワード電極２００の側壁に設けられたトンネル絶縁層と、トンネル絶縁層上に設けられた電荷蓄積層と、電荷蓄積層上に設けられたコントロール絶縁層と、コントロール絶縁層上に設けられ、コントロール線４２０と接続するコントロール電極３００と、を備え、制御部は、メモリ素子６００に書込みを行うときに、ソース線４３０に正電圧を印加し、ワード線４００に負電圧を印加し、かつコントロール線４２０に正電圧を印加する不揮発性半導体メモリ。 （もっと読む）

【課題】データの書き込み不良を抑えつつ、面積を小さく抑えることができる不揮発性の記憶装置、または当該不揮発性の記憶装置を用いた半導体装置の提供を目的の一とする。
【解決手段】不揮発性の記憶素子を有する第１の記憶部と、上記第１の記憶部へのデータの書き込みが正確に行われたかどうかを検証するベリファイ動作において、上記データを一時的に保存するための第２の記憶部（データバッファ）とを有する。そして、第２の記憶部が、記憶素子と、当該記憶素子における電荷の保持を制御するための、オフ電流またはリーク電流が極めて小さい絶縁ゲート電界効果型トランジスタとを有する。 （もっと読む）

【課題】電荷を蓄積可能な電荷蓄積膜を有する不揮発性メモリセルを含む半導体装置において、データ保持特性劣化を改善し、その信頼性を向上させることにある。
【解決手段】半導体基板の主面に不揮発性メモリセルを含む半導体装置であって、不揮発性メモリセルは、半導体基板上に第１絶縁膜と、導電膜と、第２絶縁膜と、電荷を蓄積可能な電荷蓄積膜とを有する。また、電荷蓄積膜上に第３絶縁膜と、第１ゲート電極と、第１絶縁膜から前記第１ゲート電極までの一連の積層膜と接するように第４絶縁膜と、第１絶縁膜と並ぶように前記半導体基板上に第５絶縁膜とを有する。さらに、第５絶縁膜上に形成され、第４絶縁膜の側面に前記第１ゲート電極と隣り合うように第２ゲート電極と、第１ゲート電極と第２ゲート電極を挟むように半導体基板にソース領域およびドレイン領域とを有する。半導体装置は、導電膜と電荷蓄積膜が平面的に重なり合うように形成されている。 （もっと読む）

【課題】メモリセルアレイの耐ストレス性を向上できるようにする。
【解決手段】局所選択ゲート電極ＣＳＧが、部分的にメモリセルトランジスタＭＴを選択（例えばメモリセルトランジスタＭＴ₀〜ＭＴ₇）することで、その他のメモリセルトランジスタＭＴ（例えばメモリセルトランジスタＭＴ₈〜ＭＴ₆₃）を非選択状態にすることができ、当該非選択状態とされたメモリセルトランジスタＭＴに高電圧を与える必要がない。 （もっと読む）

【課題】誤書き込みを抑制する。
【解決手段】不揮発性半導体記憶装置は、第１セレクトゲートＳＧＤおよび第１セレクトゲートの一方に隣接する第１ワード線ＷＬ３１を有する第１ブロックと、第１セレクトゲートの他方にビット線に接続されるコンタクト配線ＤＣを挟んで隣接する第２セレクトゲートＳＧＤおよび第２セレクトゲートに隣接し第１ワード線と同一番号が割り当てられた第２ワード線ＷＬ３１を有し、第１ブロックと隣接して配置される第２ブロックと、第１、第２セレクトゲートに印加される電圧に関する第１、第２データを記憶する記憶回路２０と、第１、第２セレクトゲートに印加される電圧を制御する制御回路８と、を具備し、制御回路は書き込み動作時に第１データに基づいて第１セレクトゲートに第１電圧を印加し、第２データに基づいて第２セレクトゲートに第１電圧と異なる第２電圧を印加する。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】ワイドギャップ半導体、例えば酸化物半導体を含むメモリセルを用いて構成された半導体装置であって、メモリセルからの読み出しのために基準電位より低い電位を出力する機能を有する電位変換回路を備えた半導体装置とする。ワイドギャップ半導体を用いることで、メモリセルを構成するトランジスタのオフ電流を十分に小さくすることができ、長期間にわたって情報を保持することが可能な半導体装置を提供することができる。 （もっと読む）

【課題】 低消費電力、高集積化を図ることができる不揮発性メモリ装置を提供する。
【解決手段】 行列状に配置されたメモリセルを含み、メモリセルのゲートにワード線が接続され、ドレインにローカルビット線LBLdが接続され、ソースに第１または第２のローカルビット線LBLSが接続される。メモリセルMC2の読み出しを行うとき、ビット線選択トランジスタTRd1によって選択されたローカルビット線LBLd1に読出し電圧Vreadを印加し、第１の選択トランジスタTRs0によって選択された第１のローカルビット線LBLs0に0vを印加する。隣接するメモリセルMC3のソースは、第２の選択トランジスタTRs4によって一定電位にクランプされ、隣接するメモリセルMC1のソースは、ビット線選択トランジスタTRd0によって0vに印加される。 （もっと読む）

【課題】高効率的に書き込みを行うことができる不揮発性半導体記憶装置を提供する。
【解決手段】直列接続された複数のメモリセルトランジスタＭＴと、メモリセルトランジスタの一端とソース線との間に接続された選択ゲートトランジスタＳＴ２と、メモリセルトランジスタの他端とビット線との間に接続された選択ゲートトランジスタＳＴ１と、ソース線に第１の電圧を印加し、ビット線に第１の電圧よりも高く且つ第１の電圧との差がトンネル絶縁膜のバリアハイトに対応する電圧よりも小さい第２の電圧を印加し、書き込み対象のメモリセルトランジスタＭＴとソース線との間に位置し、且つ書き込み対象のメモリセルトランジスタに隣接する隣接メモリセルトランジスタＭＴの導通状態を、他のメモリセルトランジスタＭＴの導通状態よりも弱くすることで書き込み対象のメモリセルトランジスタに書き込みを行う制御回路と、を具備する。 （もっと読む）

【課題】フラッシュメモリの製造工程において、エッチングによるＳＴＩ膜の膜減りを抑制することができる製造方法と、それを可能にするスプリットゲートタイプのＭＯＮＯＳ型フラシュメモリ構造を提供する。
【解決手段】ワードゲートとコントロールゲートを含むスプリットゲートタイプのＭＯＮＯＳ型フラシュメモリの製造方法であって、ＳＴＩによって分離された半導体基板の不純物拡散層上に、酸化膜を挟んだワードゲートを形成する工程と、該ＳＴＩとワードゲートが形成された半導体基板の表面全体に酸化膜、窒化膜、酸化膜の順に成膜されるＯＮＯ層を形成する工程と、該ＯＮＯ層の上にコントロールゲート用導電膜（１０）を形成する工程と、該コントロールゲート用導電膜の表面全体にマスク用絶縁膜（２６）を形成する工程と、を含む。 （もっと読む）