半導体記憶装置
【課題】微細化を図りつつ、書き込みおよび読み出し不良を抑制する。
【解決手段】メモリセルストリングで構成されるセルアレイとセルアレイの下部に配置される複数の電圧発生回路と電圧発生回路を制御する制御回路とを具備し、複数のメモリセルストリングは、一対の柱状部および一対の柱状部の下端を連結させるように形成された連結部を有する半導体層と柱状部と直交した複数のコントロールゲートと柱状部と複数のコントロールゲートとの各交差部に形成された複数のメモリセルトランジスタとを含み、制御回路は、書き込みおよび読み出し動作時に、複数の電圧発生回路のうち、複数のメモリセルストリングのうちの書き込みおよび読み出し対象のメモリストリングにノイズを与える電圧発生回路を駆動させず、複数のメモリセルストリングのうちの書き込みおよび読み出し対象のメモリストリングにノイズを与えない電圧発生回路を駆動させる。
【解決手段】メモリセルストリングで構成されるセルアレイとセルアレイの下部に配置される複数の電圧発生回路と電圧発生回路を制御する制御回路とを具備し、複数のメモリセルストリングは、一対の柱状部および一対の柱状部の下端を連結させるように形成された連結部を有する半導体層と柱状部と直交した複数のコントロールゲートと柱状部と複数のコントロールゲートとの各交差部に形成された複数のメモリセルトランジスタとを含み、制御回路は、書き込みおよび読み出し動作時に、複数の電圧発生回路のうち、複数のメモリセルストリングのうちの書き込みおよび読み出し対象のメモリストリングにノイズを与える電圧発生回路を駆動させず、複数のメモリセルストリングのうちの書き込みおよび読み出し対象のメモリストリングにノイズを与えない電圧発生回路を駆動させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
従来のＬＳＩにおいて、素子はシリコン基板上の２次元平面内に集積されていた。このため、メモリの記憶容量を増加させるには、１つの素子の寸法を小さくする(微細化する)しかない。しかし、近年、その微細化もコスト的、技術的に困難なものになってきた。
【０００３】
素子の微細化のためにはフォトリソグラフィの技術の向上が必要である。現在のＡｒＦ液浸露光技術では４０ｎｍ付近のルールが解像限界となっており、さらなる微細化のためにはＥＵＶ（Extreme Ultra Violet）露光器の導入が必要である。しかし、ＥＵＶ露光器は、コストが非常に高く現実的ではない。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧などが物理的な限界点に達することが予想される。このため、デバイスとしての動作が困難になる可能性が高い。
【０００４】
上記問題を解決するため、メモリを３次元的に積層するアイデアが提案されている。しかし、一般的な３次元デバイスは、各層毎に少なくとも３回のリソグラフィ工程を必要とする。このリソグラフィ工程は、コストが高い。すなわち、３次元化することでメモリの記憶容量を増加させることはできるが、コストを低減することはできない。むしろ４層以上積層する場合、通常の２次元メモリよりもコストが増加してしまう。
【０００５】
このようなメモリの３次元化に伴うコスト問題に対して、一括加工型の３次元積層メモリが提案されている。この製造方法によれば、積層数によらず、一括して３次元積層メモリを形成することができる。このため、コストの増加を抑制することが可能になる。一括加工型３次元積層メモリにおいて、各ゲート電極とシリコンピラーとの交差位置にメモリセルとしてＭＯＮＯＳトランジスタが配置されている。
【０００６】
この一括加工型３次元積層メモリとして、積層方向にＵ字型にＮＡＮＤストリングが形成されたパイプ型のＮＡＮＤ型フラッシュメモリが提案されている。このパイプ型のＮＡＮＤ型フラッシュメモリでは、隣接する２つのシリコンピラーにより１つのＮＡＮＤストリングが形成されている。具体的には、それぞれのシリコンピラーの上端に選択ゲートが配置され、一方はビット線に接続され、他方はソース線に接続されている。また、これら隣接する２つのシリコンピラーは、下端においてパイプと呼ばれるトランジスタで接続されている。
【０００７】
このようなパイプ型の一括加工型３次元積層メモリにおいて、さらなる面積の縮小（微細化）を図るために、セルアレイの下にチャージポンプ（Charge Pump）等の電源回路、周辺回路、および制御回路等を埋め込むことが考えられている。
【０００８】
しかしながら、このような構造において、データの読み出しまたは書き込み時の信号がセルアレイの最下段に配置されるパイプ部分を通過する際、下部のチャージポンプが駆動することにより、信号にノイズを与える。これにより、誤書き込みまたは誤読み出しが生じる可能性がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−１１７０１８号公報
【特許文献２】特開２００９−１１７６６９号公報
【特許文献３】特開平１１−３１７５０１号公報
【特許文献４】特開２００４−５６１４０号公報
【特許文献５】特開２００９−２６６９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
微細化を図りつつ、書き込みおよび読み出し不良を抑制する半導体記憶装置を提供する。
【課題を解決するための手段】
【００１１】
本実施形態による半導体記憶装置は、マトリクス状に配置された複数のメモリセルストリングで構成されるセルアレイと、前記セルアレイの下部に配置され、前記セルアレイに電圧を印加する複数の電圧発生回路と、前記電圧発生回路を制御する制御回路と、を具備する。前記複数のメモリセルストリングは、基板に対して垂直方向に延び、カラム方向に並ぶ一対の柱状部、および前記一対の柱状部の下端を連結させるように形成された連結部を有する半導体層と、前記柱状部と直交してロウ方向に延び、前記基板に対して垂直方向に積層された複数のコントロールゲートと、前記柱状部と複数の前記コントロールゲートとの各交差部に形成され、前記基板に対して垂直方向に直列に接続された複数のメモリセルトランジスタと、を含む。前記制御回路は、書き込みおよび読み出し動作時に、複数の前記電圧発生回路のうち、複数の前記メモリセルストリングのうちの書き込みおよび読み出し対象の前記メモリストリングにノイズを与える前記電圧発生回路を駆動させず、複数の前記メモリセルストリングのうちの書き込みおよび読み出し対象の前記メモリストリングにノイズを与えない前記電圧発生回路を駆動させる。
【図面の簡単な説明】
【００１２】
【図１】本実施形態に係る半導体記憶装置の全体構成を示すブロック図。
【図２】本実施形態に係る半導体記憶装置の構成を示す斜視図。
【図３】第１の実施形態に係る半導体記憶装置のセルアレイを概略的に示す平面図。
【図４】第１の実施形態に係る半導体記憶装置のチャージポンプの動作を概略的に示す平面図。
【図５】第２の実施形態に係る半導体記憶装置のセルアレイを概略的に示す平面図。
【図６】第２の実施形態に係る半導体記憶装置のセルアレイの各エリアのアドレスを示す平面図。
【図７】第２の実施形態に係る半導体記憶装置のセルアレイの各ブロックのアドレスを示す平面図。
【図８】第２の実施形態に係る半導体記憶装置のチャージポンプの動作を示す回路図。
【図９】第２の実施形態に係る半導体記憶装置のチャージポンプを示す回路図。
【図１０】第３の実施形態に係る半導体記憶装置のチャージポンプの動作を示す回路図。
【図１１】第３の実施形態に係る半導体記憶装置のチャージポンプを示す回路図。
【図１２】第４の実施形態に係る半導体記憶装置のチャージポンプの動作を示す回路図。
【図１３】第５の実施形態に係る半導体記憶装置のチャージポンプの動作を示す回路図。
【図１４】図１４（ａ）は、第６の実施形態に係る半導体記憶装置のリングオシレータの動作を概略的に示す平面図、図１４（ｂ）は、第６の実施形態に係る半導体記憶装置の電圧発生回路の動作を示すブロック図。
【図１５】第７の実施形態に係る半導体記憶装置のリングオシレータの動作を概略的に示す平面図。
【発明を実施するための形態】
【００１３】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【００１４】
＜全体構成例＞
図１を用いて、本実施形態に係る半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の全体構成について説明する。
【００１５】
図１は、本実施形態に係る半導体記憶装置のブロック図を示している。
【００１６】
図１に示すように、半導体記憶装置は、制御回路１、電圧発生回路（チャージポンプ等）２、ロウデコーダ３、カラムデコーダ４、センスアンプＳ／Ａ５、およびメモリセルアレイ６を備えている。
【００１７】
制御回路１は、電圧発生回路２に電気的に接続され、書き込み時、読み出し時および消去時におけるメモリセルのワード線やビット線に供給する電圧を制御するように構成されている。
【００１８】
電圧発生回路２は、ロウデコーダ３、カラムゲート４、センスアンプＳ／Ａ５に電気的に接続され、制御回路１の制御に従い、これらの回路に必要な電圧を生成および供給するように構成されている。
【００１９】
ロウデコーダ３は、書き込み時、読み出し時および消去時にワード線を選択し、電圧発生回路２より供給される電圧を選択したワード線に印加するように構成されている。
【００２０】
カラムデコーダ４は、書き込み時、読み出し時および消去時にビット線を選択し、電圧発生回路２より供給される電圧を選択したビット線に印加するように構成されている。
【００２１】
センスアンプＳ／Ａ５は、メモリセルからビット線に読み出されたデータを増幅するように構成されている。なお、センスアンプＳ／Ａ５は、カラムデコーダ３と一体であってもよい。
【００２２】
メモリセルアレイ６は、基板に垂直方向に形成される複数のＮＡＮＤストリングで構成される複数のブロック１〜ｎを備えている。本実施形態において、メモリセルアレイ６は、３次元的に積層された構造を有する。
【００２３】
なお、図１には示さないが、本実施形態において、電圧発生回路２は、メモリセルアレイ６の下部に配置されている。
【００２４】
＜構造＞
図２を用いて、本実施形態に係る半導体記憶装置の構造について説明する。
【００２５】
図２は、本実施形態に係る一括加工型３次元メモリの斜視図を示している。ここで、ロウ方向は積層方向に直交する方向であり、カラム方向は積層方向およびロウ方向に直交する方向である。
【００２６】
図２に示すように、一括加工型３次元メモリは、セルアレイ部Ａ、および回路部Ｂを有している。
【００２７】
セルアレイ部Ａは、複数のＮＡＮＤストリング（メモリセルストリング）２０を含んでいる。各ＮＡＮＤストリング２０は、複数のメモリセルトランジスタＭＴｒ、および２つの選択トランジスタＳＴｒを有している。
【００２８】
複数のメモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰと複数のコントロールゲートＣＧとの各交差位置に形成されている。各メモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰとコントロールゲートＣＧとの間に、図示せぬ電荷蓄積層を備え、ＭＯＮＯＳ構造を有している。
【００２９】
２つの選択トランジスタＳＴｒは、Ｕ字状シリコンピラーＳＰと２つの選択ゲートＳＧとの各交差位置に形成されている。２つの選択トランジスタＳＴｒはともに、Ｕ字状シリコンピラーＳＰの上端に形成されている。一方の選択トランジスタＳＴｒは上部側でソース線ＳＣに接続され、他方の選択トランジスタＳＴｒは上部側でビット線ＢＬに接続されている。ビット線ＢＬの上部には、配線層Ｍ２が設けられている。
【００３０】
Ｕ字状シリコンピラーＳＰは、ロウ方向からみてＵ字状に形成されている。このＵ字状シリコンピラーＳＰは、積層方向に延びる一対の柱状部Ｃ、および一対の柱状部Ｃの下端を連結させるように形成されたパイプ部Ｄを有している。パイプ部Ｄは、バックゲートＢＧ内に設けられ、バックゲートトランジスタＢＧＴｒを構成している。また、Ｕ字状シリコンピラーＳＰは、一対の柱状部Ｃの中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、Ｕ字状シリコンピラーＳＰは、ロウ方向およびカラム方向から構成される面内にマトリクス状となるように配置されている。
【００３１】
複数のコントロールゲートＣＧは、バックゲートＢＧの上部に積層され、Ｕ字状シリコンピラーＳＰの柱状部Ｃに直交するように配置されている。各コントロールゲートＣＧは、ロウ方向に平行に延びている。また、各コントロールゲートＣＧは、カラム方向に隣接する２つのＮＡＮＤストリング２０におけるＵ字状シリコンピラーＳＰのうちの隣接する２つの柱状部Ｃに交差するように形成されている。さらに、各コントロールゲートＣＧは、カラム方向において、互いに絶縁分離してラインアンドスペースで形成されている。
【００３２】
選択ゲートＳＧは、最上部のコントロールゲートＣＧの上部に設けられている。各選択ゲートＳＧは、ロウ方向に平行に延びている。各選択ゲートＳＧは、Ｕ字状シリコンピラーＳＰの各柱状部Ｃに交差するように形成され、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００３３】
バックゲートＢＧは、最下部のコントロールゲートＣＧの下部に設けられている。バックゲートＢＧは、Ｕ字状シリコンピラーＳＰのパイプ部Ｄの下部を覆うように、ロウ方向およびカラム方向に２次元的に広がって形成されている。
【００３４】
ソース線ＳＣは、選択ゲートＳＧの上部に設けられている。ソース線ＳＣは、カラム方向に隣接する２つのＮＡＮＤストリング２０におけるＵ字状シリコンピラーＳＰのうちの隣接する２つの柱状部Ｃに交差するように形成されている。ソース線ＳＣは、ロウ方向に平行に延びている。
【００３５】
複数のビット線ＢＬは、ソース線ＳＣよりも上方に設けられている。各ビット線ＢＬは、カラム方向に延び、ロウ方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００３６】
回路部Ｂは、例えば、基板１０上に形成されたトランジスタＴｒ、トランジスタＴｒ上に形成された第１配線層Ｍ０、および第１配線層Ｍ０上に形成された第２配線層Ｍ１を有している。
【００３７】
これらトランジスタＴｒ、第１配線層Ｍ０、第２配線層Ｍ１（例えば、アルミニウム配線）、および図示せぬキャパシタ等で、図１に示すチャージポンプ４２等が構成されている。
【００３８】
本実施形態において、この回路部Ｂ（チャージポンプ４２等）は、セルアレイ部Ａの下部に設けられている。より具体的には、回路部Ｂは、パイプ部Ｄが設けられたバックゲートＢＧの下部に形成されている。このようなパイプ部Ｄの下部に回路部Ｂが設けられた構造において、以下の問題が生じる。
【００３９】
ビット線ＢＬ中のデータがビット線ＢＬ側の選択ゲートＳＧを通じて、ソース線ＳＣ側の選択ゲートＳＧの下部のメモリセルトランジスタＭＴｒ（メモリセル）に書き込まれる場合を考える。このとき、データ信号は、ビット線ＢＬに接続される柱状部Ｃを下降し、セルアレイ部Ａ部の最下部に配置されるパイプ部Ｄを通過してソース線ＳＣ側の柱状部Ｃを再度上昇し、所望のメモリセルに書き込まれる。すなわち、データ信号がパイプ部Ｄを通過する際、パイプ部Ｄの下部（直下）に配置されるチャージポンプ４２によってデータ信号にノイズが混入する。
【００４０】
一方、書き込まれる所望のメモリセルがビット線ＢＬからみてパイプ部Ｄより手前側（ビット線ＢＬに接続される柱状部Ｃ側）にある場合であっても、チャージポンプ４２によるノイズはパイプ部Ｄを介して柱状部Ｃに伝わり、データ信号に混入する。
【００４１】
低抵抗化を図るため、チャージポンプ４２のＭＯＳキャパシタのゲートとして配線層Ｍ１が裏打ちされ、配線層Ｍ１とセルアレイ部Ａの最下部のパイプ部Ｄとの距離は近い。このため、チャージポンプ４２のノイズは、無視できない大きさとなっている。その結果、パイプ部Ｄの直下に配置されるチャージポンプ４２のノイズは、信号の誤読み出し、誤書き込みの原因となる。
【００４２】
これに対し、本実施形態は、最下部のパイプ部Ｄを介してＮＡＮＤストリング２０のデータ信号に混入されるチャージポンプ４２からのノイズをできる限り最小化することを目的とする。
【００４３】
＜第１の実施形態＞
図３および図４を用いて、第１の実施形態に係る半導体記憶装置の制御方法について説明する。第１の実施形態は、書き込みおよび読み出し動作が行われるセルアレイの下部に配置されるチャージポンプは駆動されず、書き込みおよび読み出し動作が行われないセルアレイの下部に配置されるチャージポンプを駆動させて電圧を供給する例である。
【００４４】
図３は、第１の実施形態に係る一括加工型３次元メモリの１つのチップにおけるセルアレイ部Ａの概略的な平面図を示している。
【００４５】
図３に示すように、１つのチップにおけるセルアレイ部Ａは、複数のコントロールゲートブロック（ＣＧ Block）で構成されている。図３において、１つのチップは、４つのＣＧ Blockで構成されている。
【００４６】
各ＣＧ Blockは、複数のセルアレイ領域３０−１、および複数のセルアレイ領域３０−１の周辺に設けられるセルアレイ周辺領域３０−２を含んでいる。各セルアレイ領域３０−１には、図示せぬＮＡＮＤストリングが配置されている。また、各セルアレイ周辺領域３０−２には、ロウデコーダ３等が配置されている。
【００４７】
１つのチップにおいて、コントロールゲートブロックセレクタ（ＣＧ Block Selector）３０は、書き込みおよび読み出し動作時に、各ＣＧ Blockに接続された信号線３１のうち１つの信号線３１を選択する。これにより、選択された信号線３１に接続されたＣＧ Blockを選択ＣＧ Blockとし、それ以外の信号線３１に接続されたＣＧ Blockを非選択ＣＧ Blockとする。すなわち、選択ＣＧ Blockにおけるセルアレイ領域３０−１に対して書き込みおよび読み出し動作が行われ、非選択ＣＧ Blockにおけるセルアレイ領域３０−１に対して書き込みおよび読み出し動作が行われない。
【００４８】
図４は、第１の実施形態に係る一括加工型３次元メモリの１つのチップにおける回路部Ｂの概略的な平面図を示している。
【００４９】
図４に示すように、１つのチップにおける回路部Ｂは、複数の領域（図４において、４つの領域）で構成されている。上述したように、この回路部Ｂは、セルアレイ部Ａの下部に設けられている。すなわち、図４に示す複数の領域は、図３に示す複数のＣＧ Blockに対応している。この回路部Ｂにおける各領域には、電圧発生回路２として複数のチャージポンプ４２が配置されている。
【００５０】
１つのチップにおいて、チャージポンプドライバ（Charge Pump Driver）４０は、書き込みおよび読み出し動作時に、制御線４１を介して、セルアレイ部Ａにおける非選択ＣＧ Blockに対応する領域のチャージポンプ４２を駆動させる（活性にする）。すなわち、選択ＣＧ Blockの下部に配置されるチャージポンプ４２を駆動させず（非活性にし）、非選択ＣＧ Blockの下部に配置されるチャージポンプ４２を駆動させる。したがって、セルアレイ部Ａにおける選択ＣＧ Blockに対して、非選択ＣＧ Blockの下部に配置される回路部Ｂにおけるチャージポンプ４２によって電圧が供給される。
【００５１】
なお、上述した動作の制御は、図１に示す制御回路１によって実行される。
【００５２】
＜効果＞
上記第１の実施形態によれば、セルアレイ部Ａの下部にチャージポンプ４２等を含む回路部Ｂが配置されている。すなわち、セルアレイ部Ａの投影面積の領域内に回路部Ｂが形成されるため、チップ全体としての面積の縮小を図ることができる。
【００５３】
また、本実施形態では、書き込みおよび読み出し動作時、選択された（書き込みおよび読み出し対象の）ＣＧ Blockの下部に配置されるチャージポンプ４２を駆動させない。すなわち、選択ＣＧ Blockに対して、非選択の（書き込みおよび読み出し非対象の）ＣＧ Blockの下部に配置されるチャージポンプ４２によって電圧が供給される。これにより、選択されたＣＧ Blockにおいて、書き込みおよび読み出し時のデータ信号に混入されるノイズを低減することができる。したがって、書き込みおよび読み出し不良を抑制することができる。
【００５４】
＜第２の実施形態＞
図５乃至図９を用いて、第２の実施形態に係る半導体記憶装置の制御方法について説明する。第１の実施形態では、チップ内をＣＧ Block単位に分割してチャージポンプの駆動を制御した。これに対し、第２の実施形態は、ＣＧ Blockをさらに細分化してチャージポンプの駆動を制御する例である。なお、第２の実施形態において、第１の実施形態と同様の点については説明を省略し、異なる点について説明する。
【００５５】
図５および図６は、第２の実施形態に係る一括加工型３次元メモリの１つのチップにおけるセルアレイ部Ａの概略的な平面図を示している。
【００５６】
図５に示すように、選択ＣＧ Blockは、例えば８個のエリア５０に分割される。より具体的には、図６に示すように、１つのチップは例えば４ロウ（行）×８カラム（列）に細分化され、各エリア５０は「Ｒ＜０＞〜Ｒ＜３＞，Ｃ＜０＞〜Ｃ＜７＞」でアドレスが割り付けられる。このエリア５０毎に、ロウデコーダ３等によって、さらに書き込みおよび読み出し対象のＮＡＮＤストリング２０が選択される。図示はしないが、１つのエリア５０は、数Ｋ本（例えば２２Ｋ本）のＮＡＮＤストリング２０を含んでいる。
【００５７】
このとき、図５に示すように、１つのエリア５０において、数Ｋ本のＮＡＮＤストリングのうち、数本（例えば８本）単位のＮＡＮＤストリング（以下、ＮＡＮＤストリング束２０’と称す）が選択される。すなわち、選択ＣＧ Blockの下部の全てのチャージポンプ４２の駆動をとめると、実際に選択されていない（書き込みおよび読み出し動作が行われていない）ＮＡＮＤストリング２０の下部のチャージポンプ４２まで過剰にとめてしまうことになる。すなわち、非活性となるチャージポンプ４２の領域が大きすぎ、結局トータルとしてのチャージポンプ４２が占める面積を大きくせざるを得なくなる。
【００５８】
これに対し、第２の実施形態では、１つのエリア５０を複数のＮＡＮＤストリング２０を含む複数のブロックにさらに細分化し、各ブロックにチャージポンプ４２を配置させ、これらを制御する。
【００５９】
図７は、１つのエリア５０における各ブロックのアドレスを示している。
【００６０】
図７に示すように、１つのエリア５０は、複数のＮＡＮＤストリング２０を含む例えば２０個のブロック７０にさらに細分化されている。各ブロック７０は、「ＡＢ＜０＞〜ＡＢ＜１５＞」または「ＳＢ＜０＞〜ＳＢ＜３＞」でアドレスが割り付けられる。なお、ＡＢ＜０＞〜ＡＢ＜１５＞のブロック７０にはアクティブ時に駆動するアクティブ用チャージポンプ（Active用 Charge Pump）、ＳＢ＜０＞〜ＳＢ＜３＞のブロック７０にはスタンドバイ時に駆動するスタンドバイ用チャージポンプ（Standby用 Charge Pump）がそれぞれ、セルアレイ部Ａの下部に配置されている。
【００６１】
ここで、図示するように、例えば、選択されたＮＡＮＤストリング束２０’がＡＢ＜０＞、ＡＢ＜４＞、ＡＢ＜８＞、ＡＢ＜９＞、ＡＢ＜１２＞、ＡＢ＜１３＞、ＳＢ＜０＞、およびＳＢ＜１＞のブロック７０に存在している場合を考える。なお、図５および図７において、ＮＡＮＤストリング束２０’は、平面内に示されているが、実際は紙面奥行き方向に向かって形成されている。
【００６２】
図８は、１つのエリア５０におけるセルアレイ部Ａの下部に配置されたチャージポンプ４２の回路図を示している。ここで、チャージポンプ４２上にＮＡＮＤストリング束２０’が存在していないブロック７０は○で示され、ＮＡＮＤストリング束２０’が存在しているブロック７０は×で示される。
【００６３】
図８に示すように、本実施形態では、各ブロック７０の下部に１つのチャージポンプ４２が配置されている。図７に示すように、選択されたＮＡＮＤストリング束２０’がＡＢ＜０＞、ＡＢ＜４＞、ＡＢ＜８＞、ＡＢ＜９＞、ＡＢ＜１２＞、ＡＢ＜１３＞、ＳＢ＜０＞、およびＳＢ＜１＞のブロック７０に存在している場合、これらのブロック７０の下部に配置されるチャージポンプ４２を駆動させず、その他のブロック７０の下部に配置されるチャージポンプ４２を駆動させる。すなわち、あるチャージポンプ４２が選択ＣＧ Blockの下部に配置される場合であっても、実際に選択されるＮＡＮＤストリング束２０’の存在していないブロック７０の下部に配置されていれば、そのチャージポンプ４２（ここでは、ＡＢ＜１＞〜ＡＢ＜３＞、ＡＢ＜５＞〜ＡＢ＜７＞、ＡＢ＜１０＞、ＡＢ＜１１＞、ＡＢ＜１４＞〜ＡＢ＜１５＞、ＳＢ＜２＞、ＳＢ＜３＞のブロック７０の下部に配置されるチャージポンプ４２）を駆動させる。これにより、できる限り、駆動させないチャージポンプ４２を減らすようにする。
【００６４】
図９は、本実施形態におけるチャージポンプ４２の回路図の一例を示している。
【００６５】
図９に示すように、本実施形態におけるチャージポンプ４２は、例えば、ＮＭＯＳディクソン型のチャージポンプである。具体的には、チャージポンプ４２において、電源ノードと昇圧出力ノードの間に、ダイオード接続された複数個のＮＭＯＳトランジスタ（ここでは、７個のＮＭＯＳトランジスタＴｒ１〜Ｔｒ７）が直列接続される。すなわち、各ＮＭＯＳトランジスタのドレインとゲートを共通接続して、一方向の電荷転送を行うダイオードとして動作させている。
【００６６】
また、ＮＭＯＳトランジスタＴｒ２〜Ｔｒ７のそれぞれの接続ノードに、容量カップリングによりその電位を制御するためのキャパシタＣ１〜Ｃ６の各一端が接続される。奇数番目のキャパシタＣ１，Ｃ３，Ｃ５と偶数番目のキャパシタＣ２，Ｃ４，Ｃ６の他端にはそれぞれ、逆相駆動となるように、ポンプクロックＰＭＰＣＬＣＫ，／ＰＭＰＣＬＣＫが与えられる。これにより、昇圧出力ノードには、電源電圧ＶＤＤより昇圧された電圧ＶＰＰを出力することができる。なお、図８に示すように、各チャージポンプ４２の昇圧出力ノードは共通に接続されている。
【００６７】
ポンプクロックＰＭＰＣＬＣＫ，／ＰＭＰＣＬＣＫ信号は、ロジック回路を介して出力される。図９において、「Ｒ＜２＞，Ｃ＜０＞」のエリア５０で、かつＡＢ＜０＞のブロック７０のチャージポンプ４２が駆動する場合のロジック回路（ＡＮＤゲート９０ａ，９０ｂおよびインバータ９１ａ，９１ｂ）を示している。
【００６８】
具体的には、「Ｒ＜２＞，Ｃ＜０＞」のエリア５０が選択され、ＮＡＮＤストリング束２０’がＡＢ＜０＞のブロック７０に存在しない場合、ポンプクロックＰＭＰＣＬＣＫ，／ＰＭＰＣＬＣＫ信号は出力される。すなわち、ポンプクロックＰＭＰＣＬＣＫ，／ＰＭＰＣＬＣＫ信号＝“Ｈ”、Ｒ＜２＞信号＝“Ｈ”、Ｃ＜０＞信号＝“Ｈ”で、かつＡＢ＜０＞信号＝“Ｌ”の場合、４入力ＡＮＤゲート９０ａ，９０ｂ＝“Ｈ”となり、ポンプクロックＰＭＰＣＬＣＫ，／ＰＭＰＣＬＣＫ信号は出力される。したがって、このとき、「Ｒ＜２＞，Ｃ＜０＞」のエリア５０で、かつＡＢ＜０＞のブロック７０のチャージポンプ４２は駆動する。
【００６９】
しかしながら、本実施形態において（図７において）、ＮＡＮＤストリング束２０’がＡＢ＜０＞のブロック７０に存在する。このため、ＡＢ＜０＞信号＝“Ｈ”であり、４入力ＡＮＤゲート９０ａ，９０ｂ＝“Ｌ”となる。したがって、このとき、「Ｒ＜２＞，Ｃ＜０＞」のエリア５０で、かつＡＢ＜０＞のブロック７０のチャージポンプ４２は駆動しない。
【００７０】
＜効果＞
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００７１】
さらに、本実施形態では、１つのＣＧ Blockを複数のエリア５０に分割し、さらに１つのエリア５０を複数のブロック７０に細分化し、各ブロック７０にチャージポンプ４２を配置させる。書き込みおよび読み出し動作時、選択ＣＧ Blockのうち、実際に選択されたＮＡＮＤストリング束２０’が存在するブロック７０の下部に配置されたチャージポンプ４２を駆動させない。すなわち、選択ＮＡＮＤストリング束２０’に対して、非選択ＣＧ Blockの下部に配置されるチャージポンプ４２だけでなく、選択ＣＧ BlockであってもＮＡＮＤストリング束２０’が存在しないブロック７０の下部に配置されるチャージポンプ４２によっても電圧が供給される。これにより、駆動しないチャージポンプ４２の数を減らすことができる。このため、トータルとしてのチャージポンプ４２の数が少なくても十分な大きさの供給電圧を発生することができ、その結果、トータルとしてのチャージポンプ４２が占める面積を縮小することができる。
【００７２】
＜第３の実施形態＞
図１０および図１１を用いて、第３の実施形態に係る半導体記憶装置の制御方法について説明する。第３の実施形態は、第２の実施形態の変形例であり、２つのブロックに１つのチャージポンプを配置させ、これらを制御する例である。なお、第３の実施形態において、上記各実施形態と同様の点については説明を省略し、異なる点について説明する。
【００７３】
図１０は、１つのエリア５０におけるセルアレイ部Ａの下部に配置されたチャージポンプ４２の回路図を示している。
【００７４】
図１０に示すように、本実施形態では、隣接する２つのブロック７０の下部に１つのチャージポンプ４２が配置されている。具体的には、隣接するＡＢ＜０＞およびＡＢ＜１＞のブロック７０〜ＡＢ＜１４＞およびＡＢ＜１５＞のブロック７０、隣接するＳＢ＜０＞およびＳＢ＜１＞のブロック７０、ＳＢ＜２＞およびＳＢ＜３＞のブロック７０のそれぞれに、１つのチャージポンプ４２が配置されている。
【００７５】
図７に示すように、選択されたＮＡＮＤストリング束２０’がＡＢ＜０＞、ＡＢ＜４＞、ＡＢ＜８＞、ＡＢ＜９＞、ＡＢ＜１２＞、ＡＢ＜１３＞、ＳＢ＜０＞、およびＳＢ＜１＞のブロック７０に存在している場合、これらのブロック７０の下部に配置されるチャージポンプ４２を駆動させず、その他のブロック７０の下部に配置されるチャージポンプ４２を駆動させる。このとき、１つのチャージポンプ４２が配置されている２つのブロック７０のうち、どちらか一方のブロック７０に、ＮＡＮＤストリング束２０’が存在していれば、そのチャージポンプ４２を駆動させない。
【００７６】
図１１は、本実施形態におけるチャージポンプ４２の回路図の一例を示している。
【００７７】
図１１に示すように、チャージポンプ４２において、電源ノードと昇圧出力ノードの間には、ダイオード接続された複数個のＮＭＯＳトランジスタ（ここでは、７個のＮＭＯＳトランジスタＴｒ１〜Ｔｒ７）が直列接続される。すなわち、各ＮＭＯＳトランジスタのドレインとゲートを共通接続して、一方向の電荷転送を行うダイオードとして動作させている。
【００７８】
また、ＮＭＯＳトランジスタＴｒ２〜Ｔｒ７のそれぞれの接続ノードには、容量カップリングによりその電位を制御するためのキャパシタＣ１〜Ｃ６の各一端が接続される。奇数番目のキャパシタＣ１，Ｃ３，Ｃ５と偶数番目のキャパシタＣ２，Ｃ４，Ｃ６の他端にはそれぞれ、逆相駆動となるように、ポンプクロックＰＭＰＣＬＣＫ，／ＰＭＰＣＬＣＫが与えられる。これにより、昇圧出力ノードには、電源電圧ＶＤＤより昇圧された電圧ＶＰＰを出力することができる。
【００７９】
これらポンプクロックＰＭＰＣＬＣＫ，／ＰＭＰＣＬＣＫ信号は、ロジック回路を介して出力される。図１１において、「Ｒ＜２＞，Ｃ＜０＞」のエリア５０で、かつＡＢ＜０＞およびＡＢ＜１＞のブロック７０のチャージポンプ４２が駆動する場合のロジック回路（ＡＮＤゲート１１０ａ，１１０ｂおよびＮＯＲゲート１１１ａ，１１１ｂ）を示している。
【００８０】
具体的には、「Ｒ＜２＞，Ｃ＜０＞」のエリア５０が選択され、ＮＡＮＤストリング束２０’がＡＢ＜０＞およびＡＢ＜１＞のブロック７０に存在しない場合、ポンプクロックＰＭＰＣＬＣＫ，／ＰＭＰＣＬＣＫ信号は出力される。すなわち、ＡＢ＜０＞信号＝“Ｌ”およびＡＢ＜１＞信号＝“Ｌ”の場合、２入力ＮＯＲゲート１１１ａ，１１１ｂ＝“Ｈ”となる。さらに、ポンプクロックＰＭＰＣＬＣＫ，／ＰＭＰＣＬＣＫ信号＝“Ｈ”、Ｒ＜２＞信号＝“Ｈ”、Ｃ＜０＞信号＝“Ｈ”で、４入力ＡＮＤゲート１１０ａ，１１０ｂ＝“Ｈ”となり、ポンプクロックＰＭＰＣＬＣＫ，／ＰＭＰＣＬＣＫ信号は出力される。したがって、「Ｒ＜２＞，Ｃ＜０＞」のエリア５０で、かつＡＢ＜０＞およびＡＢ＜１＞のブロック７０のチャージポンプ４２は駆動する。
【００８１】
しかしながら、本実施形態において（図７において）、ＮＡＮＤストリング束２０’がＡＢ＜０＞のブロック７０に存在する。このため、ＡＢ＜０＞信号＝“Ｈ”であり、２入力ＮＯＲゲート１１１ａ，１１１ｂ＝“Ｌ”となる。このため、４入力ＡＮＤゲート１１０ａ，１１０ｂ＝“Ｌ”となる。したがって、「Ｒ＜２＞，Ｃ＜０＞」のエリア５０で、かつＡＢ＜０＞およびＡＢ＜１＞のブロック７０のチャージポンプ４２は駆動しない。
【００８２】
＜効果＞
上記第３の実施形態によれば、第２の実施形態と同様の効果を得ることができる。
【００８３】
さらに、本実施形態では、２つのブロック７０に１つのチャージポンプ４２を配置させる。これにより、第２の実施形態に比べ、トータルのチャージポンプ４２の数を少なくすることができる。その結果、トータルのチャージポンプ４２が占める面積をより縮小することができる。特に、本実施形態は、トータルのチャージポンプ４２が占める面積がセルアレイ部Ａの投影面積を超えてしまう場合などに有効である。
【００８４】
なお、本実施形態において、２つのブロック７０に１つのチャージポンプ４２を配置させる例を示したが、これに限らない。すなわち、複数のブロック７０に１つのチャージポンプ４２を配置させてもよい。
【００８５】
＜第４の実施形態＞
図１２を用いて、第４の実施形態に係る半導体記憶装置の制御方法について説明する。第４の実施形態は、第２の実施形態の変形例であり、選択されたＮＡＮＤストリング束が存在するブロックの下部に配置されたスタンドバイ用チャージポンプを駆動させる例である。なお、第４の実施形態において、上記各実施形態と同様の点については説明を省略し、異なる点について説明する。
【００８６】
図１２は、１つのエリア５０におけるセルアレイ部Ａの下部に配置されたアクティブ用チャージポンプ４２ａおよびスタンドバイ用チャージポンプ４２ｂの回路図を示している。
【００８７】
図１２に示すように、本実施形態では、１つのエリア５０において、ＡＢ＜０＞〜ＡＢ＜１５＞のブロック７０のそれぞれにアクティブ用チャージポンプ４２ａが配置され、ＳＢ＜０＞〜ＳＢ＜３＞のブロック７０のそれぞれにスタンドバイ用チャージポンプ４２ｂが配置されている。アクティブ用チャージポンプ４２ａは、アクティブ時（チップイネーブル信号が入力された、書き込みおよび読み出し動作時）に駆動する。スタンドバイ用チャージポンプ４２ｂは、アクティブ時およびスタンドバイ時（チップイネーブル信号が入力されず、書き込みおよび読み出し動作の待機時）に駆動する。
【００８８】
図７に示すように、選択されたＮＡＮＤストリング束２０’がＡＢ＜０＞、ＡＢ＜４＞、ＡＢ＜８＞、ＡＢ＜９＞、ＡＢ＜１２＞、ＡＢ＜１３＞、ＳＢ＜０＞、およびＳＢ＜１＞のブロック７０に存在している場合を考える。
【００８９】
アクティブ時、ＡＢ＜０＞、ＡＢ＜４＞、ＡＢ＜８＞、ＡＢ＜９＞、ＡＢ＜１２＞、およびＡＢ＜１３＞のブロック７０の下部に配置されるアクティブ用チャージポンプ４２ａを駆動させず、その他のブロック７０の下部に配置されるアクティブ用チャージポンプ４２ａを駆動させる。一方、ＳＢ＜０＞〜ＳＢ＜３＞のブロック７０の下部に配置されるスタンドバイ用チャージポンプ４２ｂを駆動させる。
【００９０】
また、スタンドバイ時、ＡＢ＜０＞〜ＡＢ＜１５＞のブロック７０の下部に配置されるアクティブ用チャージポンプ４２ａを駆動させない。一方、ＳＢ＜０＞〜ＳＢ＜３＞のブロック７０の下部に配置されるスタンドバイ用チャージポンプ４２ｂを駆動させる。
【００９１】
すなわち、ＳＢ＜０＞〜ＳＢ＜３＞のブロック７０の下部に配置される全てのスタンドバイ用チャージポンプ４２ｂを常に駆動させる。これは、スタンドバイ用チャージポンプ４２ｂの周波数がアクティブ用チャージポンプ４２ａに比べて小さいからである。このため、ＳＢ＜０＞〜ＳＢ＜３＞のブロック７０に選択されたＮＡＮＤストリング束２０’が存在している場合にその下部に配置されたスタンドバイ用チャージポンプ４２ｂを駆動させても、セルアレイ部Ａへのノイズは少ない。
【００９２】
＜効果＞
上記第４の実施形態によれば、第２の実施形態と同様の効果を得ることができる。
【００９３】
さらに、本実施形態では、選択されたＮＡＮＤストリング束２０’の存在の有無に関わらず、ＳＢ＜０＞〜ＳＢ＜３＞のブロック７０の下部に配置される全てのスタンドバイ用チャージポンプ４２ｂを常に駆動させる。すなわち、アクティブ時およびスタンドバイ時に、全てのスタンドバイ用チャージポンプ４２ｂを駆動させる。これにより、アクティブ状態からスタンドバイ状態、またはスタンドバイ状態からアクティブ状態への移行の際、電位変動を小さくすることができる。したがって、アクティブ時の動作速度を速くすることができる。
【００９４】
＜第５の実施形態＞
図１３を用いて、第５の実施形態に係る半導体記憶装置の制御方法について説明する。第５の実施形態は、第４の実施形態を第３の実施形態に適用させた例である。なお、第５の実施形態において、上記各実施形態と同様の点については説明を省略し、異なる点について説明する。
【００９５】
図１３は、１つのエリア５０におけるセルアレイ部Ａの下部に配置されたアクティブ用チャージポンプ４２ａおよびスタンドバイ用チャージポンプ４２ｂの回路図を示している。
【００９６】
図１３に示すように、本実施形態では、隣接する２つのブロック７０の下部に１つのチャージポンプ４２が配置されている。具体的には、隣接するＡＢ＜０＞およびＡＢ＜１＞のブロック７０〜ＡＢ＜１４＞およびＡＢ＜１５＞のブロック７０のそれぞれに１つのアクティブ用チャージポンプ４２ａが配置され、隣接するＳＢ＜０＞およびＳＢ＜１＞のブロック７０、ＳＢ＜２＞およびＳＢ＜３＞のブロック７０のそれぞれに１つのスタンドバイ用チャージポンプ４２ｂが配置されている。アクティブ用チャージポンプ４２ａは、アクティブ時に駆動する。スタンドバイ用チャージポンプ４２ｂは、アクティブ時およびスタンドバイ時に駆動する。
【００９７】
図７に示すように、選択されたＮＡＮＤストリング束２０’がＡＢ＜０＞、ＡＢ＜４＞、ＡＢ＜８＞、ＡＢ＜９＞、ＡＢ＜１２＞、ＡＢ＜１３＞、ＳＢ＜０＞、およびＳＢ＜１＞のブロック７０に存在している場合を考える。
【００９８】
アクティブ時、ＡＢ＜０＞、ＡＢ＜４＞、ＡＢ＜８＞、ＡＢ＜９＞、ＡＢ＜１２＞、およびＡＢ＜１３＞のブロック７０の下部に配置されるアクティブ用チャージポンプ４２ａを駆動させず、その他のブロック７０の下部に配置されるアクティブ用チャージポンプ４２ａを駆動させる。このとき、１つのアクティブ用チャージポンプ４２ａが配置されている２つのブロックのうち、どちらか一方のブロック７０に、ＮＡＮＤストリング束２０’が存在していれば、そのアクティブ用チャージポンプ４２ａを駆動させない。一方、ＳＢ＜０＞〜ＳＢ＜３＞のブロック７０の下部に配置されるスタンドバイ用チャージポンプ４２ｂを駆動させる。
【００９９】
また、スタンドバイ時、ＡＢ＜０＞〜ＡＢ＜１５＞のブロック７０の下部に配置されるアクティブ用チャージポンプ４２ａを駆動させない。一方、ＳＢ＜０＞〜ＳＢ＜３＞のブロック７０の下部に配置されるスタンドバイ用チャージポンプ４２ｂを駆動させる。
【０１００】
すなわち、ＳＢ＜０＞〜ＳＢ＜３＞のブロック７０の下部に配置される全てのスタンドバイ用チャージポンプ４２ｂを常に駆動させる。
【０１０１】
＜効果＞
上記第５の実施形態によれば、第３の実施形態および第４の実施形態と同様の効果を得ることができる。
【０１０２】
＜第６の実施形態＞
図１４（ａ）および（ｂ）を用いて、第６の実施形態に係る半導体記憶装置の制御方法について説明する。第６の実施形態は、書き込みおよび読み出し動作が行われるセルアレイ部Ａの下部に配置されるリングオシレータを駆動させず、書き込みおよび読み出し動作が行われないセルアレイ部Ａの下部に配置されるリングオシレータを駆動させてチャージポンプを通じて電圧を供給する例である。なお、第６の実施形態において、上記各実施形態と同様の点については説明を省略し、異なる点について説明する。
【０１０３】
図１４（ａ）は、第６の実施形態に係る一括加工型３次元メモリの１つのチップにおけるセルアレイ部Ａの概略的な平面図を示している。
【０１０４】
図１４（ａ）に示すように、本実施形態におけるリングオシレータ１４０は、各ＣＧ Blockに配置されている。具体的には、各ＣＧ Blockの下部に、アクティブ用リングオシレータ１４０ａおよびスタンドバイ用リングオシレータ１４０ｂが配置されている。なお、図示はしないが、各ＣＧ Blockの下部に、複数のチャージポンプ４２が配置されている。
【０１０５】
図１４（ｂ）は、第６の実施形態に係る電圧発生回路２の動作例を示している。
【０１０６】
図１４（ｂ）に示すように、電圧発生回路２は、アクティブ用チャージポンプ４２ａ、アクティブ用リングオシレータ１４０ａ、スタンドバイ用チャージポンプ４２ｂ、およびスタンドバイ用リングオシレータ１４０ｂで構成されている。
【０１０７】
アクティブ用リングオシレータ１４０ａは、アクティブ時にアクティブ用チャージポンプ４２ａにポンプクロックＰＭＰＣＬＣＫ，／ＰＭＰＣＬＣＫ信号を出力する。アクティブ用チャージポンプ４２ａは、ポンプクロックＰＭＰＣＬＣＫ，／ＰＭＰＣＬＣＫ信号に従い、電源電圧ＶＤＤより昇圧された電圧ＶＰＰを出力する。
【０１０８】
スタンドバイ用リングオシレータ１４０ｂは、アクティブ時およびスタンドバイ時にスタンドバイ用チャージポンプ４２ｂにポンプクロックＰＭＰＣＬＣＫ，／ＰＭＰＣＬＣＫ信号を出力する。スタンドバイ用チャージポンプ４２ｂは、ポンプクロックＰＭＰＣＬＣＫ，／ＰＭＰＣＬＣＫ信号に従い、電源電圧ＶＤＤより昇圧された電圧ＶＰＰを出力する。
【０１０９】
本実施形態において、選択ＣＧ Blockの下部に配置されるアクティブ用リングオシレータ１４０ａおよびスタンドバイ用リングオシレータ１４０ｂを駆動させ、非選択ＣＧ Blockの下部に配置されるアクティブ用リングオシレータ１４０ａおよびスタンドバイ用リングオシレータ１４０ｂの少なくとも１つを駆動させる。これにより、選択ＣＧ Blockにチャージポンプ４２を通じてＶＰＰ電位を供給する。
【０１１０】
＜効果＞
上記第６の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【０１１１】
さらに、本実施形態では、セルアレイ部Ａの下部に、チャージポンプ４２だけでなく、リングオシレータ１４０も配置されている。すなわち、セルアレイ部Ａの投影面積の領域内にリングオシレータ１４０が形成されるため、チップ全体としての面積の縮小を図ることができる。
【０１１２】
また、選択ＣＧ Blockの下部に配置されるチャージポンプ４２だけでなく、選択ＣＧ Blockの下部に配置されるリングオシレータ１４０を駆動させない。これは、チャージポンプ４２程ではないにせよ、リングオシレータ１４０も発振の際にセルアレイ部Ａにノイズを与える懸念があるためである。すなわち、選択ＣＧ Blockの下部に配置されるリングオシレータ１４０を駆動させないことで、さらなるノイズの低減を図ることができる。
【０１１３】
＜第７の実施形態＞
図１５を用いて、第７の実施形態に係る半導体記憶装置の制御方法について説明する。第７の実施形態は、リングオシレータがセルアレイ部Ａの下部ではなく、周辺に配置されている例である。なお、第７の実施形態において、上記各実施形態と同様の点については説明を省略し、異なる点について説明する。
【０１１４】
図１５は、第７の実施形態に係る一括加工型３次元メモリの１つのチップにおけるセルアレイ部Ａの概略的な平面図を示している。
【０１１５】
図１５に示すように、本実施形態におけるリングオシレータ１４０（アクティブ用リングオシレータ１４０ａおよびスタンドバイ用リングオシレータ１４０ｂ）は、セルアレイ部Ａの周辺に配置されている。なお、図示はしないが、各ＣＧ Blockの下部に、複数のチャージポンプ４２が配置されている。また、セルアレイ部Ａの周辺に、１つのリングオシレータ１４０に限らず、複数のリングオシレータ１４０が配置されていてもよい。
【０１１６】
＜効果＞
上記第７の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【０１１７】
さらに、本実施形態では、選択ＣＧ Blockの周辺に、リングオシレータ１４０が配置される。これにより、選択ＣＧ Blockの下部に配置されることで生じるリングオシレータ１４０のノイズをより低減することができる。すなわち、リングオシレータ１４０を選択ＣＧ Blockの下部に配置することで、信号線（ＶＰＰ線）とセルアレイとでカップリング容量が生じ、発振周波数が所望の値より小さくなり、所望の電位が出力されなくなる場合を懸念したものである。
【０１１８】
なお、上述した各実施形態において、ＮＭＯＳディクソン型のチャージポンプを用いて説明したが、これに限らない。ＮＭＯＳに限らず、ＰＭＯＳを用いてもよい。また、ディクソン型のチャージポンプに限らず、ダブラー型等のチャージポンプ、また他の全てのタイプのチャージポンプを用いてもよい。
【０１１９】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１２０】
１…制御回路、２…電圧発生回路、１０…基板、２０…ＮＡＮＤストリング、４２…チャージポンプ、４２ａ…アクティブ用チャージポンプ、４２ｂ…スタンドバイ用チャージポンプ、７０…ブロック、１４０…リングオシレータ、Ａ…セルアレイ部、Ｃ…柱状部、Ｄ…パイプ部、ＳＰ…Ｕ字状シリコンピラー、ＣＧ…コントロールゲート、ＭＴｒ…メモリセルトランジスタ。
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
従来のＬＳＩにおいて、素子はシリコン基板上の２次元平面内に集積されていた。このため、メモリの記憶容量を増加させるには、１つの素子の寸法を小さくする(微細化する)しかない。しかし、近年、その微細化もコスト的、技術的に困難なものになってきた。
【０００３】
素子の微細化のためにはフォトリソグラフィの技術の向上が必要である。現在のＡｒＦ液浸露光技術では４０ｎｍ付近のルールが解像限界となっており、さらなる微細化のためにはＥＵＶ（Extreme Ultra Violet）露光器の導入が必要である。しかし、ＥＵＶ露光器は、コストが非常に高く現実的ではない。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧などが物理的な限界点に達することが予想される。このため、デバイスとしての動作が困難になる可能性が高い。
【０００４】
上記問題を解決するため、メモリを３次元的に積層するアイデアが提案されている。しかし、一般的な３次元デバイスは、各層毎に少なくとも３回のリソグラフィ工程を必要とする。このリソグラフィ工程は、コストが高い。すなわち、３次元化することでメモリの記憶容量を増加させることはできるが、コストを低減することはできない。むしろ４層以上積層する場合、通常の２次元メモリよりもコストが増加してしまう。
【０００５】
このようなメモリの３次元化に伴うコスト問題に対して、一括加工型の３次元積層メモリが提案されている。この製造方法によれば、積層数によらず、一括して３次元積層メモリを形成することができる。このため、コストの増加を抑制することが可能になる。一括加工型３次元積層メモリにおいて、各ゲート電極とシリコンピラーとの交差位置にメモリセルとしてＭＯＮＯＳトランジスタが配置されている。
【０００６】
この一括加工型３次元積層メモリとして、積層方向にＵ字型にＮＡＮＤストリングが形成されたパイプ型のＮＡＮＤ型フラッシュメモリが提案されている。このパイプ型のＮＡＮＤ型フラッシュメモリでは、隣接する２つのシリコンピラーにより１つのＮＡＮＤストリングが形成されている。具体的には、それぞれのシリコンピラーの上端に選択ゲートが配置され、一方はビット線に接続され、他方はソース線に接続されている。また、これら隣接する２つのシリコンピラーは、下端においてパイプと呼ばれるトランジスタで接続されている。
【０００７】
このようなパイプ型の一括加工型３次元積層メモリにおいて、さらなる面積の縮小（微細化）を図るために、セルアレイの下にチャージポンプ（Charge Pump）等の電源回路、周辺回路、および制御回路等を埋め込むことが考えられている。
【０００８】
しかしながら、このような構造において、データの読み出しまたは書き込み時の信号がセルアレイの最下段に配置されるパイプ部分を通過する際、下部のチャージポンプが駆動することにより、信号にノイズを与える。これにより、誤書き込みまたは誤読み出しが生じる可能性がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−１１７０１８号公報
【特許文献２】特開２００９−１１７６６９号公報
【特許文献３】特開平１１−３１７５０１号公報
【特許文献４】特開２００４−５６１４０号公報
【特許文献５】特開２００９−２６６９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
微細化を図りつつ、書き込みおよび読み出し不良を抑制する半導体記憶装置を提供する。
【課題を解決するための手段】
【００１１】
本実施形態による半導体記憶装置は、マトリクス状に配置された複数のメモリセルストリングで構成されるセルアレイと、前記セルアレイの下部に配置され、前記セルアレイに電圧を印加する複数の電圧発生回路と、前記電圧発生回路を制御する制御回路と、を具備する。前記複数のメモリセルストリングは、基板に対して垂直方向に延び、カラム方向に並ぶ一対の柱状部、および前記一対の柱状部の下端を連結させるように形成された連結部を有する半導体層と、前記柱状部と直交してロウ方向に延び、前記基板に対して垂直方向に積層された複数のコントロールゲートと、前記柱状部と複数の前記コントロールゲートとの各交差部に形成され、前記基板に対して垂直方向に直列に接続された複数のメモリセルトランジスタと、を含む。前記制御回路は、書き込みおよび読み出し動作時に、複数の前記電圧発生回路のうち、複数の前記メモリセルストリングのうちの書き込みおよび読み出し対象の前記メモリストリングにノイズを与える前記電圧発生回路を駆動させず、複数の前記メモリセルストリングのうちの書き込みおよび読み出し対象の前記メモリストリングにノイズを与えない前記電圧発生回路を駆動させる。
【図面の簡単な説明】
【００１２】
【図１】本実施形態に係る半導体記憶装置の全体構成を示すブロック図。
【図２】本実施形態に係る半導体記憶装置の構成を示す斜視図。
【図３】第１の実施形態に係る半導体記憶装置のセルアレイを概略的に示す平面図。
【図４】第１の実施形態に係る半導体記憶装置のチャージポンプの動作を概略的に示す平面図。
【図５】第２の実施形態に係る半導体記憶装置のセルアレイを概略的に示す平面図。
【図６】第２の実施形態に係る半導体記憶装置のセルアレイの各エリアのアドレスを示す平面図。
【図７】第２の実施形態に係る半導体記憶装置のセルアレイの各ブロックのアドレスを示す平面図。
【図８】第２の実施形態に係る半導体記憶装置のチャージポンプの動作を示す回路図。
【図９】第２の実施形態に係る半導体記憶装置のチャージポンプを示す回路図。
【図１０】第３の実施形態に係る半導体記憶装置のチャージポンプの動作を示す回路図。
【図１１】第３の実施形態に係る半導体記憶装置のチャージポンプを示す回路図。
【図１２】第４の実施形態に係る半導体記憶装置のチャージポンプの動作を示す回路図。
【図１３】第５の実施形態に係る半導体記憶装置のチャージポンプの動作を示す回路図。
【図１４】図１４（ａ）は、第６の実施形態に係る半導体記憶装置のリングオシレータの動作を概略的に示す平面図、図１４（ｂ）は、第６の実施形態に係る半導体記憶装置の電圧発生回路の動作を示すブロック図。
【図１５】第７の実施形態に係る半導体記憶装置のリングオシレータの動作を概略的に示す平面図。
【発明を実施するための形態】
【００１３】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【００１４】
＜全体構成例＞
図１を用いて、本実施形態に係る半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の全体構成について説明する。
【００１５】
図１は、本実施形態に係る半導体記憶装置のブロック図を示している。
【００１６】
図１に示すように、半導体記憶装置は、制御回路１、電圧発生回路（チャージポンプ等）２、ロウデコーダ３、カラムデコーダ４、センスアンプＳ／Ａ５、およびメモリセルアレイ６を備えている。
【００１７】
制御回路１は、電圧発生回路２に電気的に接続され、書き込み時、読み出し時および消去時におけるメモリセルのワード線やビット線に供給する電圧を制御するように構成されている。
【００１８】
電圧発生回路２は、ロウデコーダ３、カラムゲート４、センスアンプＳ／Ａ５に電気的に接続され、制御回路１の制御に従い、これらの回路に必要な電圧を生成および供給するように構成されている。
【００１９】
ロウデコーダ３は、書き込み時、読み出し時および消去時にワード線を選択し、電圧発生回路２より供給される電圧を選択したワード線に印加するように構成されている。
【００２０】
カラムデコーダ４は、書き込み時、読み出し時および消去時にビット線を選択し、電圧発生回路２より供給される電圧を選択したビット線に印加するように構成されている。
【００２１】
センスアンプＳ／Ａ５は、メモリセルからビット線に読み出されたデータを増幅するように構成されている。なお、センスアンプＳ／Ａ５は、カラムデコーダ３と一体であってもよい。
【００２２】
メモリセルアレイ６は、基板に垂直方向に形成される複数のＮＡＮＤストリングで構成される複数のブロック１〜ｎを備えている。本実施形態において、メモリセルアレイ６は、３次元的に積層された構造を有する。
【００２３】
なお、図１には示さないが、本実施形態において、電圧発生回路２は、メモリセルアレイ６の下部に配置されている。
【００２４】
＜構造＞
図２を用いて、本実施形態に係る半導体記憶装置の構造について説明する。
【００２５】
図２は、本実施形態に係る一括加工型３次元メモリの斜視図を示している。ここで、ロウ方向は積層方向に直交する方向であり、カラム方向は積層方向およびロウ方向に直交する方向である。
【００２６】
図２に示すように、一括加工型３次元メモリは、セルアレイ部Ａ、および回路部Ｂを有している。
【００２７】
セルアレイ部Ａは、複数のＮＡＮＤストリング（メモリセルストリング）２０を含んでいる。各ＮＡＮＤストリング２０は、複数のメモリセルトランジスタＭＴｒ、および２つの選択トランジスタＳＴｒを有している。
【００２８】
複数のメモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰと複数のコントロールゲートＣＧとの各交差位置に形成されている。各メモリセルトランジスタＭＴｒは、Ｕ字状シリコンピラーＳＰとコントロールゲートＣＧとの間に、図示せぬ電荷蓄積層を備え、ＭＯＮＯＳ構造を有している。
【００２９】
２つの選択トランジスタＳＴｒは、Ｕ字状シリコンピラーＳＰと２つの選択ゲートＳＧとの各交差位置に形成されている。２つの選択トランジスタＳＴｒはともに、Ｕ字状シリコンピラーＳＰの上端に形成されている。一方の選択トランジスタＳＴｒは上部側でソース線ＳＣに接続され、他方の選択トランジスタＳＴｒは上部側でビット線ＢＬに接続されている。ビット線ＢＬの上部には、配線層Ｍ２が設けられている。
【００３０】
Ｕ字状シリコンピラーＳＰは、ロウ方向からみてＵ字状に形成されている。このＵ字状シリコンピラーＳＰは、積層方向に延びる一対の柱状部Ｃ、および一対の柱状部Ｃの下端を連結させるように形成されたパイプ部Ｄを有している。パイプ部Ｄは、バックゲートＢＧ内に設けられ、バックゲートトランジスタＢＧＴｒを構成している。また、Ｕ字状シリコンピラーＳＰは、一対の柱状部Ｃの中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、Ｕ字状シリコンピラーＳＰは、ロウ方向およびカラム方向から構成される面内にマトリクス状となるように配置されている。
【００３１】
複数のコントロールゲートＣＧは、バックゲートＢＧの上部に積層され、Ｕ字状シリコンピラーＳＰの柱状部Ｃに直交するように配置されている。各コントロールゲートＣＧは、ロウ方向に平行に延びている。また、各コントロールゲートＣＧは、カラム方向に隣接する２つのＮＡＮＤストリング２０におけるＵ字状シリコンピラーＳＰのうちの隣接する２つの柱状部Ｃに交差するように形成されている。さらに、各コントロールゲートＣＧは、カラム方向において、互いに絶縁分離してラインアンドスペースで形成されている。
【００３２】
選択ゲートＳＧは、最上部のコントロールゲートＣＧの上部に設けられている。各選択ゲートＳＧは、ロウ方向に平行に延びている。各選択ゲートＳＧは、Ｕ字状シリコンピラーＳＰの各柱状部Ｃに交差するように形成され、カラム方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００３３】
バックゲートＢＧは、最下部のコントロールゲートＣＧの下部に設けられている。バックゲートＢＧは、Ｕ字状シリコンピラーＳＰのパイプ部Ｄの下部を覆うように、ロウ方向およびカラム方向に２次元的に広がって形成されている。
【００３４】
ソース線ＳＣは、選択ゲートＳＧの上部に設けられている。ソース線ＳＣは、カラム方向に隣接する２つのＮＡＮＤストリング２０におけるＵ字状シリコンピラーＳＰのうちの隣接する２つの柱状部Ｃに交差するように形成されている。ソース線ＳＣは、ロウ方向に平行に延びている。
【００３５】
複数のビット線ＢＬは、ソース線ＳＣよりも上方に設けられている。各ビット線ＢＬは、カラム方向に延び、ロウ方向において互いに絶縁分離してラインアンドスペースで形成されている。
【００３６】
回路部Ｂは、例えば、基板１０上に形成されたトランジスタＴｒ、トランジスタＴｒ上に形成された第１配線層Ｍ０、および第１配線層Ｍ０上に形成された第２配線層Ｍ１を有している。
【００３７】
これらトランジスタＴｒ、第１配線層Ｍ０、第２配線層Ｍ１（例えば、アルミニウム配線）、および図示せぬキャパシタ等で、図１に示すチャージポンプ４２等が構成されている。
【００３８】
本実施形態において、この回路部Ｂ（チャージポンプ４２等）は、セルアレイ部Ａの下部に設けられている。より具体的には、回路部Ｂは、パイプ部Ｄが設けられたバックゲートＢＧの下部に形成されている。このようなパイプ部Ｄの下部に回路部Ｂが設けられた構造において、以下の問題が生じる。
【００３９】
ビット線ＢＬ中のデータがビット線ＢＬ側の選択ゲートＳＧを通じて、ソース線ＳＣ側の選択ゲートＳＧの下部のメモリセルトランジスタＭＴｒ（メモリセル）に書き込まれる場合を考える。このとき、データ信号は、ビット線ＢＬに接続される柱状部Ｃを下降し、セルアレイ部Ａ部の最下部に配置されるパイプ部Ｄを通過してソース線ＳＣ側の柱状部Ｃを再度上昇し、所望のメモリセルに書き込まれる。すなわち、データ信号がパイプ部Ｄを通過する際、パイプ部Ｄの下部（直下）に配置されるチャージポンプ４２によってデータ信号にノイズが混入する。
【００４０】
一方、書き込まれる所望のメモリセルがビット線ＢＬからみてパイプ部Ｄより手前側（ビット線ＢＬに接続される柱状部Ｃ側）にある場合であっても、チャージポンプ４２によるノイズはパイプ部Ｄを介して柱状部Ｃに伝わり、データ信号に混入する。
【００４１】
低抵抗化を図るため、チャージポンプ４２のＭＯＳキャパシタのゲートとして配線層Ｍ１が裏打ちされ、配線層Ｍ１とセルアレイ部Ａの最下部のパイプ部Ｄとの距離は近い。このため、チャージポンプ４２のノイズは、無視できない大きさとなっている。その結果、パイプ部Ｄの直下に配置されるチャージポンプ４２のノイズは、信号の誤読み出し、誤書き込みの原因となる。
【００４２】
これに対し、本実施形態は、最下部のパイプ部Ｄを介してＮＡＮＤストリング２０のデータ信号に混入されるチャージポンプ４２からのノイズをできる限り最小化することを目的とする。
【００４３】
＜第１の実施形態＞
図３および図４を用いて、第１の実施形態に係る半導体記憶装置の制御方法について説明する。第１の実施形態は、書き込みおよび読み出し動作が行われるセルアレイの下部に配置されるチャージポンプは駆動されず、書き込みおよび読み出し動作が行われないセルアレイの下部に配置されるチャージポンプを駆動させて電圧を供給する例である。
【００４４】
図３は、第１の実施形態に係る一括加工型３次元メモリの１つのチップにおけるセルアレイ部Ａの概略的な平面図を示している。
【００４５】
図３に示すように、１つのチップにおけるセルアレイ部Ａは、複数のコントロールゲートブロック（ＣＧ Block）で構成されている。図３において、１つのチップは、４つのＣＧ Blockで構成されている。
【００４６】
各ＣＧ Blockは、複数のセルアレイ領域３０−１、および複数のセルアレイ領域３０−１の周辺に設けられるセルアレイ周辺領域３０−２を含んでいる。各セルアレイ領域３０−１には、図示せぬＮＡＮＤストリングが配置されている。また、各セルアレイ周辺領域３０−２には、ロウデコーダ３等が配置されている。
【００４７】
１つのチップにおいて、コントロールゲートブロックセレクタ（ＣＧ Block Selector）３０は、書き込みおよび読み出し動作時に、各ＣＧ Blockに接続された信号線３１のうち１つの信号線３１を選択する。これにより、選択された信号線３１に接続されたＣＧ Blockを選択ＣＧ Blockとし、それ以外の信号線３１に接続されたＣＧ Blockを非選択ＣＧ Blockとする。すなわち、選択ＣＧ Blockにおけるセルアレイ領域３０−１に対して書き込みおよび読み出し動作が行われ、非選択ＣＧ Blockにおけるセルアレイ領域３０−１に対して書き込みおよび読み出し動作が行われない。
【００４８】
図４は、第１の実施形態に係る一括加工型３次元メモリの１つのチップにおける回路部Ｂの概略的な平面図を示している。
【００４９】
図４に示すように、１つのチップにおける回路部Ｂは、複数の領域（図４において、４つの領域）で構成されている。上述したように、この回路部Ｂは、セルアレイ部Ａの下部に設けられている。すなわち、図４に示す複数の領域は、図３に示す複数のＣＧ Blockに対応している。この回路部Ｂにおける各領域には、電圧発生回路２として複数のチャージポンプ４２が配置されている。
【００５０】
１つのチップにおいて、チャージポンプドライバ（Charge Pump Driver）４０は、書き込みおよび読み出し動作時に、制御線４１を介して、セルアレイ部Ａにおける非選択ＣＧ Blockに対応する領域のチャージポンプ４２を駆動させる（活性にする）。すなわち、選択ＣＧ Blockの下部に配置されるチャージポンプ４２を駆動させず（非活性にし）、非選択ＣＧ Blockの下部に配置されるチャージポンプ４２を駆動させる。したがって、セルアレイ部Ａにおける選択ＣＧ Blockに対して、非選択ＣＧ Blockの下部に配置される回路部Ｂにおけるチャージポンプ４２によって電圧が供給される。
【００５１】
なお、上述した動作の制御は、図１に示す制御回路１によって実行される。
【００５２】
＜効果＞
上記第１の実施形態によれば、セルアレイ部Ａの下部にチャージポンプ４２等を含む回路部Ｂが配置されている。すなわち、セルアレイ部Ａの投影面積の領域内に回路部Ｂが形成されるため、チップ全体としての面積の縮小を図ることができる。
【００５３】
また、本実施形態では、書き込みおよび読み出し動作時、選択された（書き込みおよび読み出し対象の）ＣＧ Blockの下部に配置されるチャージポンプ４２を駆動させない。すなわち、選択ＣＧ Blockに対して、非選択の（書き込みおよび読み出し非対象の）ＣＧ Blockの下部に配置されるチャージポンプ４２によって電圧が供給される。これにより、選択されたＣＧ Blockにおいて、書き込みおよび読み出し時のデータ信号に混入されるノイズを低減することができる。したがって、書き込みおよび読み出し不良を抑制することができる。
【００５４】
＜第２の実施形態＞
図５乃至図９を用いて、第２の実施形態に係る半導体記憶装置の制御方法について説明する。第１の実施形態では、チップ内をＣＧ Block単位に分割してチャージポンプの駆動を制御した。これに対し、第２の実施形態は、ＣＧ Blockをさらに細分化してチャージポンプの駆動を制御する例である。なお、第２の実施形態において、第１の実施形態と同様の点については説明を省略し、異なる点について説明する。
【００５５】
図５および図６は、第２の実施形態に係る一括加工型３次元メモリの１つのチップにおけるセルアレイ部Ａの概略的な平面図を示している。
【００５６】
図５に示すように、選択ＣＧ Blockは、例えば８個のエリア５０に分割される。より具体的には、図６に示すように、１つのチップは例えば４ロウ（行）×８カラム（列）に細分化され、各エリア５０は「Ｒ＜０＞〜Ｒ＜３＞，Ｃ＜０＞〜Ｃ＜７＞」でアドレスが割り付けられる。このエリア５０毎に、ロウデコーダ３等によって、さらに書き込みおよび読み出し対象のＮＡＮＤストリング２０が選択される。図示はしないが、１つのエリア５０は、数Ｋ本（例えば２２Ｋ本）のＮＡＮＤストリング２０を含んでいる。
【００５７】
このとき、図５に示すように、１つのエリア５０において、数Ｋ本のＮＡＮＤストリングのうち、数本（例えば８本）単位のＮＡＮＤストリング（以下、ＮＡＮＤストリング束２０’と称す）が選択される。すなわち、選択ＣＧ Blockの下部の全てのチャージポンプ４２の駆動をとめると、実際に選択されていない（書き込みおよび読み出し動作が行われていない）ＮＡＮＤストリング２０の下部のチャージポンプ４２まで過剰にとめてしまうことになる。すなわち、非活性となるチャージポンプ４２の領域が大きすぎ、結局トータルとしてのチャージポンプ４２が占める面積を大きくせざるを得なくなる。
【００５８】
これに対し、第２の実施形態では、１つのエリア５０を複数のＮＡＮＤストリング２０を含む複数のブロックにさらに細分化し、各ブロックにチャージポンプ４２を配置させ、これらを制御する。
【００５９】
図７は、１つのエリア５０における各ブロックのアドレスを示している。
【００６０】
図７に示すように、１つのエリア５０は、複数のＮＡＮＤストリング２０を含む例えば２０個のブロック７０にさらに細分化されている。各ブロック７０は、「ＡＢ＜０＞〜ＡＢ＜１５＞」または「ＳＢ＜０＞〜ＳＢ＜３＞」でアドレスが割り付けられる。なお、ＡＢ＜０＞〜ＡＢ＜１５＞のブロック７０にはアクティブ時に駆動するアクティブ用チャージポンプ（Active用 Charge Pump）、ＳＢ＜０＞〜ＳＢ＜３＞のブロック７０にはスタンドバイ時に駆動するスタンドバイ用チャージポンプ（Standby用 Charge Pump）がそれぞれ、セルアレイ部Ａの下部に配置されている。
【００６１】
ここで、図示するように、例えば、選択されたＮＡＮＤストリング束２０’がＡＢ＜０＞、ＡＢ＜４＞、ＡＢ＜８＞、ＡＢ＜９＞、ＡＢ＜１２＞、ＡＢ＜１３＞、ＳＢ＜０＞、およびＳＢ＜１＞のブロック７０に存在している場合を考える。なお、図５および図７において、ＮＡＮＤストリング束２０’は、平面内に示されているが、実際は紙面奥行き方向に向かって形成されている。
【００６２】
図８は、１つのエリア５０におけるセルアレイ部Ａの下部に配置されたチャージポンプ４２の回路図を示している。ここで、チャージポンプ４２上にＮＡＮＤストリング束２０’が存在していないブロック７０は○で示され、ＮＡＮＤストリング束２０’が存在しているブロック７０は×で示される。
【００６３】
図８に示すように、本実施形態では、各ブロック７０の下部に１つのチャージポンプ４２が配置されている。図７に示すように、選択されたＮＡＮＤストリング束２０’がＡＢ＜０＞、ＡＢ＜４＞、ＡＢ＜８＞、ＡＢ＜９＞、ＡＢ＜１２＞、ＡＢ＜１３＞、ＳＢ＜０＞、およびＳＢ＜１＞のブロック７０に存在している場合、これらのブロック７０の下部に配置されるチャージポンプ４２を駆動させず、その他のブロック７０の下部に配置されるチャージポンプ４２を駆動させる。すなわち、あるチャージポンプ４２が選択ＣＧ Blockの下部に配置される場合であっても、実際に選択されるＮＡＮＤストリング束２０’の存在していないブロック７０の下部に配置されていれば、そのチャージポンプ４２（ここでは、ＡＢ＜１＞〜ＡＢ＜３＞、ＡＢ＜５＞〜ＡＢ＜７＞、ＡＢ＜１０＞、ＡＢ＜１１＞、ＡＢ＜１４＞〜ＡＢ＜１５＞、ＳＢ＜２＞、ＳＢ＜３＞のブロック７０の下部に配置されるチャージポンプ４２）を駆動させる。これにより、できる限り、駆動させないチャージポンプ４２を減らすようにする。
【００６４】
図９は、本実施形態におけるチャージポンプ４２の回路図の一例を示している。
【００６５】
図９に示すように、本実施形態におけるチャージポンプ４２は、例えば、ＮＭＯＳディクソン型のチャージポンプである。具体的には、チャージポンプ４２において、電源ノードと昇圧出力ノードの間に、ダイオード接続された複数個のＮＭＯＳトランジスタ（ここでは、７個のＮＭＯＳトランジスタＴｒ１〜Ｔｒ７）が直列接続される。すなわち、各ＮＭＯＳトランジスタのドレインとゲートを共通接続して、一方向の電荷転送を行うダイオードとして動作させている。
【００６６】
また、ＮＭＯＳトランジスタＴｒ２〜Ｔｒ７のそれぞれの接続ノードに、容量カップリングによりその電位を制御するためのキャパシタＣ１〜Ｃ６の各一端が接続される。奇数番目のキャパシタＣ１，Ｃ３，Ｃ５と偶数番目のキャパシタＣ２，Ｃ４，Ｃ６の他端にはそれぞれ、逆相駆動となるように、ポンプクロックＰＭＰＣＬＣＫ，／ＰＭＰＣＬＣＫが与えられる。これにより、昇圧出力ノードには、電源電圧ＶＤＤより昇圧された電圧ＶＰＰを出力することができる。なお、図８に示すように、各チャージポンプ４２の昇圧出力ノードは共通に接続されている。
【００６７】
ポンプクロックＰＭＰＣＬＣＫ，／ＰＭＰＣＬＣＫ信号は、ロジック回路を介して出力される。図９において、「Ｒ＜２＞，Ｃ＜０＞」のエリア５０で、かつＡＢ＜０＞のブロック７０のチャージポンプ４２が駆動する場合のロジック回路（ＡＮＤゲート９０ａ，９０ｂおよびインバータ９１ａ，９１ｂ）を示している。
【００６８】
具体的には、「Ｒ＜２＞，Ｃ＜０＞」のエリア５０が選択され、ＮＡＮＤストリング束２０’がＡＢ＜０＞のブロック７０に存在しない場合、ポンプクロックＰＭＰＣＬＣＫ，／ＰＭＰＣＬＣＫ信号は出力される。すなわち、ポンプクロックＰＭＰＣＬＣＫ，／ＰＭＰＣＬＣＫ信号＝“Ｈ”、Ｒ＜２＞信号＝“Ｈ”、Ｃ＜０＞信号＝“Ｈ”で、かつＡＢ＜０＞信号＝“Ｌ”の場合、４入力ＡＮＤゲート９０ａ，９０ｂ＝“Ｈ”となり、ポンプクロックＰＭＰＣＬＣＫ，／ＰＭＰＣＬＣＫ信号は出力される。したがって、このとき、「Ｒ＜２＞，Ｃ＜０＞」のエリア５０で、かつＡＢ＜０＞のブロック７０のチャージポンプ４２は駆動する。
【００６９】
しかしながら、本実施形態において（図７において）、ＮＡＮＤストリング束２０’がＡＢ＜０＞のブロック７０に存在する。このため、ＡＢ＜０＞信号＝“Ｈ”であり、４入力ＡＮＤゲート９０ａ，９０ｂ＝“Ｌ”となる。したがって、このとき、「Ｒ＜２＞，Ｃ＜０＞」のエリア５０で、かつＡＢ＜０＞のブロック７０のチャージポンプ４２は駆動しない。
【００７０】
＜効果＞
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００７１】
さらに、本実施形態では、１つのＣＧ Blockを複数のエリア５０に分割し、さらに１つのエリア５０を複数のブロック７０に細分化し、各ブロック７０にチャージポンプ４２を配置させる。書き込みおよび読み出し動作時、選択ＣＧ Blockのうち、実際に選択されたＮＡＮＤストリング束２０’が存在するブロック７０の下部に配置されたチャージポンプ４２を駆動させない。すなわち、選択ＮＡＮＤストリング束２０’に対して、非選択ＣＧ Blockの下部に配置されるチャージポンプ４２だけでなく、選択ＣＧ BlockであってもＮＡＮＤストリング束２０’が存在しないブロック７０の下部に配置されるチャージポンプ４２によっても電圧が供給される。これにより、駆動しないチャージポンプ４２の数を減らすことができる。このため、トータルとしてのチャージポンプ４２の数が少なくても十分な大きさの供給電圧を発生することができ、その結果、トータルとしてのチャージポンプ４２が占める面積を縮小することができる。
【００７２】
＜第３の実施形態＞
図１０および図１１を用いて、第３の実施形態に係る半導体記憶装置の制御方法について説明する。第３の実施形態は、第２の実施形態の変形例であり、２つのブロックに１つのチャージポンプを配置させ、これらを制御する例である。なお、第３の実施形態において、上記各実施形態と同様の点については説明を省略し、異なる点について説明する。
【００７３】
図１０は、１つのエリア５０におけるセルアレイ部Ａの下部に配置されたチャージポンプ４２の回路図を示している。
【００７４】
図１０に示すように、本実施形態では、隣接する２つのブロック７０の下部に１つのチャージポンプ４２が配置されている。具体的には、隣接するＡＢ＜０＞およびＡＢ＜１＞のブロック７０〜ＡＢ＜１４＞およびＡＢ＜１５＞のブロック７０、隣接するＳＢ＜０＞およびＳＢ＜１＞のブロック７０、ＳＢ＜２＞およびＳＢ＜３＞のブロック７０のそれぞれに、１つのチャージポンプ４２が配置されている。
【００７５】
図７に示すように、選択されたＮＡＮＤストリング束２０’がＡＢ＜０＞、ＡＢ＜４＞、ＡＢ＜８＞、ＡＢ＜９＞、ＡＢ＜１２＞、ＡＢ＜１３＞、ＳＢ＜０＞、およびＳＢ＜１＞のブロック７０に存在している場合、これらのブロック７０の下部に配置されるチャージポンプ４２を駆動させず、その他のブロック７０の下部に配置されるチャージポンプ４２を駆動させる。このとき、１つのチャージポンプ４２が配置されている２つのブロック７０のうち、どちらか一方のブロック７０に、ＮＡＮＤストリング束２０’が存在していれば、そのチャージポンプ４２を駆動させない。
【００７６】
図１１は、本実施形態におけるチャージポンプ４２の回路図の一例を示している。
【００７７】
図１１に示すように、チャージポンプ４２において、電源ノードと昇圧出力ノードの間には、ダイオード接続された複数個のＮＭＯＳトランジスタ（ここでは、７個のＮＭＯＳトランジスタＴｒ１〜Ｔｒ７）が直列接続される。すなわち、各ＮＭＯＳトランジスタのドレインとゲートを共通接続して、一方向の電荷転送を行うダイオードとして動作させている。
【００７８】
また、ＮＭＯＳトランジスタＴｒ２〜Ｔｒ７のそれぞれの接続ノードには、容量カップリングによりその電位を制御するためのキャパシタＣ１〜Ｃ６の各一端が接続される。奇数番目のキャパシタＣ１，Ｃ３，Ｃ５と偶数番目のキャパシタＣ２，Ｃ４，Ｃ６の他端にはそれぞれ、逆相駆動となるように、ポンプクロックＰＭＰＣＬＣＫ，／ＰＭＰＣＬＣＫが与えられる。これにより、昇圧出力ノードには、電源電圧ＶＤＤより昇圧された電圧ＶＰＰを出力することができる。
【００７９】
これらポンプクロックＰＭＰＣＬＣＫ，／ＰＭＰＣＬＣＫ信号は、ロジック回路を介して出力される。図１１において、「Ｒ＜２＞，Ｃ＜０＞」のエリア５０で、かつＡＢ＜０＞およびＡＢ＜１＞のブロック７０のチャージポンプ４２が駆動する場合のロジック回路（ＡＮＤゲート１１０ａ，１１０ｂおよびＮＯＲゲート１１１ａ，１１１ｂ）を示している。
【００８０】
具体的には、「Ｒ＜２＞，Ｃ＜０＞」のエリア５０が選択され、ＮＡＮＤストリング束２０’がＡＢ＜０＞およびＡＢ＜１＞のブロック７０に存在しない場合、ポンプクロックＰＭＰＣＬＣＫ，／ＰＭＰＣＬＣＫ信号は出力される。すなわち、ＡＢ＜０＞信号＝“Ｌ”およびＡＢ＜１＞信号＝“Ｌ”の場合、２入力ＮＯＲゲート１１１ａ，１１１ｂ＝“Ｈ”となる。さらに、ポンプクロックＰＭＰＣＬＣＫ，／ＰＭＰＣＬＣＫ信号＝“Ｈ”、Ｒ＜２＞信号＝“Ｈ”、Ｃ＜０＞信号＝“Ｈ”で、４入力ＡＮＤゲート１１０ａ，１１０ｂ＝“Ｈ”となり、ポンプクロックＰＭＰＣＬＣＫ，／ＰＭＰＣＬＣＫ信号は出力される。したがって、「Ｒ＜２＞，Ｃ＜０＞」のエリア５０で、かつＡＢ＜０＞およびＡＢ＜１＞のブロック７０のチャージポンプ４２は駆動する。
【００８１】
しかしながら、本実施形態において（図７において）、ＮＡＮＤストリング束２０’がＡＢ＜０＞のブロック７０に存在する。このため、ＡＢ＜０＞信号＝“Ｈ”であり、２入力ＮＯＲゲート１１１ａ，１１１ｂ＝“Ｌ”となる。このため、４入力ＡＮＤゲート１１０ａ，１１０ｂ＝“Ｌ”となる。したがって、「Ｒ＜２＞，Ｃ＜０＞」のエリア５０で、かつＡＢ＜０＞およびＡＢ＜１＞のブロック７０のチャージポンプ４２は駆動しない。
【００８２】
＜効果＞
上記第３の実施形態によれば、第２の実施形態と同様の効果を得ることができる。
【００８３】
さらに、本実施形態では、２つのブロック７０に１つのチャージポンプ４２を配置させる。これにより、第２の実施形態に比べ、トータルのチャージポンプ４２の数を少なくすることができる。その結果、トータルのチャージポンプ４２が占める面積をより縮小することができる。特に、本実施形態は、トータルのチャージポンプ４２が占める面積がセルアレイ部Ａの投影面積を超えてしまう場合などに有効である。
【００８４】
なお、本実施形態において、２つのブロック７０に１つのチャージポンプ４２を配置させる例を示したが、これに限らない。すなわち、複数のブロック７０に１つのチャージポンプ４２を配置させてもよい。
【００８５】
＜第４の実施形態＞
図１２を用いて、第４の実施形態に係る半導体記憶装置の制御方法について説明する。第４の実施形態は、第２の実施形態の変形例であり、選択されたＮＡＮＤストリング束が存在するブロックの下部に配置されたスタンドバイ用チャージポンプを駆動させる例である。なお、第４の実施形態において、上記各実施形態と同様の点については説明を省略し、異なる点について説明する。
【００８６】
図１２は、１つのエリア５０におけるセルアレイ部Ａの下部に配置されたアクティブ用チャージポンプ４２ａおよびスタンドバイ用チャージポンプ４２ｂの回路図を示している。
【００８７】
図１２に示すように、本実施形態では、１つのエリア５０において、ＡＢ＜０＞〜ＡＢ＜１５＞のブロック７０のそれぞれにアクティブ用チャージポンプ４２ａが配置され、ＳＢ＜０＞〜ＳＢ＜３＞のブロック７０のそれぞれにスタンドバイ用チャージポンプ４２ｂが配置されている。アクティブ用チャージポンプ４２ａは、アクティブ時（チップイネーブル信号が入力された、書き込みおよび読み出し動作時）に駆動する。スタンドバイ用チャージポンプ４２ｂは、アクティブ時およびスタンドバイ時（チップイネーブル信号が入力されず、書き込みおよび読み出し動作の待機時）に駆動する。
【００８８】
図７に示すように、選択されたＮＡＮＤストリング束２０’がＡＢ＜０＞、ＡＢ＜４＞、ＡＢ＜８＞、ＡＢ＜９＞、ＡＢ＜１２＞、ＡＢ＜１３＞、ＳＢ＜０＞、およびＳＢ＜１＞のブロック７０に存在している場合を考える。
【００８９】
アクティブ時、ＡＢ＜０＞、ＡＢ＜４＞、ＡＢ＜８＞、ＡＢ＜９＞、ＡＢ＜１２＞、およびＡＢ＜１３＞のブロック７０の下部に配置されるアクティブ用チャージポンプ４２ａを駆動させず、その他のブロック７０の下部に配置されるアクティブ用チャージポンプ４２ａを駆動させる。一方、ＳＢ＜０＞〜ＳＢ＜３＞のブロック７０の下部に配置されるスタンドバイ用チャージポンプ４２ｂを駆動させる。
【００９０】
また、スタンドバイ時、ＡＢ＜０＞〜ＡＢ＜１５＞のブロック７０の下部に配置されるアクティブ用チャージポンプ４２ａを駆動させない。一方、ＳＢ＜０＞〜ＳＢ＜３＞のブロック７０の下部に配置されるスタンドバイ用チャージポンプ４２ｂを駆動させる。
【００９１】
すなわち、ＳＢ＜０＞〜ＳＢ＜３＞のブロック７０の下部に配置される全てのスタンドバイ用チャージポンプ４２ｂを常に駆動させる。これは、スタンドバイ用チャージポンプ４２ｂの周波数がアクティブ用チャージポンプ４２ａに比べて小さいからである。このため、ＳＢ＜０＞〜ＳＢ＜３＞のブロック７０に選択されたＮＡＮＤストリング束２０’が存在している場合にその下部に配置されたスタンドバイ用チャージポンプ４２ｂを駆動させても、セルアレイ部Ａへのノイズは少ない。
【００９２】
＜効果＞
上記第４の実施形態によれば、第２の実施形態と同様の効果を得ることができる。
【００９３】
さらに、本実施形態では、選択されたＮＡＮＤストリング束２０’の存在の有無に関わらず、ＳＢ＜０＞〜ＳＢ＜３＞のブロック７０の下部に配置される全てのスタンドバイ用チャージポンプ４２ｂを常に駆動させる。すなわち、アクティブ時およびスタンドバイ時に、全てのスタンドバイ用チャージポンプ４２ｂを駆動させる。これにより、アクティブ状態からスタンドバイ状態、またはスタンドバイ状態からアクティブ状態への移行の際、電位変動を小さくすることができる。したがって、アクティブ時の動作速度を速くすることができる。
【００９４】
＜第５の実施形態＞
図１３を用いて、第５の実施形態に係る半導体記憶装置の制御方法について説明する。第５の実施形態は、第４の実施形態を第３の実施形態に適用させた例である。なお、第５の実施形態において、上記各実施形態と同様の点については説明を省略し、異なる点について説明する。
【００９５】
図１３は、１つのエリア５０におけるセルアレイ部Ａの下部に配置されたアクティブ用チャージポンプ４２ａおよびスタンドバイ用チャージポンプ４２ｂの回路図を示している。
【００９６】
図１３に示すように、本実施形態では、隣接する２つのブロック７０の下部に１つのチャージポンプ４２が配置されている。具体的には、隣接するＡＢ＜０＞およびＡＢ＜１＞のブロック７０〜ＡＢ＜１４＞およびＡＢ＜１５＞のブロック７０のそれぞれに１つのアクティブ用チャージポンプ４２ａが配置され、隣接するＳＢ＜０＞およびＳＢ＜１＞のブロック７０、ＳＢ＜２＞およびＳＢ＜３＞のブロック７０のそれぞれに１つのスタンドバイ用チャージポンプ４２ｂが配置されている。アクティブ用チャージポンプ４２ａは、アクティブ時に駆動する。スタンドバイ用チャージポンプ４２ｂは、アクティブ時およびスタンドバイ時に駆動する。
【００９７】
図７に示すように、選択されたＮＡＮＤストリング束２０’がＡＢ＜０＞、ＡＢ＜４＞、ＡＢ＜８＞、ＡＢ＜９＞、ＡＢ＜１２＞、ＡＢ＜１３＞、ＳＢ＜０＞、およびＳＢ＜１＞のブロック７０に存在している場合を考える。
【００９８】
アクティブ時、ＡＢ＜０＞、ＡＢ＜４＞、ＡＢ＜８＞、ＡＢ＜９＞、ＡＢ＜１２＞、およびＡＢ＜１３＞のブロック７０の下部に配置されるアクティブ用チャージポンプ４２ａを駆動させず、その他のブロック７０の下部に配置されるアクティブ用チャージポンプ４２ａを駆動させる。このとき、１つのアクティブ用チャージポンプ４２ａが配置されている２つのブロックのうち、どちらか一方のブロック７０に、ＮＡＮＤストリング束２０’が存在していれば、そのアクティブ用チャージポンプ４２ａを駆動させない。一方、ＳＢ＜０＞〜ＳＢ＜３＞のブロック７０の下部に配置されるスタンドバイ用チャージポンプ４２ｂを駆動させる。
【００９９】
また、スタンドバイ時、ＡＢ＜０＞〜ＡＢ＜１５＞のブロック７０の下部に配置されるアクティブ用チャージポンプ４２ａを駆動させない。一方、ＳＢ＜０＞〜ＳＢ＜３＞のブロック７０の下部に配置されるスタンドバイ用チャージポンプ４２ｂを駆動させる。
【０１００】
すなわち、ＳＢ＜０＞〜ＳＢ＜３＞のブロック７０の下部に配置される全てのスタンドバイ用チャージポンプ４２ｂを常に駆動させる。
【０１０１】
＜効果＞
上記第５の実施形態によれば、第３の実施形態および第４の実施形態と同様の効果を得ることができる。
【０１０２】
＜第６の実施形態＞
図１４（ａ）および（ｂ）を用いて、第６の実施形態に係る半導体記憶装置の制御方法について説明する。第６の実施形態は、書き込みおよび読み出し動作が行われるセルアレイ部Ａの下部に配置されるリングオシレータを駆動させず、書き込みおよび読み出し動作が行われないセルアレイ部Ａの下部に配置されるリングオシレータを駆動させてチャージポンプを通じて電圧を供給する例である。なお、第６の実施形態において、上記各実施形態と同様の点については説明を省略し、異なる点について説明する。
【０１０３】
図１４（ａ）は、第６の実施形態に係る一括加工型３次元メモリの１つのチップにおけるセルアレイ部Ａの概略的な平面図を示している。
【０１０４】
図１４（ａ）に示すように、本実施形態におけるリングオシレータ１４０は、各ＣＧ Blockに配置されている。具体的には、各ＣＧ Blockの下部に、アクティブ用リングオシレータ１４０ａおよびスタンドバイ用リングオシレータ１４０ｂが配置されている。なお、図示はしないが、各ＣＧ Blockの下部に、複数のチャージポンプ４２が配置されている。
【０１０５】
図１４（ｂ）は、第６の実施形態に係る電圧発生回路２の動作例を示している。
【０１０６】
図１４（ｂ）に示すように、電圧発生回路２は、アクティブ用チャージポンプ４２ａ、アクティブ用リングオシレータ１４０ａ、スタンドバイ用チャージポンプ４２ｂ、およびスタンドバイ用リングオシレータ１４０ｂで構成されている。
【０１０７】
アクティブ用リングオシレータ１４０ａは、アクティブ時にアクティブ用チャージポンプ４２ａにポンプクロックＰＭＰＣＬＣＫ，／ＰＭＰＣＬＣＫ信号を出力する。アクティブ用チャージポンプ４２ａは、ポンプクロックＰＭＰＣＬＣＫ，／ＰＭＰＣＬＣＫ信号に従い、電源電圧ＶＤＤより昇圧された電圧ＶＰＰを出力する。
【０１０８】
スタンドバイ用リングオシレータ１４０ｂは、アクティブ時およびスタンドバイ時にスタンドバイ用チャージポンプ４２ｂにポンプクロックＰＭＰＣＬＣＫ，／ＰＭＰＣＬＣＫ信号を出力する。スタンドバイ用チャージポンプ４２ｂは、ポンプクロックＰＭＰＣＬＣＫ，／ＰＭＰＣＬＣＫ信号に従い、電源電圧ＶＤＤより昇圧された電圧ＶＰＰを出力する。
【０１０９】
本実施形態において、選択ＣＧ Blockの下部に配置されるアクティブ用リングオシレータ１４０ａおよびスタンドバイ用リングオシレータ１４０ｂを駆動させ、非選択ＣＧ Blockの下部に配置されるアクティブ用リングオシレータ１４０ａおよびスタンドバイ用リングオシレータ１４０ｂの少なくとも１つを駆動させる。これにより、選択ＣＧ Blockにチャージポンプ４２を通じてＶＰＰ電位を供給する。
【０１１０】
＜効果＞
上記第６の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【０１１１】
さらに、本実施形態では、セルアレイ部Ａの下部に、チャージポンプ４２だけでなく、リングオシレータ１４０も配置されている。すなわち、セルアレイ部Ａの投影面積の領域内にリングオシレータ１４０が形成されるため、チップ全体としての面積の縮小を図ることができる。
【０１１２】
また、選択ＣＧ Blockの下部に配置されるチャージポンプ４２だけでなく、選択ＣＧ Blockの下部に配置されるリングオシレータ１４０を駆動させない。これは、チャージポンプ４２程ではないにせよ、リングオシレータ１４０も発振の際にセルアレイ部Ａにノイズを与える懸念があるためである。すなわち、選択ＣＧ Blockの下部に配置されるリングオシレータ１４０を駆動させないことで、さらなるノイズの低減を図ることができる。
【０１１３】
＜第７の実施形態＞
図１５を用いて、第７の実施形態に係る半導体記憶装置の制御方法について説明する。第７の実施形態は、リングオシレータがセルアレイ部Ａの下部ではなく、周辺に配置されている例である。なお、第７の実施形態において、上記各実施形態と同様の点については説明を省略し、異なる点について説明する。
【０１１４】
図１５は、第７の実施形態に係る一括加工型３次元メモリの１つのチップにおけるセルアレイ部Ａの概略的な平面図を示している。
【０１１５】
図１５に示すように、本実施形態におけるリングオシレータ１４０（アクティブ用リングオシレータ１４０ａおよびスタンドバイ用リングオシレータ１４０ｂ）は、セルアレイ部Ａの周辺に配置されている。なお、図示はしないが、各ＣＧ Blockの下部に、複数のチャージポンプ４２が配置されている。また、セルアレイ部Ａの周辺に、１つのリングオシレータ１４０に限らず、複数のリングオシレータ１４０が配置されていてもよい。
【０１１６】
＜効果＞
上記第７の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【０１１７】
さらに、本実施形態では、選択ＣＧ Blockの周辺に、リングオシレータ１４０が配置される。これにより、選択ＣＧ Blockの下部に配置されることで生じるリングオシレータ１４０のノイズをより低減することができる。すなわち、リングオシレータ１４０を選択ＣＧ Blockの下部に配置することで、信号線（ＶＰＰ線）とセルアレイとでカップリング容量が生じ、発振周波数が所望の値より小さくなり、所望の電位が出力されなくなる場合を懸念したものである。
【０１１８】
なお、上述した各実施形態において、ＮＭＯＳディクソン型のチャージポンプを用いて説明したが、これに限らない。ＮＭＯＳに限らず、ＰＭＯＳを用いてもよい。また、ディクソン型のチャージポンプに限らず、ダブラー型等のチャージポンプ、また他の全てのタイプのチャージポンプを用いてもよい。
【０１１９】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１２０】
１…制御回路、２…電圧発生回路、１０…基板、２０…ＮＡＮＤストリング、４２…チャージポンプ、４２ａ…アクティブ用チャージポンプ、４２ｂ…スタンドバイ用チャージポンプ、７０…ブロック、１４０…リングオシレータ、Ａ…セルアレイ部、Ｃ…柱状部、Ｄ…パイプ部、ＳＰ…Ｕ字状シリコンピラー、ＣＧ…コントロールゲート、ＭＴｒ…メモリセルトランジスタ。
【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数のメモリセルストリングで構成されるセルアレイと、
前記セルアレイの下部に配置され、前記セルアレイに電圧を印加する複数の電圧発生回路と、
前記電圧発生回路を制御する制御回路と、
を具備し、
各前記メモリセルストリングは、
基板に対して垂直方向に延び、カラム方向に並ぶ一対の柱状部、および前記一対の柱状部の下端を連結させるように形成された連結部を有する半導体層と、
前記柱状部と直交してロウ方向に延び、前記基板に対して垂直方向に積層された複数のコントロールゲートと、
前記柱状部と複数の前記コントロールゲートとの各交差部に形成され、前記基板に対して垂直方向に直列に接続された複数のメモリセルトランジスタと、を含み、
前記制御回路は、
書き込みおよび読み出し動作時に、複数の前記電圧発生回路のうち、複数の前記メモリセルストリングのうちの書き込みおよび読み出し対象の前記メモリストリングにノイズを与える前記電圧発生回路を駆動させず、複数の前記メモリセルストリングのうちの書き込みおよび読み出し対象の前記メモリストリングにノイズを与えない前記電圧発生回路を駆動させることを特徴とする半導体記憶装置。
【請求項２】
書き込みおよび読み出し対象の前記メモリストリングにノイズを与える前記電圧発生回路は、選択された前記コントロールゲートの下部に配置された前記電圧発生回路であり、
書き込みおよび読み出し対象の前記メモリストリングにノイズを与えない前記電圧発生回路は、非選択の前記コントロールゲートの下部に配置された前記電圧発生回路であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記セルアレイは、複数の前記メモリストリングのうち所定個の前記メモリストリングで構成される複数のブロックを有し、
前記電圧発生回路は、前記ブロック毎の下部に配置され、
書き込みおよび読み出し対象の前記メモリストリングにノイズを与える前記電圧発生回路は、書き込みおよび読み出し対象の前記メモリストリングが存在する前記ブロックの下部に配置された前記電圧発生回路であり、
書き込みおよび読み出し対象の前記メモリストリングにノイズを与えない前記電圧発生回路は、書き込みおよび読み出し対象の前記メモリストリングが存在しない前記ブロックの下部に配置された前記電圧発生回路であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記セルアレイは、複数の前記メモリストリングのうち所定個の前記メモリストリングで構成される複数のブロックを有し、
前記電圧発生回路は、複数の前記ブロック毎の下部に配置され、
書き込みおよび読み出し対象の前記メモリストリングにノイズを与える前記電圧発生回路は、書き込みおよび読み出し対象の前記メモリストリングが存在する前記ブロックの下部に配置された前記電圧発生回路であり、
書き込みおよび読み出し対象の前記メモリストリングにノイズを与えない前記電圧発生回路は、書き込みおよび読み出し対象の前記メモリストリングが存在しない前記ブロックの下部に配置された前記電圧発生回路であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記電圧発生回路は、前記セルアレイの下部に配置されたチャージポンプ回路を含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記チャージポンプ回路は、アクティブ時に動作するアクティブ用チャージポンプ回路またはスタンドバイ時に動作するスタンドバイ用チャージポンプ回路であることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記スタンドバイ用チャージポンプ回路は、書き込みおよび読み出し対象の前記メモリストリングにノイズを与えない前記電圧発生回路であることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記スタンドバイ用チャージポンプ回路は、アクティブ時にも動作することを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記電圧発生回路は、
前記セルアレイの下部に配置されたチャージポンプ回路と、
前記セルアレイの下部に配置され、前記チャージポンプ回路を駆動させるリングオシレータと、
を含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１０】
前記電圧発生回路は、
前記セルアレイの下部に配置されたチャージポンプ回路と、
前記セルアレイの周辺に配置され、前記チャージポンプ回路を駆動させるリングオシレータと、
を含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１】
マトリクス状に配置された複数のメモリセルストリングで構成されるセルアレイと、
前記セルアレイの下部に配置され、前記セルアレイに電圧を印加する複数の電圧発生回路と、
前記電圧発生回路を制御する制御回路と、
を具備し、
各前記メモリセルストリングは、
基板に対して垂直方向に延び、カラム方向に並ぶ一対の柱状部、および前記一対の柱状部の下端を連結させるように形成された連結部を有する半導体層と、
前記柱状部と直交してロウ方向に延び、前記基板に対して垂直方向に積層された複数のコントロールゲートと、
前記柱状部と複数の前記コントロールゲートとの各交差部に形成され、前記基板に対して垂直方向に直列に接続された複数のメモリセルトランジスタと、を含み、
前記制御回路は、
書き込みおよび読み出し動作時に、複数の前記電圧発生回路のうち、複数の前記メモリセルストリングのうちの書き込みおよび読み出し対象の前記メモリストリングにノイズを与える前記電圧発生回路を駆動させず、複数の前記メモリセルストリングのうちの書き込みおよび読み出し対象の前記メモリストリングにノイズを与えない前記電圧発生回路を駆動させることを特徴とする半導体記憶装置。
【請求項２】
書き込みおよび読み出し対象の前記メモリストリングにノイズを与える前記電圧発生回路は、選択された前記コントロールゲートの下部に配置された前記電圧発生回路であり、
書き込みおよび読み出し対象の前記メモリストリングにノイズを与えない前記電圧発生回路は、非選択の前記コントロールゲートの下部に配置された前記電圧発生回路であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記セルアレイは、複数の前記メモリストリングのうち所定個の前記メモリストリングで構成される複数のブロックを有し、
前記電圧発生回路は、前記ブロック毎の下部に配置され、
書き込みおよび読み出し対象の前記メモリストリングにノイズを与える前記電圧発生回路は、書き込みおよび読み出し対象の前記メモリストリングが存在する前記ブロックの下部に配置された前記電圧発生回路であり、
書き込みおよび読み出し対象の前記メモリストリングにノイズを与えない前記電圧発生回路は、書き込みおよび読み出し対象の前記メモリストリングが存在しない前記ブロックの下部に配置された前記電圧発生回路であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記セルアレイは、複数の前記メモリストリングのうち所定個の前記メモリストリングで構成される複数のブロックを有し、
前記電圧発生回路は、複数の前記ブロック毎の下部に配置され、
書き込みおよび読み出し対象の前記メモリストリングにノイズを与える前記電圧発生回路は、書き込みおよび読み出し対象の前記メモリストリングが存在する前記ブロックの下部に配置された前記電圧発生回路であり、
書き込みおよび読み出し対象の前記メモリストリングにノイズを与えない前記電圧発生回路は、書き込みおよび読み出し対象の前記メモリストリングが存在しない前記ブロックの下部に配置された前記電圧発生回路であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記電圧発生回路は、前記セルアレイの下部に配置されたチャージポンプ回路を含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記チャージポンプ回路は、アクティブ時に動作するアクティブ用チャージポンプ回路またはスタンドバイ時に動作するスタンドバイ用チャージポンプ回路であることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記スタンドバイ用チャージポンプ回路は、書き込みおよび読み出し対象の前記メモリストリングにノイズを与えない前記電圧発生回路であることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記スタンドバイ用チャージポンプ回路は、アクティブ時にも動作することを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記電圧発生回路は、
前記セルアレイの下部に配置されたチャージポンプ回路と、
前記セルアレイの下部に配置され、前記チャージポンプ回路を駆動させるリングオシレータと、
を含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１０】
前記電圧発生回路は、
前記セルアレイの下部に配置されたチャージポンプ回路と、
前記セルアレイの周辺に配置され、前記チャージポンプ回路を駆動させるリングオシレータと、
を含むことを特徴とする請求項１に記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−５９８３０（Ｐ２０１２−５９８３０Ａ）
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願番号】特願２０１０−２０００４０（Ｐ２０１０−２０００４０）
【出願日】平成２２年９月７日（２０１０．９．７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願日】平成２２年９月７日（２０１０．９．７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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