【課題】記憶素子間の干渉が少ない半導体記憶装置を提供する。
【解決手段】半導体記憶装置１において、シリコン基板１１の上層部分の一部にＳＴＩ１６を設け、シリコン基板１１の上層部分をＹ方向に延びる複数本のアクティブエリアＡＡに区画する。そして、上下方向（Ｚ方向）におけるアクティブエリアＡＡの中間部分２７の幅Ｗｍを、上部２６の幅Ｗｕ及び下部２８の幅Ｗｌよりも細くする。 （もっと読む）

【課題】制御ゲート電極の角部近傍に形成されたトンネル絶縁膜に掛かる電界を緩和する。
【解決手段】本発明の例に係わる３次元積層不揮発性半導体メモリは、半導体層と、半導体層上に形成され、半導体層に対して垂直な柱状の半導体領域１０１と、半導体領域１０１の側面に形成された第１の絶縁膜１０２と、第１の絶縁膜１０２の側面に形成される電荷蓄積膜１０３と、電荷蓄積膜１０３の側面に形成される第２の絶縁膜１０４と、第２の絶縁膜１０４の側面に接し、半導体層に対して平行で平板状に形成された複数の制御ゲート電極１０５と、第２の絶縁膜１０４及び制御ゲート電極１０５それぞれの表面に形成された第３の絶縁膜１０６とを具備し、半導体領域１０１を介して対向する第３の絶縁膜１０６の距離は、半導体領域１０１を介して対向する制御ゲート電極１０５の距離より長く、制御ゲート電極１０５の角部は曲率を有している。 （もっと読む）

【課題】情報の読み出し時に誤書き込みを抑制する。
【解決手段】磁気メモリは、磁化方向が固定された固定層１２と、磁化方向が可変の記録層１４と、固定層１２と記録層１４との間に設けられた非磁性層１３とを含む磁気抵抗素子１０を具備する。磁気抵抗素子１０のＭＲ比、平行状態に書き込む第１の方向の臨界電流値Ｉ_ｃ−、反平行状態に書き込む第２の方向の臨界電流値Ｉ_ｃ＋とすると、
ＭＲ比≧｜Ｉ_ｃ＋／Ｉ_ｃ−｜−１
を満たす場合に、読み出し電流の方向は第１の方向に設定される。 （もっと読む）

【課題】ｐＭＯＳトランジスタのソース電極の電位を一定にしつつ、微細化に起因するエレクトロマイグレーションによる配線の断線を防止する。
【解決手段】まず、ワード線ＷＬを零電位とし、スイッチ素子Ｓ１、Ｓ２がオン、オフの状態で、ビット線ＢＬ、ＮＢＬを正電位ＶＤＤまで昇圧する。スイッチ素子Ｓ１をオフし、スイッチ素子Ｓ２をオンし、スイッチ素子Ｓ２を介して、グラウンド線ＭＣＧＬを、フリップフロップ回路ＦＦの時定数より長い時間をかけて、正電位ＶＤＤに昇圧する。スイッチ素子Ｓ２をオフする。ワード線を正電位ＶＤＤとする。ビット線ＢＬ、ＮＢＬの内のフリップフロップ回路ＦＦにデータ０を書き込む側のビット線、例えば、ビット線ＮＢＬを、フリップフロップ回路ＦＦの時定数より長い時間をかけて、零電位に降圧する。 （もっと読む）

【課題】プログラムディスターバンスが効果的に遮断されて高いデータ信頼性を有する３次元半導体メモリー装置のチャンネルをプリチャージする方法を提供する。
【解決手段】本発明による半導体メモリー装置のプログラム方法は、複数のビットラインの中でプログラムビットラインに連結される少なくとも１つのインヒビットストリングのチャンネルと、インヒビットビットラインに連結されるインヒビットストリングの中で少なくとも何れか１つのチャンネルとを共通ソースラインに供給されるプリチャージ電圧に充電する段階と、ワードライン電圧を複数のセルストリングに供給してプリチャージされたチャンネルをブースティングさせる段階と、を有する。 （もっと読む）

【課題】集積度の増加と共にプログラムディスターバンス問題を効果的に減らすことができる３次元メモリー装置、及びそのプログラム方法が提供される。
【解決手段】本発明の３次元メモリー装置は、複数のワードライン平面が積層されたメモリーセルアレイ、選択されたワードライン平面に具備された少なくとも２以上のページのメモリーセルを同時にプログラムする書込み読出し回路、そして前記書込み読出し回路のプログラム動作を制御する制御回路を含むことができる。 （もっと読む）

【課題】消費電力を低減させ且つ誤動作を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】可変抵抗層６３は、炭素Ｃ、及び元素群Ａから選ばれる少なくともいずれか１種類以上の元素を含む第１化合物６３１と、化合物群Ｇ２から選ばれる少なくともいずれか１種類以上の第２化合物６３２とを含む混合体にて構成されている。可変抵抗層６３中での第１化合物６３１の濃度は、３０ｖｏｌ．％以上であり且つ７０ｖｏｌ．％以下である。元素群Ｇ１は、水素、ボロン、窒素、シリコン、及びチタンを含む。化合物群Ｇ２は、酸化シリコン、酸窒化シリコン、窒化シリコン、窒化炭素、窒化ホウ素、窒化アルミニウム、アルミニウム酸化物、炭化珪素を含む。 （もっと読む）

【課題】スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。
【解決手段】半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。続いて、そのメモリゲート電極ＭＧの側面にサイドウォール８を形成した後、半導体基板１Subの主面上にフォトレジストパターンＰＲ２を形成する。その後、フォトレジストパターンＰＲ２をエッチングマスクとして、半導体基板１Subの主面の一部をエッチングにより除去して窪み１３を形成する。この窪み１３の形成領域では上記ｎ型の半導体領域６が除去される。その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。 （もっと読む）

【課題】周辺回路の増大を極力抑えつつ、データディスターブを改善する不揮発性半導体記憶装置を提供する。
【解決手段】第１ボディ領域１００上に不純物拡散層１０４，１２４を、第１不純物拡散層１０４上に第２ボディ領域１０６を形成する。第１不純物拡散層１０４はメモリトランジスタMTのドレイン領域と選択トランジスタSTのソース領域、第１不純物拡散層１２４は選択トランジスタSTのドレイン領域をなす。第２ボディ領域１０６と第１不純物拡散層１０４に跨るように第２ボディ領域１０６上にメモリトランジスタMTのゲート部G_MTをＭＯＮＯＳ構造で形成する。第１不純物拡散層１０４、第１ボディ領域１００、第１不純物拡散層１２４に跨るように選択トランジスタSTのゲート部G_STをＭＯＳ型構造で形成する。両トランジスタMT，STは、バックゲートとなるボディ領域が電気的に分離される。 （もっと読む）

【課題】不揮発性メモリで発生するディスターブを抑制して、半導体装置の信頼性を向上することができる技術を提供する。
【解決手段】半導体基板１Ｓ上に、第１電位障壁膜ＥＢ１と電荷蓄積膜ＥＣと第２電位障壁膜ＥＢ２からなる積層絶縁膜を介してメモリゲート電極ＭＧが形成されている。そして、このメモリゲート電極ＭＧの両側の側壁に酸化シリコン膜ＯＸ３を介して補助ゲート電極ＡＧ１、ＡＧ２が形成されている。補助ゲート電極ＡＧ１、ＡＧ２の直下にある半導体基板１Ｓ内には浅いｎ型低濃度不純物拡散領域ＥＸ１が形成されている。このように構成されているメモリセルの書き込み動作時において、非選択セルの補助ゲート電極ＡＧ１、ＡＧ２に負電圧を印加する。 （もっと読む）

【課題】ＮＯＲ型Ｂ４−Ｆｌａｓｈ不揮発性半導体記憶装置の構造および動作方法の改良に関する。Ｂ４−Ｆｌａｓｈではソース側でも弱いＢ４−ＨＥ注入が起り、書込み非選択のセルに対して不必要な書込みが起ってしまう。またスケーリングが進みゲート長が短くなるとショートチャネル効果によりメモリセルのパンチスルーが起こり書き込みが出来なくなると言う課題があった。
【解決手段】ソース・ドレイン拡散層の構造を非対称にし、ソース側の濃度を下げ電荷蓄積層に対してオフセット構造とすることでソース側からの不必要な書き込みが起こらないようにする。さらに前記ソース構造を採用する事による読み出し電流の低下を避ける為に書込み時とソース・ドレインの電位配置を逆にしたリバースリード読み出しを行う。これにより、ＮＯＲ型アレイ配置のＢ４−Ｆｌａｓｈにおけるソース側からの誤書込みの低減とショートチャネル耐性の改善が可能になる。 （もっと読む）

【課題】ビット線の電位を制御し、低電源電圧でのメモリセルへのデータの書き込み特性を改善しつつ、各素子に対する信頼性劣化を抑制する。
【解決手段】ワード線とビット線との交点に配置されたメモリセル１００と、ビット線に接続したプリチャージ回路１０１と、ライト制御信号で制御されるカラム選択回路１０２と、書き込み回路として設けられたクランプ回路１０３Ａとを備える。クランプ回路１０３Ａは、選択されたビット線の電位を第１の電位（例えば０Ｖ）に制御するトランジスタＱＮ１７と、当該選択されたビット線の電位を第１の電位よりも低い第２の電位（例えば負電位）に制御する可変容量素子Ｃ１１とを有する。可変容量素子Ｃ１１を採用したので、電源電圧が高くなった場合に素子容量が減少することにより、第１の電位から第２の電位への降下量を抑制する。 （もっと読む）

【課題】不揮発性記憶装置の信頼性を向上させる。
【解決手段】第１の方向に延在する、少なくとも一つの第１の配線と、前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に配置された、記憶素子を有した記憶セルと、前記記憶セル間に配置された素子分離層と、を備え、前記記憶セルの側面に、前記素子分離層よりも密度の高い、少なくとも一層の絶縁膜が配置していることを特徴とする不揮発性記憶装置が提供される。 （もっと読む）

【課題】メモリセルのしきい値電圧の分布幅の拡大を抑制することが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリは、第１の絶縁膜、電荷保持層、第２の絶縁膜、および、制御ゲートを含み、電荷保持層に保持された電荷量に応じた情報を記憶するメモリセルが直列に複数接続されたＮＡＮＤストリングと、制御ゲートおよび半導体ウェルに印加する電圧を制御する制御回路とを備え、書き込み動作後、選択メモリセルにデータが書き込まれたか否かを検証するベリファイリード動作を行う前に、制御回路は、選択メモリセルの制御ゲートに、半導体ウェルの電位と同電位または書き込み電圧と同極性である第１の電圧を印加し、書き込み対象ではない非選択メモリセルの制御ゲートには、書き込み電圧と同極性であり第１の電圧よりも絶対値として大きい第２の電圧を印加するデトラップ動作を行う。 （もっと読む）

【課題】新規な構造による高密度の情報記録が可能な抵抗変化型の不揮発性記憶装置を提供する。
【解決手段】印加される電界及び通電される電流の少なくともいずれかによって抵抗が変化する記憶層と、前記記憶層の第１主面に設けられた複数の第１電極と、前記複数の第１電極に対向して設置され前記第１電極との相対的な位置関係が可変の複数のプローブ電極と、前記複数のプローブ電極に接続され、前記複数のプローブ電極を介して前記複数の第１電極のうちの少なくとも２つの間で、前記第１主面に対して平行な成分を有する電界及び前記第１主面に対して平行な成分を有する方向に流れる電流の少なくともいずれかを生じさせることによって前記記憶層に情報の記録を行う駆動部と、を備えたことを特徴とする不揮発性記憶装置が提供される。 （もっと読む）

【課題】メモリセルのリセット動作後の誤セット動作の発生を効果的に防止することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ビット線ＢＬとワード線ＷＬとの交差部に配置されたメモリセルＭＣを備えたメモリセルアレイＭＡと、選択されたビット線ＢＬ及び選択されたワード線ＷＬを通じて選択されたメモリセルＭＣに可変抵抗素子ＶＲが低抵抗状態から高抵抗状態に遷移するのに必要な制御電圧を印加する制御回路とを備える。制御回路は、制御電圧を複数回印加する際に、１回目の制御電圧の電圧値をメモリセルアレイＭＡ内の各メモリセルＭＣの可変抵抗素子ＶＲが高抵抗状態から低抵抗状態に遷移するのに必要な電圧値の分布のうち最小の値Ｖｓｅｔ＿Ｃｈｉｐ（Ｍｉｎ）と略同一の値に設定し、２回目以降の制御電圧の電圧値を１回ごとに所定の値Ｖαだけ大きく設定して複数回の制御電圧の印加を実行する。 （もっと読む）

【課題】少バイト単位の書き込みを実現するメモリアレイ構成において、ディスターブ回数を緩和しながらメモリゲートドライバ数を削減する。
【解決手段】メモリアレイ１１は、複数のサブアレイ１７、ＭＧトランスファ１８、ＳＬドライバ１９、およびＣＧドライバ２０から構成されている。サブアレイ１７は、複数のメモリゲート線、コントロールゲート線、ソース線、およびビット線ＢＬを有し、これら各線の交差する部分にメモリセルＭＣがそれぞれ配置される。コントロールゲート線、ＣＧドライバ２０、ソース線、およびＳＬドライバ１９は、サブアレイ１７に共通に設置されるが、メモリゲート線とＭＧバッファ回路２１とは、サブアレイ１７毎に設置される。これにより、メモリアレイ１１の回路規模を増大させることなく、書き込み単位を少なくし、ディスターブによる影響を減少させる。 （もっと読む）

【課題】メモリセル領域および周辺回路領域に素子分離溝を同時に形成するときに、メモリセル領域の素子分離溝の深さを十分深くすると共に、周辺回路領域の素子分離溝の深さが深くなりすぎることを防止する。
【解決手段】素子分離溝を形成する際に、半導体基板１上に形成した絶縁膜を加工するとき、メモリセル領域の薄い絶縁膜についてはすべて除去するようにエッチングし、周辺回路領域の厚い絶縁膜については途中で加工が止まるようにエッチングし、この後、周辺回路領域の残存する絶縁膜をエッチングストッパーとして半導体基板１をエッチングし、次いで、周辺回路領域の残存する絶縁膜をすべて除去した後、再び半導体基板１をエッチングした。 （もっと読む）

【課題】ホットキャリア起因の誤書き込みを抑制し、信頼性が向上するＮＡＮＤ型の不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板の主面に、直列接続される複数のメモリセルトランジスタと、複数のメモリセルトランジスタの端部に接続される選択ゲートトランジスタとを有する。この選択ゲートトランジスタと、これに接続されるメモリセルトランジスタとの間の半導体基板に、共通ソース／ドレインとして半導体基板と逆導電型の第１の不純物層が形成される。この第１の不純物層の不純物濃度分布が、選択ゲート電極と制御ゲート電極のそれぞれの端部から等距離かつ主面に垂直な第１の仮想平面に対して非対称であり、第１の不純物層の不純物濃度が第１の仮想平面を基準にメモリセルトランジスタ側で選択ゲートトランジスタ側よりも高濃度であることを特徴とする不揮発性半導体記憶装置。 （もっと読む）

【課題】リセット動作時において誤セット動作が生じることを効果的に抑制し、信頼性の高い高集積記憶装置を提供する。
【解決手段】メモリセルＭＣは、ダイオードＤＩと可変抵抗素子ＶＲとを直列接続してなる。ダイオードＤＩは、ｐ＋型層Ｄ１と、ｎ＋型層Ｄ３と、これに挟まれたｎ−型層Ｄ２の積層構造により構成される。ｐ＋型層Ｄ１はシリコン−ゲルマニウム混合物（Ｓｉ_１−ｘＧｅ_ｘ（０＜ｘ≦１））で構成され、ｎ−型層Ｄ２、ｎ＋型層Ｄ３はシリコン（Ｓｉ）で構成されている。 （もっと読む）