【課題】半導体装置の性能を向上させ、製造歩留りを向上させる。
【解決手段】メモリセル３０が複数アレイ状に配置され、Ｘ方向に並ぶメモリセル３０の選択ゲート電極８は選択ゲート線９によって接続され、メモリゲート電極１３はメモリゲート線１４によって接続される。ソース領域２０を介して隣接するメモリセル３０のメモリゲート電極１３にそれぞれ接続されたメモリゲート線１４同士は電気的に接続されていない。選択ゲート線９は、Ｘ方向に延在する第１の部分９ａと、一端が第１の部分９ａに接続してＹ方向に延在する第２の部分９ｂを有している。メモリゲート線１４は、選択ゲート線９の側壁上に絶縁膜を介して形成され、選択ゲート線９の第２の部分９ｂ上から素子分離領域上にかけてＸ方向に延在するコンタクト部１４ａを有し、コンタクト部１４ａ上に形成されたコンタクトホール２３ｄを埋めるプラグを介して配線に接続される。 （もっと読む）

【課題】抵抗変化素子の保温性能を高め、抵抗変化素子の周囲の絶縁層との反応を防止するとともに、隣接する抵抗変化素子との間でのリークの発生を抑制することができる不揮発性記憶装置を提供する。
【解決手段】第１の方向に延在するワード線ＷＬと、ワード線ＷＬとは異なる高さに形成されるビット線ＢＬと、ワード線ＷＬとビット線ＢＬとが交差する位置にワード線ＷＬとビット線ＢＬの間に挟持されるように配置される、抵抗変化素子ＶＲと整流素子Ｄとを含む抵抗変化型メモリセルＭＣと、を備え、隣接する抵抗変化型メモリセルＭＣ間のうち少なくとも抵抗変化素子ＶＲの周囲は、真空にされ、またはガスによって満たされている。 （もっと読む）

【課題】 抵抗変化性のバイポーラ型メモリを、誤書き込みや誤動作を起こさずにFPGAに適用する。
【解決手段】 本発明の半導体集積回路は、一端が第一の電源１０５に接続され、他端が出力ノード１０８に接続される第一の抵抗変化性素子１０１と、一端が出力ノード１０８に接続される第二の抵抗変化性素子１０２と、第二の抵抗変化性素子１０２の他端と第一の端子が接続され、第二の電源１０６と第二の端子が接続される、第一のスイッチング素子１０３とを備える。 （もっと読む）

【課題】書き込み／消去におけるディスターブを抑制し、かつ面積の増大を抑えた不揮発性半導体記憶装置を提供する。
【解決手段】複数のメモリセルＭＣを含む第１セルアレイ３２が形成された第１導電型の第１のウェル領域と、複数のメモリセルＭＣを含む第２セルアレイ３２が形成された第１導電型の第２のウェル領域と、第１、第２のウェル領域を含む第２導電型の第３のウェル領域とを備える。さらに、第１セルアレイ３２が含むメモリセルと第２セルアレイ３２が含むメモリセルとに共通に接続されたビット線ＢＬと、ビット線ＢＬに接続されたカラムデコーダ１３とを備える。 （もっと読む）

【課題】低消費電力、低減されたリーク問題、および単純なプロセスを伴った新規なフラッシュメモリ、新規なプログラミング方法、およびそのセンシングスキームを提供する。
【解決手段】ワード線２１８、第１のビット線２０４、および第２のビット線２０６を備えた不揮発性メモリセル２００を動作させる方法は、メモリセル２００をプログラミングする工程を有し、そのプログラミングする工程が、高い正電圧のバイアスを第１のビット線に印加し、接地バイアスを第２のビット線に印加し、高い負電圧のバイアスをワード線に印加することを備え、正帯電ホールが誘電体層２１２を介してトラッピング層２１４に突き抜けるようにする。 （もっと読む）

【課題】従来に比してメモリセルの積層数を抑えながら記憶密度を高めることができる不揮発性半導体記憶装置を提供する。
【解決手段】柱状の半導体膜１３１の側面に形成される電荷蓄積層１３３と、電荷蓄積層１３３上に形成されるゲート電極膜１３４とを備えるトランジスタを半導体膜１３１の高さ方向に複数有するメモリストリングスＭＳを有し、メモリストリングスＭＳは、第１の方向に配置されたメモリストリングスＭＳの同じ高さのトランジスタのゲート電極膜１３４間が接続されたメモリストリングス列を、第２の方向に隣接して２本並行配置したメモリストリングス群が第２の方向に所定の間隔で配置されるように、半導体基板１０１上に配置され、メモリストリングス群内で、第２の方向に隣接して２本並行配置したメモリストリングス列の間には絶縁膜１２４が形成されて電気的に離間されている。 （もっと読む）

【課題】ライトディスターブ（ＷＤＴ）が発生しない不揮発性半導体記憶装置を提供する。
【解決手段】第１方向に延伸する第１素子分離絶縁領域４２と、その第１素子分離絶縁領域４２と異なる第２素子分離絶縁領域４２と、第１メモリセル２と、第２メモリセル１５とを具備する不揮発性半導体記憶装置１を構成する。ここで、その第１メモリセル２は、第２方向に延伸する第１コントロールゲート２１を備える。その第２メモリセル１５は、その第１コントロールゲート２１に対向する第２コントロールゲート３５を備える。その第１コントロールゲート２１は、第１引き出し電極３に接続されている。その第１引き出し電極３は、その第２コントロールゲート３５の側面から離れた位置のその第１素子分離絶縁領域４２を掘り下げた第１掘り下げ領域７の内部に設けられるものである。 （もっと読む）

【課題】スプリットゲート型のＭＯＮＯＳメモリセルを有する半導体記憶装置において、ＳＳＩ方式による書込み時のディスターブ耐性を向上させる。また、非選択メモリセルのディスターブ耐性が向上することにより、メモリモジュールの面積を低減させる。
【解決手段】メモリゲート電極１２の側面において、電荷蓄積膜９と絶縁膜１１との間に絶縁膜１０を形成し、メモリゲート電極１２側面の絶縁膜１０および１１の合計の厚さを、メモリゲート電極１２下部の絶縁膜１１の厚さよりも厚く形成する。 （もっと読む）

【課題】従来に比してメモリセルの積層数を抑えながら記憶密度を高めることができる不揮発性半導体記憶装置を提供する。
【解決手段】柱状の半導体膜１３１の側面に形成される電荷蓄積層１３３、および電荷蓄積層１３３上に形成されるゲート電極膜１３４を備えるトランジスタが半導体膜１３１の高さ方向に複数設けられるメモリストリングスＭＳが、半導体基板１０１上に略垂直にマトリックス状に配置され、第１の方向に配置されたメモリストリングスＭＳの同じ高さのトランジスタのゲート電極膜１３４間が接続された不揮発性半導体記憶装置において、第１の方向に隣接するメモリストリングスＭＳの少なくとも最上層のトランジスタ形成位置における半導体膜１３１間の距離は、電荷蓄積層１３３の厚さの２倍よりも小さい。 （もっと読む）

半導体層（１２）に半導体デバイス（１０）を形成する方法が提供される。方法は、半導体層（１２）の上方に選択ゲート誘電体層（１４）を形成すること、選択ゲート誘電体層（１４）の上方に選択ゲート層（１６）を形成すること、選択ゲート層の少なくとも一部分を除去することによって、選択ゲート層（１６）の側壁を形成することを含む。方法は、選択ゲート層（１６）の側壁の少なくとも一部分に、および選択ゲート層（１６）の少なくとも一部分の下に、犠牲層（２２）を成長させること、犠牲層（２２）を除去して、選択ゲート層の側壁の少なくとも一部分の表面および選択ゲート層の下の半導体層の表面を露出させることをさらに含む。方法は、制御ゲート誘電体層（２８）、電荷蓄積層（３２）、および制御ゲート層（３４）を形成することをさらに含む。 （もっと読む）

【課題】自己収束消去動作を容易にすると共に保持状態の期間におけるメモリデバイスの電荷蓄積層内での電荷保持能力を保持してもいるトンネル誘電体構造を有する不揮発性メモリデバイスの提供。
【解決手段】半導体基板１０１であって、該基板の表面より下に配置され且つチャネル領域１０６によって分離されたソース領域１０２及びドレイン領域１０４を備えた半導体基板と、前記チャネル領域より上に配置されたトンネル誘電体構造１０２であって、低いホールトンネリング障壁高さを有する少なくとも１つの層を備えたトンネル誘電体構造と、前記トンネル誘電体構造より上に配置された電荷蓄積層１３０と、前記電荷蓄積層より上に配置された絶縁層１４０と、前記絶縁層より上に配置されたゲート電極１５０とを有するメモリセル、該メモリセルのアレイ及び操作方法と共に開示する。 （もっと読む）

【課題】書き換え可能な不揮発性メモリセルが多数配列されたメモリアレイを含む不揮発性記憶部を備えた半導体装置において、非選択メモリセルに生じる誤書き込みを低減することができる。
【解決手段】メモリアレイＭＡＲの第１方向の端部とｐ型ウェル４の給電部ＰＶとの間に、メモリセル１つ分以上の間隔を設け、メモリアレイＭＡＲの第２方向の端部とｐ型ウェル４の給電部ＰＶとの間に、データの記憶に寄与しない複数のダミーメモリセルから構成されるダミーメモリアレイＤＭＹを設けることにより、メモリアレイＭＡＲの周辺部に位置する非選択メモリセルに注入される２次電子を低減する。 （もっと読む）

【課題】他のコントロールゲートからのディスターブを抑制するツインＭＯＮＯＳ型フラッシュメモリを提供する。
【解決手段】第１の方向に延設された第１のワードゲートＷＧ１と、第１のワードゲートＷＧ１の一方の側壁に沿って形成された第１のコントロールゲートＣＧａ１と、第１の方向に延設され、第１のワードゲートＷＧ１と隣り合う第２のワードゲートＷＧ２と、第２のワードゲートＷＧ２の一方の側壁に沿って形成された第２のコントロールゲートＣＧａ２と、を備える。第２のワードゲートＷＧ２側に突出した２つの第１のワードゲートＷＧ１の突出部の間に、第１のコントロールゲートＣＧａ１は第１のコンタクト部１２を備え、第１のワードゲートＷＧ１側に突出した２つの第２のワードゲートＷＧ２の突出部の間に、第２のコントロールゲートＣＧａ２は第２のコンタクト部１２を備え、両コンタクト部１２が、電気的に絶縁されている。 （もっと読む）

【課題】隣接メモリセル間の距離が縮小したときに、隣接メモリセル間で発生する問題を解決して信頼性を向上させる。
【解決手段】 半導体基板２上にゲート絶縁膜５を形成し、ゲート絶縁膜５上に電荷蓄積層６、中間絶縁膜７、および導電層８を順次形成し、導電層８、中間絶縁膜７および電荷蓄積層６に電極分離用の溝９を形成し、導電層８の上面及び側面、中間絶縁膜７の側面、電荷蓄積層６の側面、並びに、ゲート絶縁膜５の上面に窒化膜１１を形成し、ゲート絶縁膜５の上面に形成された窒化膜１１を除去し、電極分離用の溝９に絶縁膜１０を埋め込むようにした。 （もっと読む）

【課題】共通ゲートを有する複数のトランジスタセルをアレー状に配置する構成を持つ不揮発性半導体集積回路装置において、ＳＴＩ領域のパターニング工程でのパターンの変形を防ぐ製造方法を提供する。
【解決手段】半導体メモリ等のメモリセルアレー等の露光において、矩形形状のＳＴＩ溝領域エッチング用単位開口を行列状に配置したＳＴＩ溝領域エッチング用単位開口群をネガ型レジスト膜２８上に露光するに際して、列方向に延びる第１の線状開口群を有する第１の光学マスクを用いた第１の露光ステップと、行方向に延びる第２の線状開口群を有する第２の光学マスクを用いた第２の露光ステップとを含む多重露光を適用する。直行する２方向において、それぞれの方向に対してマスクを用いて露光を行うことで、矩形形状４８の端部における近接効果を回避することができ、矩形形状４８の端部が丸みを帯びるのを回避することができる。 （もっと読む）

【課題】メモリセルアレイ全体の消費電力を削減することが可能であり、且つ高集積化の可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ワード線１と、ワード線１と交差するように配置されたビット線２と、ワード線１とビット線２との各交差部に配置された絶縁膜３と、ワード線１の間及びビット線２の間を埋め込む層間絶縁膜と、ビット線１に接続され、低抵抗状態と高抵抗状態との間で遷移する抵抗変化材４とを備える。ワード線１、ビット線２、及び絶縁膜３はワード線１とビット線２との各交差部において電界効果トランジスタを構成する。電界効果トランジスタ及び抵抗変化材４はメモリセルを構成する。ビット線２は、絶縁膜を介してワード線１と対向する第１面と、この第１面とは反対側の第２面とを有する。抵抗変化材４は、第２面と接するように配置され、且つその一部が層間絶縁膜と接触している。 （もっと読む）

【課題】ダイナミック放電読み出しでセンスタイミングのずれを是正する。
【解決手段】センスアンプ７Ｂは、メモリセル抵抗Ｒｃｅｌｌの一方の電極が接続されたビット線ＢＬの放電電位を参照電位Ｖｒと比較して情報を読み出す。セット容量スイッチ１８Ｓ、リセット容量スイッチ１８Ｒおよび追加容量Ｃｏｆｆｓｅｔとその制御手段によって、センスノード（電位Ｖｏ）の負荷容量、または、センスノードと参照電位Ｖｒを入力する参照ノードの負荷容量との両方を、メモリセル抵抗Ｒｃｅｌｌの読み出す情報の論理（通常読み出し、書き込みまたは消去のヴェリファイ読み出しの相違）に応じて変化させる。 （もっと読む）

【課題】不揮発性メモリを形成した半導体チップを充分に縮小化することができる技術を提供する。また、不揮発性メモリの信頼性を確保することができる技術を提供する。
【解決手段】本発明のメモリセルでは、コントロールゲート電極ＣＧ上に絶縁膜ＩＦ１を介してブーストゲート電極ＢＧが形成されている。このブーストゲート電極ＢＧは、メモリゲート電極ＭＧとの間の容量カップリングにより、メモリゲート電極ＭＧに印加される電圧を昇圧する機能を有している。つまり、メモリセルの書き込み動作や消去動作の際、メモリゲート電極ＭＧに高電圧が印加されるが、本発明では、メモリゲート電極ＭＧに高電圧を印加するために、ブーストゲート電極ＢＧを使用した容量カップリングを補助的に使用する。 （もっと読む）

【課題】書き込み動作と消去動作との干渉を防止し、誤書き込みの発生を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、互いに交差する複数の第１及び第２の配線の各交差部に設けられ同一極性の電圧印加によってデータの書き込みと消去を行う複数のメモリセルからなるメモリセルアレイと、選択された第１及び第２の配線を介してメモリセルに対してセットパルス／リセットパルスを供給する書き込み回路とを備え、リセットパルスの電圧の大きさ及び電圧印加時間の組み合わせの集合であるリセット領域は、電圧の大きさ及び電圧印加時間の関係が負の相関関係を持つ領域であり、書き込み回路は、消去動作時、リセットパルスを、その電圧の大きさ及び電圧印加時間をリセット領域の範囲内で増減させながら、選択メモリセルに対してデータが消去されるまで繰り返し供給する。 （もっと読む）

【課題】書き込み速度の遅れや書き込み不良等を招くことなく、更なる微細化を実現し得る不揮発性半導体記憶装置及びその書き込み方法を提供する。
【解決手段】選択トランジスタとメモリセルトランジスタとを有する複数のメモリセルと、選択トランジスタのドレインに接続されたビット線と、メモリセルトランジスタのコントロールゲートに接続された第１のワード線と、選択トランジスタのセレクトゲートに接続された第２のワード線と、メモリセルトランジスタのソースに接続されたソース線とを有し、第１の電圧Ｖ_{ｓｔｅｐ（１）}を第１のワード線に印加しながら、ソース線に第２の電圧Ｖ_{ｐｕｌｓｅ（１）}をパルス状に印加する第１のステップと、第１の電圧より高い第３の電圧Ｖ_{ｓｔｅｐ（２）}を第１のワード線に印加しながら、ソース線に第２の電圧より低い第４の電圧Ｖ_{ｐｕｌｓｅ（２）}をパルス状に印加する第２のステップとを少なくとも実行することにより、メモリセルに情報を書き込む。 （もっと読む）