半導体装置
【課題】半導体装置の性能を向上させ、製造歩留りを向上させる。
【解決手段】メモリセル３０が複数アレイ状に配置され、Ｘ方向に並ぶメモリセル３０の選択ゲート電極８は選択ゲート線９によって接続され、メモリゲート電極１３はメモリゲート線１４によって接続される。ソース領域２０を介して隣接するメモリセル３０のメモリゲート電極１３にそれぞれ接続されたメモリゲート線１４同士は電気的に接続されていない。選択ゲート線９は、Ｘ方向に延在する第１の部分９ａと、一端が第１の部分９ａに接続してＹ方向に延在する第２の部分９ｂを有している。メモリゲート線１４は、選択ゲート線９の側壁上に絶縁膜を介して形成され、選択ゲート線９の第２の部分９ｂ上から素子分離領域上にかけてＸ方向に延在するコンタクト部１４ａを有し、コンタクト部１４ａ上に形成されたコンタクトホール２３ｄを埋めるプラグを介して配線に接続される。
【解決手段】メモリセル３０が複数アレイ状に配置され、Ｘ方向に並ぶメモリセル３０の選択ゲート電極８は選択ゲート線９によって接続され、メモリゲート電極１３はメモリゲート線１４によって接続される。ソース領域２０を介して隣接するメモリセル３０のメモリゲート電極１３にそれぞれ接続されたメモリゲート線１４同士は電気的に接続されていない。選択ゲート線９は、Ｘ方向に延在する第１の部分９ａと、一端が第１の部分９ａに接続してＹ方向に延在する第２の部分９ｂを有している。メモリゲート線１４は、選択ゲート線９の側壁上に絶縁膜を介して形成され、選択ゲート線９の第２の部分９ｂ上から素子分離領域上にかけてＸ方向に延在するコンタクト部１４ａを有し、コンタクト部１４ａ上に形成されたコンタクトホール２３ｄを埋めるプラグを介して配線に接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、不揮発性半導体記憶装置を含む半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置（メモリ）は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜を有しており、浮遊ゲートやトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
【０００３】
特開２００３−１００９１５号公報には、不揮発性半導体記憶装置のゲート電極に対するコンタクト配置に関する技術が記載されている（特許文献１参照）。
【０００４】
特開平６−３３３３９７号公報には、書込み動作時に、ビットラインを挟んで対向するメモリセルのワードラインに異なる電圧を印加する技術が記載されている（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１００９１５号公報
【特許文献２】特開平６−３３３３９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者の検討によれば、次のことが分かった。
【０００７】
図８に示すような、ソース領域を介して隣接した２つのメモリセルにおいては、ソース領域は共通なのでソース領域の電位は常に同電位になる。また、ソース領域を介して隣接した２つのメモリセルにおいて、メモリゲート電極の電位を共通のパッドで取り出した場合、この２つのメモリセルのメモリゲート電極には常に同電位が印加されることになる。
【０００８】
書込み動作時に、書込みを行う選択メモリセルの各部位に所定の書込み用の電圧を印加した際、選択メモリセルと、この選択メモリセルにソース領域を介して隣接する非選択のメモリセルとにおいて、ソース領域は共通で同電位になり、更に上記のようにメモリゲート電極も同電位となる。このため、選択メモリセルに書込み用の電圧を印加したとき、この選択メモリセルにソース領域を介して隣接する非選択のメモリセルのソース領域とメモリゲート電極とには選択メモリセルと同じ電圧が印加される。
【０００９】
このため、書込みを行う選択メモリセルにソース領域を介して隣接する非選択のメモリセルにおいて、非選択メモリセルの選択ゲート電極の電位によりチャネル電流をカットオフし、非選択メモリセルのディスターブを防止するが、実際には、上記のように非選択メモリセルのソース領域とメモリゲート電極とに、選択メモリセルと同様の高電圧が印加されるので、ソース−基板間に接合リーク電流が発生し、これに伴って発生したホットエレクトロンが非選択メモリセルのトラップ性絶縁膜中に取り込まれ、非選択メモリセルのメモリトランジスタのしきい値電圧が上昇してしまう可能性がある。このように、書込み選択メモリセルに対し、ソース領域を介して隣接した非選択メモリセルに加わる書込みディスターブが問題となり、これは半導体装置の性能を低下させる可能性がある。
【００１０】
また、フォトリソグラフィ工程での位置合わせのマージンや寸法ばらつきのマージンなどを考慮して半導体装置の平面レイアウトを設計しないと、半導体装置の製造歩留りの低下や半導体装置の大型化を招いてしまう可能性がある。
【００１１】
本発明の目的は、半導体装置の性能を向上できる技術を提供することにある。
【００１２】
また、本発明の他の目的は、半導体装置の製造歩留りを向上できる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明は、複数のメモリセルがアレイ状に配置され、第１の方向に並ぶメモリセルの選択ゲート電極を接続する選択ゲート線と、第１の方向に並ぶメモリセルのメモリゲート電極を接続するメモリゲート線とを複数有し、第１の方向に交差する第２の方向にソース領域を介して隣り合うメモリセルのメモリゲート電極にそれぞれ接続されたメモリゲート線同士が電気的に接続されておらず、独立に電圧を印加可能なものである。
【００１６】
また、本発明は、複数のメモリセルがアレイ状に配置され、第１の方向に並ぶメモリセルの選択ゲート電極を接続する選択ゲート線と、第１の方向に並ぶメモリセルのメモリゲート電極を接続するメモリゲート線とを複数有し、選択ゲート線は、第１の方向に延在する第１の部分と、一端が第１の部分に接続し、第１の方向と交差する第２の方向に延在する第２の部分とを有し、メモリゲート線は、選択ゲート線の第１および第２の部分に絶縁膜を介して隣接する第３の部分と、選択ゲート線の第２の部分に絶縁膜を介して隣接し、第２の方向と交差する第３の方向に延在する第４の部分とを有し、メモリゲート線の第４の部分上の層間絶縁膜に形成されたコンタクトホールに埋め込まれた導電体部とメモリゲート線の第４の部分とが電気的に接続されているものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
半導体装置の性能を向上することができる。
【００１９】
また、半導体装置の製造歩留りを向上することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１の半導体装置の要部平面図である。
【図２】本発明の実施の形態１の半導体装置の要部断面図である。
【図３】本発明の実施の形態１の半導体装置の要部断面図である。
【図４】メモリセルの模式的な断面構造を示す要部断面図である。
【図５】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図６】本発明の実施の形態１の半導体装置の要部回路図（等価回路図）である。
【図７】本発明の実施の形態１の半導体装置の要部平面図である。
【図８】第１の比較例の半導体装置の要部平面図である。
【図９】第１の比較例の半導体装置の要部断面図である。
【図１０】第１の比較例の半導体装置における、書込み動作時の問題点を示す説明図である。
【図１１】選択メモリセルへの書込み動作時の非選択メモリセルの書込みディスターブを示すグラフである。
【図１２】第２の比較例の半導体装置の要部平面図である。
【図１３】第２の比較例の半導体装置の要部断面図である。
【図１４】本発明の実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１５】本発明の実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１６】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１７】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１８】図１６に続く半導体装置の製造工程中における要部断面図である。
【図１９】図１７に続く半導体装置の製造工程中における要部断面図である。
【図２０】図１８に続く半導体装置の製造工程中における要部断面図である。
【図２１】図１９に続く半導体装置の製造工程中における要部断面図である。
【図２２】図２０に続く半導体装置の製造工程中における要部断面図である。
【図２３】図２１に続く半導体装置の製造工程中における要部断面図である。
【図２４】図２２に続く半導体装置の製造工程中における要部断面図である。
【図２５】図２３に続く半導体装置の製造工程中における要部断面図である。
【図２６】本発明の実施の形態２の半導体装置の要部平面図である。
【発明を実施するための形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションに分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２３】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２４】
（実施の形態１）
本実施の形態の半導体装置の構造を図面を参照して説明する。図１は、本実施の形態の半導体装置（不揮発性半導体記憶装置）の要部平面図であり、図２および図３は本実施の形態の半導体装置の要部断面図である。図１のＡ−Ａ線の断面が図２に対応し、図１のＢ−Ｂ線の断面が図３に対応する。また、理解を簡単にするために、図１には、選択ゲート電極８および選択ゲート線９を形成する多結晶シリコン膜６、メモリゲート電極１３およびメモリゲート線１４を形成する多結晶シリコン膜１２、ドレイン領域１９、ソース領域２０およびコンタクトホール２３などの平面レイアウトを図示し、他の構成要素については図示を省略している。また、図１の平面図には、側壁スペーサ１８は図示を省略しており、低濃度ｎ型半導体領域１６をドレイン領域１９に含め、低濃度ｎ型半導体領域１７をソース領域２０に含めて図示している。
【００２５】
図１〜図３に示される本実施の形態の半導体装置は、不揮発性半導体記憶装置（不揮発性メモリ、フラッシュメモリ）を含む半導体装置である。
【００２６】
例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１のメモリセル領域（メモリセル形成領域、メモリセルアレイ形成領域）１Ａに、不揮発性メモリのメモリセルとなるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor；ＭＩＳトランジスタ、ＭＩＳ型電界効果トランジスタ）が形成されている。
【００２７】
半導体基板１には素子を分離するための素子分離領域２が形成されており、この素子分離領域２で分離された活性領域にはｐ型ウエル３が形成されている。メモリセル領域１Ａのｐ型ウエル３には、メモリトランジスタおよび選択トランジスタからなる不揮発性メモリのメモリセル３０が形成されている。各メモリセル領域１Ａには複数のメモリセル３０がアレイ状に形成されており、各メモリセル領域１Ａは、素子分離領域２によって他の領域から電気的に分離されている。
【００２８】
メモリセル領域１Ａに形成されるフラッシュメモリ（不揮発性半導体記憶装置）のメモリセル３０は、ＭＯＮＯＳ膜を用いたスプリットゲート型セルである。図２に示されるように、メモリセル３０は、メモリトランジスタのゲート絶縁膜となる絶縁膜１１と、ｎ型多結晶シリコンのような導電体からなるメモリゲート電極１３（ワード線１３）と、ｎ型多結晶シリコンのような導電体からなる選択ゲート電極（コントロールゲート電極）８と、選択ゲート電極８下に位置するゲート絶縁膜５と、ドレイン部の低濃度ｎ型半導体領域（低濃度ｎ型不純物領域）１６およびドレイン領域（ドレイン拡散層、高濃度ｎ型半導体領域）１９と、ソース部の低濃度ｎ型半導体領域（低濃度ｎ型不純物領域）１７およびソース領域（ソース拡散層、高濃度ｎ型半導体領域）２０とを有している。各メモリセル３０のメモリゲート電極１３は各メモリセルのワード線を構成する。また、各メモリセル３０の選択ゲート電極８およびメモリゲート電極１３は、ドレイン領域１９およびソース領域２０間上の半導体基板１の上部に形成されており、選択ゲート電極８はドレイン領域１９側に位置し、メモリゲート電極１３はソース領域２０側に位置して絶縁膜１１を介して選択ゲート電極８に隣接し、選択ゲート電極８と半導体基板１との間にゲート絶縁膜５が介在し、メモリゲート電極１３と半導体基板１との間に電荷蓄積部を有するゲート絶縁膜として機能する絶縁膜１１が介在している。メモリゲート電極１３は、選択ゲート電極８の側壁上に絶縁膜１１を介してサイドウォール状に形成されている。
【００２９】
ここで、メモリゲート電極１３よりなるＭＩＳＦＥＴをメモリトランジスタと、また、選択ゲート電極（コントロールゲート電極）８よりなるＭＩＳＦＥＴを選択トランジスタ（コントロールトランジスタ）という。
【００３０】
フラッシュメモリ（不揮発性半導体記憶装置）のメモリセル３０は半導体基板１の主面に複数アレイ状に配置されている。図１のＸ方向およびＹ方向にアレイ状（行列状）に配置された複数のメモリセル３０のうち、図１のＸ方向（半導体基板１の主面に平行な方向、第１の方向）に並ぶメモリセル３０の選択ゲート電極８は、選択ゲート電極８と同層の導電体層（すなわち多結晶シリコン膜６）からなる選択ゲート線９によって（電気的に）接続され、図１のＸ方向に並ぶメモリセル３０のメモリゲート電極１３は、メモリゲート電極１３と同層の導電体層（すなわち多結晶シリコン膜１２）からなるメモリゲート線１４によって（電気的に）接続されている。メモリゲート電極１３は絶縁膜１１を介して選択ゲート線９に隣接し、メモリゲート線１４は絶縁膜１１を介して選択ゲート線９に隣接している。なお、図１のＹ方向は、Ｘ方向に交差する方向であり、好ましくはＸ方向に直交する方向である。
【００３１】
ゲート絶縁膜５は、例えば酸化シリコン膜などの絶縁膜からなる。絶縁膜１１は、内部に電荷蓄積部を有する絶縁膜（トラップ性絶縁膜）であり、例えば、電荷を蓄積するための窒化シリコン膜（すなわち電荷蓄積部）と、その上下に位置する酸化シリコン膜との積層膜（ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜）からなる。絶縁膜１１は、メモリゲート電極１３の下と、メモリゲート線１４の下と、隣接する選択ゲート電極８およびメモリゲート電極１３間と、隣接する選択ゲート線９およびメモリゲート線１４間とに形成されており、メモリゲート電極１３の下の絶縁膜１１がメモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）となる。
【００３２】
低濃度ｎ型半導体領域１６、低濃度ｎ型半導体領域１７、ドレイン領域１９およびソース領域２０は、ｎ型の不純物（例えばリン（Ｐ）またはヒ素（Ａｓ）など）が導入された半導体領域（シリコン領域）よりなり、半導体基板１に設けられたｐ型ウエル３中に形成されている。ドレイン領域１９はドレイン部の低濃度ｎ型半導体領域１６よりも不純物濃度が高く、ソース領域２０は、ソース部の低濃度ｎ型半導体領域１７よりも不純物濃度が高い。複数のメモリセル３０のうち、ドレイン領域１９を介して図１のＹ方向に隣り合う（隣接する）メモリセル３０はドレイン領域１９を共有しており、また、ソース領域２０を介して図１のＹ方向に隣り合う（隣接する）メモリセル３０はソース領域２０を共有している。
【００３３】
選択ゲート電極８の側壁とメモリゲート電極１３の側壁には、酸化シリコンなどの絶縁体からなる側壁スペーサ１８が形成されている。すなわち、絶縁膜１１を介して選択ゲート電極８に隣接する側とは逆側のメモリゲート電極１３の側壁と、絶縁膜１１を介してメモリゲート電極１３に隣接する側とは逆側の選択ゲート電極８の側壁とに、側壁スペーサ１８が形成されている。
【００３４】
ドレイン部の低濃度ｎ型半導体領域１６は選択ゲート電極８に対して自己整合的に形成され、ドレイン領域１９は選択ゲート電極８の側壁上の側壁スペーサ１８に対して自己整合的に形成されるので、低濃度ｎ型半導体領域１６は選択ゲート電極８の側壁上の側壁スペーサ１８の下に形成され、ドレイン領域１９は低濃度ｎ型半導体領域１６の外側に形成されている。従って、低濃度ｎ型半導体領域１６は選択トランジスタのチャネル領域に隣接するように形成され、ドレイン領域１９は低濃度ｎ型半導体領域１６に接し、選択トランジスタのチャネル領域から低濃度ｎ型半導体領域１６の分だけ離間するように形成されている。ソース部の低濃度ｎ型半導体領域１７はメモリゲート電極１３に対して自己整合的に形成され、ソース領域２０はメモリゲート電極１３の側壁上の側壁スペーサ１８に対して自己整合的に形成されるので、低濃度ｎ型半導体領域１７はメモリゲート電極１３の側壁上の側壁スペーサ１８の下に形成され、ソース領域２０は低濃度ｎ型半導体領域１７の外側に形成されている。従って、低濃度ｎ型半導体領域１７はメモリトランジスタのチャネル領域に隣接するように形成され、ソース領域２０は低濃度ｎ型半導体領域１７に接し、メモリトランジスタのチャネル領域から低濃度ｎ型半導体領域１７の分だけ離間するように形成されている。
【００３５】
選択ゲート電極８は、半導体基板１上に形成した多結晶シリコン膜（ｎ型不純物を導入またはドープした多結晶シリコン膜）６をパターニングすることにより形成されており、この選択ゲート電極８を形成するパターニングされた多結晶シリコン膜６は、図１のＸ方向に延在し、各メモリセル３０の選択ゲート電極８同士を接続している。従って、パターニングされた多結晶シリコン膜６により、各メモリセル３０の選択ゲート電極８と、図１のＸ方向に並ぶメモリセル３０の選択ゲート電極８間を接続する選択ゲート線９とが形成されている。すなわち同工程で形成された同層の導電体膜（導電体層）により、選択ゲート電極８と選択ゲート線９とが形成されている。
【００３６】
メモリゲート電極１３は、半導体基板１上に選択ゲート電極８を覆うように形成した多結晶シリコン膜（ｎ型不純物を導入またはドープした多結晶シリコン膜）１２を異方性エッチングし、選択ゲート電極８の側壁上に絶縁膜１１を介して多結晶シリコン膜１２を残存させることにより形成されている。このメモリゲート電極１３を形成する多結晶シリコン膜１２は、選択ゲート電極８および選択ゲート線９を構成するパターニングされた多結晶シリコン膜６の一方の側壁上に絶縁膜１１を介して形成されて図１のＸ方向（横方向）に延在し、各メモリセル３０のメモリゲート電極１３同士を接続している。従って、選択ゲート電極８および選択ゲート線９を構成するパターニングされた多結晶シリコン膜６の側壁上の多結晶シリコン膜１２により、各メモリセル３０のメモリゲート電極１３と、図１のＸ方向に並ぶメモリセル３０のメモリゲート電極１３間を接続するメモリゲート線１４とが形成されている。メモリゲート線１４は、各メモリセル領域１Ａをつなぐワードシャント領域１Ｃに形成され、各メモリセル領域１Ａのメモリセル３０に共通の電位を与えるように配置され、各メモリセル３０のメモリゲート電極１３を接続している。すなわち、同工程で形成された同層の導電体膜（導電体層）により、メモリゲート電極１３とメモリゲート線１４とが形成されている。選択ゲート電極８の一方の側壁上に絶縁膜１１を介して形成された多結晶シリコン膜１２がメモリゲート電極１３となり、選択ゲート線９の一方の側壁上に絶縁膜１１を介して形成された多結晶シリコン膜１２がメモリゲート線１４となる。
【００３７】
メモリセル３０を構成する選択トランジスタおよびメモリトランジスタの選択ゲート電極８とメモリゲート電極１３とは絶縁膜１１を介して隣接し、選択ゲート線９とメモリゲート線１４とは、絶縁膜１１を介して隣接している。また、メモリゲート電極１３下の絶縁膜１１の下にメモリトランジスタのチャネル領域が形成され、選択ゲート電極８下のゲート絶縁膜５の下に選択トランジスタのチャネル領域が形成される。
【００３８】
選択ゲート電極８下のゲート絶縁膜５の下の選択トランジスタのチャネル形成領域には、選択トランジスタのしきい値調整用のｐ型半導体領域４が必要に応じて形成され、メモリゲート電極１３下の絶縁膜１１の下のメモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値調整用のｐ型半導体領域１０（またはｎ型半導体領域）が必要に応じて形成されている。
【００３９】
選択ゲート電極８、選択ゲート線９、メモリゲート電極１３、メモリゲート線１４、ドレイン領域１９およびソース領域２０の上面（表面）には、サリサイドプロセスなどにより、金属シリサイド膜２１（例えばコバルトシリサイド膜）が形成されており、この金属シリサイド膜２１により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。
【００４０】
半導体基板１上には、選択ゲート電極８およびメモリゲート電極１３を覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）２２が形成されている。絶縁膜２２は、例えば相対的に薄い窒化シリコン２２ａとその上の相対的に厚い酸化シリコン２２ｂの積層膜などからなる。窒化シリコン２２ａはコンタクトホール２３形成時のエッチングストッパ膜として機能することができる。絶縁膜２２にはコンタクトホール（開口部）２３が形成され、コンタクトホール２３内にはタングステン（Ｗ）膜を主体とする導電膜からなるプラグ（導電体部）２４が形成され、プラグ２４が埋め込まれた絶縁膜２２上には、配線（第１配線層）２５が形成されている。配線２５は、例えば、バリア導体膜２５ａ、アルミニウム膜２５ｂおよびバリア導体膜２５ｃの積層膜からなるアルミニウム配線である。バリア導体膜２５ａ，２５ｃは、例えばチタン膜または窒化チタン膜あるいはそれらの積層膜からなる。配線２５は、アルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線や銅配線（例えばダマシン法で形成した埋込銅配線）とすることもできる。
【００４１】
コンタクトホール２３およびそれを埋めるプラグ２４のうち、ドレイン領域１９に接続するためのコンタクトホール２３ａおよびそれを埋めるプラグ２４ａは、メモリセル領域１Ａの各メモリセル３０のドレイン領域１９の上部に形成され、ソース領域２０に接続するためのコンタクトホール２３ｂおよびそれを埋めるプラグ２４ｂは、メモリセル領域１Ａの端部（外周部）のソースダミー領域１Ｂのソース領域２０の上部に形成され、選択ゲート線９に接続するためのコンタクトホール２３ｃおよびそれを埋めるプラグ２４ｃは、メモリセル領域１Ａ間のワードシャント領域１Ｃの選択ゲート線９の上部に形成され、メモリゲート線１４に接続するためのコンタクトホール２３ｄおよびそれを埋めるプラグ２４ｄは、メモリセル領域１Ａ間のワードシャント領域１Ｃのメモリゲート線１４の上部に形成されている。なお、ワードシャント領域１Ｃ全体に素子分離領域２が形成されており、ワードシャント領域１Ｃの素子分離領域２上に選択ゲート線９およびメモリゲート線１４が形成されている。ソース領域２０に接続するためのコンタクトホール２３ｂおよびそれを埋めるプラグ２４ｂは、メモリセル領域１Ａの端部（外周部）のソースダミー領域１Ｂに配置しているので、このソースダミー領域１Ｂがメモリセルダミー領域となり、結晶欠陥対策となる。
【００４２】
次に、選択ゲート線９とメモリゲート線１４についてより詳細に説明する。
【００４３】
選択ゲート線９は、図１のＸ方向（第１の方向）に延在してＸ方向に並ぶメモリセル３０の選択ゲート電極８同士を接続する第１の部分９ａと、その一端が第１の部分９ａに接続して図１のＹ方向（半導体基板１の主面に平行でＸ方向に直交する方向、第２の方向）に延在する第２の部分９ｂとを有している。すなわち、選択ゲート線９の第２の部分９ｂは、第１の部分９ａの延在方向に対して交差する方向に延在し、より好ましくは第１の部分９ａの延在方向に対して直交する方向（垂直な方向）に延在している。
【００４４】
また、Ｙ方向に延在した第２の部分９ｂの端部から、ソース領域およびメモリゲート線１４を介して対向する選択ゲート線９（第１の部分９ａ）までの距離は、第２の部分９ｂのＹ方向の長さよりも短い。すなわち、第２の部分９ｂのＹ方向への長さを設計寸法の可能な限り延在させている。これによって、第２の部分９ｂからＸ方向に延在して形成されるメモリゲート線のコンタクト部１４ａのＹ方向におけるスペースの確保を容易とすることができ、コンタクトホール２３ｄの目外れを防止し易くすることができる。
【００４５】
さらに、選択ゲート線の第２の部分９ｂは、Ｙ方向の長さがＸ方向の長さよりも長くなるように形成されている。これによって、メモリゲート線のコンタクト部１４ａのＸ方向に延在させる長さを長くすることができるので、コンタクトホール２３ｄの目外れを防止し易くすることができる。
【００４６】
また、選択ゲート線９の第１の部分９ａは、コンタクトホール２３ｃの下部において幅（Ｙ方向の幅）が相対的に広くなっており、この選択ゲート線９の第１の部分９ａの幅広部（第３の部分）９ｃ上にコンタクトホール２３ｃが形成され、プラグ２４ｃがコンタクトホール２３ｃの底部で選択ゲート線９の第１の部分９ａの幅広部９ｃに接続されている。相対的に幅が広くなっている幅広部９ｃ上にコンタクトホール２３ｃを形成し、コンタクトホール２３ｃに埋め込んだプラグ２４ｃを幅広部９ｃに接続することで、コンタクトホール２３ｃの目外れを防止し、コンタクトホール２４ｃの底部で選択ゲート線９を確実に露出させ、プラグ２４ｃを選択ゲート線９に確実に接続（電気的に接続）することができる。また、コンタクトホール２３ｃの底部でメモリゲート線１４が露出してしまうのを防止でき、選択ゲート線９とメモリゲート線１４とがショートするのを防止することができる。なお、上記のように、選択ゲート線９の第１の部分９ａ、第２の部分９ｂおよび幅広部９ｃは、パターニングされた多結晶シリコン膜６からなる。
【００４７】
選択ゲート線９の一方の側壁上には絶縁膜１１を介してメモリゲート線１４が形成されている。従って、選択ゲート線９の第１の部分９ａ、第２の部分９ｂおよび幅広部９ｃの側壁上には、絶縁膜１１を介してメモリゲート線１４が形成されている。メモリゲート線１４は、選択ゲート線９の一方の側壁上に絶縁膜１１を介してサイドウォール状に形成されているが、更に、選択ゲート線９の第２の部分９ｂに絶縁膜１１を介して隣接し、図１のＸ方向に延在するコンタクト部１４ａを有している。メモリゲート線１４のコンタクト部１４ａも、メモリゲート線１４のサイドウォール状の部分と同様に、多結晶シリコン膜１２からなる。このように、メモリゲート線１４のコンタクト部１４ａは、選択ゲート線９の第２の部分９ｂの延在方向（Ｙ方向）に対して交差する方向に延在し、より好ましくは図１のＸ方向に平行な方向（第２の部分９ａの延在方向（Ｙ方向）に対して直交する方向）に延在している。上記のようにワードシャント領域１Ｃ全体に素子分離領域２が形成され、素子分離領域２上に選択ゲート線９およびメモリゲート線１４が形成されているので、メモリゲート線１４ａのコンタクト部１４ａは選択ゲート線９の第２の部分９ｂ上から素子分離領域２上にかけて図１のＸ方向に延在している。メモリゲート線１４のコンタクト部１４ａと選択ゲート線９の第２の部分９ｂとの間には絶縁膜１１が介在している。
【００４８】
上記のように、半導体基板１上に選択ゲート電極８および選択ゲート線９を構成するパターニングされた多結晶シリコン膜６を覆うように形成した多結晶シリコン膜１２を異方性エッチングし、パターニングされた多結晶シリコン膜６の一方の側壁上に絶縁膜１１を介して多結晶シリコン膜１２を残存させることにより、多結晶シリコン膜１２からなるメモリゲート電極１３およびメモリゲート線１４を形成することができる。この多結晶シリコン膜１２の異方性エッチング工程において、コンタクト部１４ａ上にエッチングマスク層（フォトレジスト層、図示せず）を形成しておき、エッチングマスク層の下の多結晶シリコン膜１２を残存させることで、選択ゲート線９のコンタクト部１４ａを形成している。従って、このとき用いたエッチングマスク層（フォトレジスト層）の平面パターン形状がコンタクト部１４ａの平面パターン形状に対応する。従って、メモリゲート電極１３とメモリゲート線１４とメモリゲート線１４のコンタクト部１４ａとは、同じ工程で形成され、同じ導電体層（ここでは多結晶シリコン膜１２）からなる。
【００４９】
メモリゲート線１４のコンタクト部１４ａ上にコンタクトホール２３ｄが形成され、プラグ２４ｄがコンタクトホール２３ｄの底部でメモリゲート線１４のコンタクト部１４ａに電気的に接続されている。コンタクト部１４ａの平面パターン形状は、コンタクトホール２３ｄの開口時のずれを考慮して目外れが生じないような所定の大きさに形成する。これにより、コンタクトホール２３ｄの目外れを防止し、コンタクトホール２４ｄの底部でメモリゲート線１４のコンタクト部１４ａを確実に露出させ、プラグ２４ｄをメモリゲート線１４に確実に接続（電気的に接続）することができる。また、メモリゲート線１４のコンタクト部１４ａは選択ゲート線９の第２の部分９ｂ上から素子分離領域２上に延在しており、素子分離領域２上に位置するコンタクト部１４ａ上にコンタクトホール２３ｄが形成されている。このため、たとえコンタクトホール２３ｄが目外れを生じたとしても、コンタクトホール２３ｄの底部ではメモリゲート線１４のコンタクト部１４ａと素子分離領域２とが露出するので、目外れを生じたコンタクトホール２３ｄに埋め込んだプラグ２４ｄが他の導電性部材とショートするのを防止することができる。また、たとえコンタクトホール２３ｄ形成工程でオーバーエッチングが生じたとしても、コンタクトホール２３ｄの底部には素子分離領域２が露出するので、コンタクトホール２３ｄに埋め込んだプラグ２４ｄが他の導電性部材とショートするのを防止することができ、更に、プラグ２４ｄの下部側面がメモリゲート線１４のコンタクト部１４ａと接触することにより、プラグ２４ｄとメモリゲート線１４のコンタクト部１４ａとの電気的接続を確保することができる。
【００５０】
また、本実施の形態では、各メモリゲート線１４にそれぞれ独立のコンタクト部１４ａが設けられており、図１のＹ方向にソース領域２０を介して（間に挟んで）隣り合う（隣接する、対向する）メモリセル３０のメモリゲート電極１３にそれぞれ接続された（２本の）メモリゲート線１４同士は電気的に接続されていない。
【００５１】
なお、例えば図２においては、メモリセル３０ａとメモリセル３０ｂとがソース領域２０を介してＹ方向に隣り合う（隣接する、対向する）関係にある。本実施の形態では、ソース領域２０を介して図１のＹ方向に隣り合うメモリセル３０（例えば図２のメモリセル３０ａとメモリセル３０ｂ）のメモリゲート電極１３にそれぞれ接続された（２本の）メモリゲート線１４を、ソース領域２０を介して図１のＹ方向に隣り合う（２本の）メモリゲート線１４と言うものとする。
【００５２】
本実施の形態では、ソース領域２０を介して図１のＹ方向に隣り合う（２本の）メモリゲート線１４は、ワードシャント領域１Ｃにおけるコンタクト部１４ａとプラグ２４ｄとの接続位置が図１のＸ方向にずらされており、絶縁膜２２上に形成されＹ方向に延在する異なる配線２５（２５ｄ）にそれぞれ電気的に接続されている。すなわち、メモリゲート線１４は、ソース領域２０を介してＹ方向に隣り合うメモリゲート線１４以外の他のメモリゲート線１４とプラグ２４ｄおよび配線２５（２５ｄ）を介して電気的に接続されている。図１の例では、メモリゲート線１４は一本置きにプラグ２４ｄおよび配線２５（配線２５ｄ）を介して電気的に接続されている。このため、ソース領域２０を介して図１のＹ方向に隣り合うメモリセル３０のメモリゲート電極１３にそれぞれ接続された（２本の）メモリゲート線１４、すなわちソース領域２０を介してＹ方向に隣り合う（２本の）メモリゲート線１４に、配線２５（２５ｄ）、プラグ２４ｄおよびコンタクト部１４ａを介して独立に所望の電圧（異なる電圧）を印加できるように構成されている。このため、本実施の形態では、ソース領域２０を介してＹ方向に隣り合うメモリセル３０（例えばメモリ３０ａとメモリセル３０ｂ）のメモリゲート電極１３に独立に異なる電圧（電位）を印加することができる。
【００５３】
また、本実施の形態では、後述するようにプロセスマージンの確保が容易なので、選択ゲート線９およびメモリゲート線１４の上面に金属シリサイド膜２１を形成しこの金属シリサイド膜２１の断線を防止でき、選択ゲート線９およびメモリゲート線１４の低抵抗化を図ることができる。このため、メモリセル領域１Ａ間のワードシャント領域１Ｃにおいて、各選択ゲート線９および各メモリゲート線１４に接続するプラグ２４の数を一つにすることができ、半導体装置の平面レイアウト面積の低減などが可能になる。
【００５４】
図４は、本実施の形態の半導体装置におけるメモリセル３０の模式的な断面構造を示す要部断面図である。図５は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図５の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図４に示されるようなメモリセル（選択メモリセル）のドレイン領域１９に印加する電圧Ｖｄ、選択ゲート電極８（選択ゲート線９）に印加する電圧Ｖｃｇ、メモリゲート電極１３（メモリゲート線１４）に印加する電圧Ｖｍｇ、ソース領域２０に印加する電圧Ｖｓ、およびｐ型ウエル３に印加されるベース電圧Ｖｂが記載されている。なお、図５の表に示したものは電圧の印加条件の一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜１１中の電荷蓄積部である窒化シリコン膜への電子の注入を「書込み」、ホール（hole：正孔）の注入を「消去」と定義する。また、図４に示されるように、絶縁膜１１は、酸化シリコン膜１１ａ、窒化シリコン膜１１ｂおよび酸化シリコン膜１１ｃの積層膜（ＯＮＯ膜）からなり、窒化シリコン膜１１ｂが電荷を蓄積するための電荷蓄積部として機能する。
【００５５】
書込み方式は、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書込みを用いることができる。例えば図５の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜１１中の窒化シリコン膜１１ｂ中に電子（エレクトロン）を注入する。ホットエレクトロンは、２つのゲート電極（メモリゲート電極１３および選択ゲート電極８）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極１３の下の絶縁膜１１中の電荷蓄積部である窒化シリコン膜１１ｂの選択トランジスタ側の領域に局所的にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜１１中の窒化シリコン膜１１ｂ中のトラップに捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。
【００５６】
消去方法は、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）ホットホール注入消去方式を用いることができる。すなわち、ＢＴＢＴ（バンド間トンネル現象）により発生したホール（正孔）を電荷蓄積部（絶縁膜１１中の窒化シリコン膜１１ｂ）に注入することにより消去を行う。例えば図５の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、ＢＴＢＴ（Band-To-Band Tunneling）現象によりホール（正孔）を発生させ電界加速することで選択メモリセルの絶縁膜１１中の窒化シリコン膜１１ｂ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。
【００５７】
読出し時には、例えば図５の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極１３に印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【００５８】
図６は、本実施の形態の半導体装置の要部回路図（等価回路図）である。図６の回路図にも示されるように、メモリセル領域１Ａには複数のメモリセル３０が形成されてアレイ状に配置されており、各メモリセル３０のドレイン領域１９はＹ方向に延在するビット線ＢＬ１〜ＢＬ６（配線２５からなる）に接続され、各メモリセル３０のソース領域（２０）はＹ方向に延在するソース線ＭＳＬ１，ＭＳＬ２（配線２５からなる）にソースダミー領域１Ｂで接続されている。Ｘ方向に並ぶメモリセル３０の選択ゲート電極（８）は選択ゲート線ＣＧＬ１〜ＣＧＬ４（選択ゲート線９に対応）によって電気的に接続され、Ｘ方向に並ぶメモリセル３０のメモリゲート電極（１３）はメモリゲート線ＭＧＬ１〜ＭＧＬ４（メモリゲート線１４に対応）によって電気的に接続されている。メモリゲート線ＭＧＬ１〜ＭＧＬ４はＹ方向に延在するメモリゲート配線ＭＭＧ１，ＭＭＧ２（配線２５からなる）にワードシャント領域１Ｃで接続されている。また、図６の回路図にも示されるように、Ｙ方向にソース領域を介して隣り合うメモリセル３０のメモリゲート電極（１３）にそれぞれ接続されたメモリゲート線、図６の例ではメモリゲート線ＭＧＬ２とメモリゲート線ＭＧＬ３とは、互いに電気的に接続されておらず、一方のメモリゲート線ＭＧＬ２はワードシャント領域１Ｃでメモリゲート配線ＭＭＧ１に接続され、他方のメモリゲート線ＭＧＬ３はワードシャント領域１Ｃで他のメモリゲート配線ＭＭＧ２に接続されている。このため、Ｙ方向にソース領域２０を介して隣り合うメモリゲート線、ここではメモリゲート線ＭＧＬ２とメモリゲート線ＭＧＬ３とに、メモリゲート配線ＭＭＧ１，ＭＭＧ２を介して独立に所定（所望）の電圧を印加できる。このため、Ｙ方向にソース領域２０を介して隣り合うメモリゲート線（ここではメモリゲート線ＭＧＬ２，ＭＧＬ３）にメモリゲート配線ＭＭＧ１，ＭＭＧ２を介して異なる電圧（電位）を印加可能である。従って、ソース領域２０を介して隣り合うメモリセル３０のメモリゲート電極に独立に電圧を印加でき、それぞれ異なる電圧を印加可能である。
【００５９】
図７は、本実施の形態の半導体装置の要部平面図であり、配線２５のうちのメモリゲート線１４に接続される配線２５ｄ（すなわち図６のメモリゲート配線ＭＭＧ１，ＭＭＧ２に対応する配線２５ｄ）を図１に更に追加して記載したものに対応する。配線２５ｄは、ワードシャント領域１Ｃで、コンタクトホール２３ｄを埋めるプラグ２４ｄを介してメモリゲート線１４のコンタクト部１４ａに電気的に接続されている。図７に示されるように、Ｙ方向にソース領域２０を介して隣り合うメモリセル３０のメモリゲート電極１３にそれぞれ接続された（２本の）メモリゲート線１４同士、すなわちＹ方向にソース領域２０を介して隣り合う（２本の）メモリゲート線１４同士は、互いに電気的に接続されておらず、一方のメモリゲート線１４はワードシャント領域１Ｃで配線２５ｄに接続され、他方のメモリゲート線１４はワードシャント領域１Ｃで他の配線２５ｄに接続されている。このため、ソース領域２０を介して隣り合う（２本の）メモリゲート線１４に、配線２５ｄを介して独立に所定（所望）の電圧を印加でき、ソース領域２０を介して隣り合う（２本の）メモリゲート線１４に配線２５ｄを介して異なる電圧（電位）を印加可能である。
【００６０】
図８は、本発明者が検討した第１の比較例の半導体装置（不揮発性半導体記憶装置）の要部平面図であり、図９はその要部断面図である。図８のＣ−Ｃ線の断面図が図９に対応する。また、図８は上記図１に対応する平面図である。
【００６１】
図８および図９に示される第１の比較例の半導体装置は、本実施の形態の半導体装置に対して、選択ゲート線９およびメモリゲート線１４のパターン形状と、メモリゲート線１４に接続するコンタクトホール２３ｅおよびそれを埋めるプラグ２４ｅの位置と、プラグ２４ｅに接続された配線２５とメモリゲート線１４の間の接続関係とが異なっている。また、第１の比較例の半導体装置のメモリセルの断面構造は、本実施の形態１の図２と同様の構造を有しているので、ここではその説明は省略する。
【００６２】
図８および図９に示される第１の比較例の半導体装置では、本実施の形態と同様に、選択ゲート線９は、パターニングされた多結晶シリコン膜６からなり、図８のＸ方向（図１のＸ方向に対応する）に延在してＸ方向に並ぶメモリセル３０の選択ゲート電極８を接続する第１の部分９ａと、第１の部分９ａにおいて相対的に幅が広くなっている幅広部９ｃとを有しているが、本実施の形態とは異なり、選択ゲート線９は第２の部分９ｂを有していない。
【００６３】
図８および図９に示される第１の比較例の半導体装置では、選択ゲート線９の一方の側壁上には絶縁膜１１を介して多結晶シリコン膜１２からなるメモリゲート線１４が形成されており、Ｙ方向にソース領域２０を介して隣り合うメモリゲート線１４同士が、メモリゲート線１４を構成する多結晶シリコン膜１２の一部からなるコンタクト部１４ｂによって電気的に接続されている。コンタクト部１４ｂは、選択ゲート線９上から他の選択ゲート線９上にかけて図８のＹ方向（図１のＹ方向に対応する）に延在しており、選択ゲート線９の側壁上のメモリゲート線１４と他の選択ゲート線９の側壁上の他のメモリゲート線１４とを電気的に接続している。
【００６４】
半導体基板１上に選択ゲート電極８および選択ゲート線９を構成するパターニングされた多結晶シリコン膜６を覆うように形成した多結晶シリコン膜１２を異方性エッチングし、パターニングされた多結晶シリコン膜６の一方の側壁上に絶縁膜１１を介して多結晶シリコン膜１２を残存させることにより、多結晶シリコン膜１２からなるメモリゲート電極１３およびメモリゲート線１４を形成することができるが、この多結晶シリコン膜１２の異方性エッチング工程において、コンタクト部１４ｂ上にエッチングマスク層（フォトレジスト層、図示せず）を形成しておき、エッチングマスク層の下の多結晶シリコン膜１２を残存させることで、メモリゲート線１４のコンタクト部１４ｂを形成している。従って、このとき用いたエッチングマスク層（フォトレジスト層）の平面パターン形状がコンタクト部１４ｂの平面パターン形状に対応する。
【００６５】
メモリゲート線１４のコンタクト部１４ｂ上にはコンタクトホール２３ｅが形成され、プラグ２４ｅがコンタクトホール２３ｅの底部でメモリゲート線１４のコンタクト部１４ｂに接続されている。プラグ２４ｅは配線２５に接続されており、複数のメモリゲート線１４がプラグ２４ｅおよび配線２５を介して電気的に接続されている。このように、第１の比較例では、Ｙ方向にソース領域２０を介して隣り合う２つのメモリゲート線１４（メモリゲート電極１３）を共通のコンタクト部１４ｂおよびそれに接続するプラグ２４ｅによって取り出している（引き出している）。
【００６６】
図１０は、第１の比較例の半導体装置における、書込み動作時の問題点を示す説明図である。
【００６７】
図８および図９に示される第１の比較例の半導体装置において、書込み動作時には図５の「書込」の欄に示されるような電圧を、メモリセル３０のうちの書込みを行う選択メモリセルの各部位に印加する。選択メモリセルでは、ドレイン領域１９にＶｄとして１Ｖが印加され、選択ゲート電極８（選択ゲート線９）にＶｃｇとして１．５Ｖ（Ｖｄｄ）が印加され、メモリゲート電極１３（メモリゲート線１４）にＶｍｇとして１２Ｖが印加され、ソース領域２０にＶｓとして６Ｖが印加される。ここで、選択メモリセルと、この選択メモリセルにソース領域２０を介してＹ方向に隣り合う（隣接する）非選択のメモリセル（書込みが行われないメモリセル）とにおいて、ソース領域２０は共通であり、メモリゲート線１４はコンタクト部１４ｂで電気的に接続されている。このため、選択メモリセルと、この選択メモリセルにソース領域２０を介してＹ方向に隣り合う非選択のメモリセルとにおいて、ソース領域２０が共通なのでソース領域２０の電位Ｖｓは同電位になり、メモリゲート線１４がコンタクト部１４ｂで接続されているのでメモリゲート電極１３（メモリゲート線１４）の電位Ｖｍｇは同電位になる。従って、選択メモリセルに上記書込み用の電圧を印加したとき、非選択のメモリセルのソース領域２０とメモリゲート電極１３（メモリゲート線１４）とに選択メモリセルと同じ電圧（Ｖｓ＝６Ｖ，Ｖｍｇ＝１２Ｖ）が印加される。
【００６８】
このため、書込みを行う選択メモリセルにソース領域２０を介してＹ方向に隣り合う非選択のメモリセルにおいて、非選択メモリセルの選択ゲート電極８（選択ゲート線９）の電位Ｖｃｇによりチャネル電流をカットオフし、非選択メモリセルのディスターブを防止する。しかしながら、実際には、図１０と上記に示すように、書込みを行う選択メモリセルにソース領域２０を介してＹ方向に隣り合う非選択のメモリセルにおいて、ソース領域２０およびメモリゲート電極１３に選択メモリセルと同様の高電圧が印加されるので、ソース−基板間に接合リーク電流が発生し、これに伴って発生したホットエレクトロンが非選択メモリセルの絶縁膜１１（中の窒化シリコン膜１１ｂ）中に取り込まれ、非選択メモリセルのメモリトランジスタのしきい値電圧が上昇してしまう可能性がある。このように、書込み選択メモリセルに対し、ソース領域２０を介してＹ方向に隣り合う非選択メモリセルに加わる書込みディスターブが問題となり、これは半導体装置の性能を低下させる可能性がある。
【００６９】
それに対して、本実施の形態では、上記のように、ソース領域２０を介して（間に挟んで）Ｙ方向に隣り合う（対向する、隣接する）メモリセル３０のメモリゲート電極１３にそれぞれ接続されたメモリゲート線１４同士、すなわちソース領域２０を介してＹ方向に隣り合うメモリゲート線１４同士は電気的に接続されておらず、異なる配線２５ｄおよびプラグ２４ｄを介して独立に電圧（異なる電圧）を印加できるようになっている。このように、本実施の形態では、ソース領域２０を介してＹ方向に隣り合う２つのメモリゲート線１４（メモリゲート電極１３）を、各メモリゲート線１４のコンタクト部１４ａおよびそれに接続するプラグ２４ｄによって、それぞれ独立に取り出している（引き出している）。このため、メモリセル３０のうちの書込みを行う選択メモリセルと、その選択メモリセルにソース領域２０を介してＹ方向に隣り合う非選択のメモリセルとで、メモリゲート電極１３に独立に所定（所望）の電圧を印加（供給）することができる。従って、書込みを行う選択メモリセルのメモリゲート電極１３と、その選択メモリセルにソース領域２０を介してＹ方向に隣り合う非選択のメモリセルのメモリゲート電極１３とに、異なる電位を印加（供給）することができる。
【００７０】
このため、本実施の形態では、書込み動作時に図５の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加したとしても、選択メモリセルにソース領域２０を介してＹ方向に隣り合う非選択のメモリセルにおいて、メモリゲート電極１３の電圧の値を、選択メモリのメモリゲート電極１３の電圧の値と異なるものとすることができる。例えば、書込み選択メモリセルのメモリゲート電極１３の電圧Ｖｍｇ（図５の例では１２Ｖ）よりも、その書込み選択メモリセルにソース領域２０を介してＹ方向に隣り合う非選択のメモリセルのメモリゲート電極１３の電圧Ｖｍｇを低くする（例えば０ＶやＶｄｄとしての１．５Ｖなどにする）ことができる。すなわち、本実施の形態では、共通のソース線に接続され、前記ソース線に対して対向するように隣接して配置された少なくとも２つのメモリセル（例えばメモリセル３０ａ，３０ｂに対応）において、メモリセルの書込み動作時に、前記２つのメモリセルのうち、書込みが行われる選択メモリセルのワード線（メモリゲート電極１３）に印加される電圧の値は、書込みが行われない非選択メモリセルのワード線（メモリゲート電極１３）に印加される電圧の値とは異なるものとし、より好ましくは、選択メモリセルのワード線（メモリゲート電極１３）に印加される電圧の値は、非選択メモリセルのワード線（メモリゲート電極１３）に印加される電圧の値よりも大きくする。これにより、書込み選択メモリセルのメモリゲート電極１３に高電圧を印加し、かつ、その書込み選択メモリセルにソース領域２０を介してＹ方向に隣り合う非選択のメモリセルのメモリゲート電極１３に高電圧が印加されないようにすることが可能になる。
【００７１】
従って、本実施の形態では、上記第１の比較例とは異なり、書込みを行う選択メモリセルのメモリゲート電極１３に高電圧を印加しても、この書込みを行う選択メモリセルにソース領域２０を介してＹ方向に隣り合う非選択のメモリセルのメモリゲート電極１３には高電圧が印加されないので、非選択メモリセルの絶縁膜１１（中の窒化シリコン膜１１ｂ）中に電子が取り込まれるのを防止でき、非選択メモリセルのメモリトランジスタのしきい値電圧が上昇してしまう現象を防止することができる。このように、本実施の形態では、書込み選択メモリセルに対しソース領域２０を介してＹ方向に隣接した非選択メモリセルに加わる書込みディスターブを防止することができる。
【００７２】
図１１は、選択メモリセルへの書込み動作時の非選択メモリセルの書込みディスターブを示すグラフである。図１１の横軸は、書込み用の電圧の印加後の時間（arbitrary unit：任意単位）に対応し、図１１の縦軸は、書込みを行う選択メモリセルに対してソース領域２０を介してＹ方向に隣接した非選択メモリセルにおけるしきい値電圧（arbitrary unit：任意単位）に対応する。図１１のグラフには、図１〜図３に示されるような本実施の形態の半導体装置の場合（図１１のグラフ中に「本実施の形態」として実線で示してある）と、図８および図９に示されるような第１の比較例の場合（図１１のグラフ中に「第１の比較例」として点線で示してある）とが示されている。
【００７３】
図１１のグラフに示されるように、第１の比較例では、書込み動作時に、書込みを行う選択メモリセルにソース領域２０を介してＹ方向に隣接する非選択のメモリセルにおいて、ソース領域２０とメモリゲート電極１３とに高電圧が印加されるので、非選択メモリセルの絶縁膜１１（中の窒化シリコン膜１１ｂ）中に電子（ホットエレクトロン）が取り込まれ、非選択メモリセルのメモリトランジスタのしきい値電圧が上昇する。それに対して、本実施の形態では、書込み動作時に、書込みを行う選択メモリセルにソース領域２０を介してＹ方向に隣接する非選択のメモリセルにおいて、メモリゲート電極１３に高電圧が印加されないので、非選択メモリセルの絶縁膜１１（中の窒化シリコン膜１１ｂ）中に電子（ホットエレクトロン）が取り込まれず、非選択メモリセルのメモリトランジスタのしきい値電圧はほとんど変化しない。
【００７４】
このように、本実施の形態では、ソース領域２０を介してＹ方向に隣り合うメモリゲート線１４（メモリゲート電極１３）同士を電気的に接続しておらず、ソース領域２０を介して隣り合う２つのメモリゲート線１４（メモリゲート電極１３）のそれぞれに、独立して所望の電位（異なる電位）を供給できるようになっているので、書込み動作時に、書込みを行う選択メモリセルにソース領域２０を介して隣接する非選択のメモリセルにおいて、メモリゲート電極１３に高電圧が印加されるのを防止し、非選択メモリセルのメモリトランジスタのしきい値電圧が変化（上昇）するのを防止することができる。これにより、半導体装置の性能を向上することができる。
【００７５】
図１２は、本発明者が検討した第２の比較例の半導体装置（不揮発性半導体記憶装置）の要部平面図であり、図１３はその要部断面図である。図１２のＤ−Ｄ線の断面図が図１３に対応する。また、図１２は上記図１および図８に対応する平面図である。
【００７６】
図１２および図１３に示される第２の比較例の半導体装置は、本実施の形態の半導体装置に対して、選択ゲート線９およびメモリゲート線１４のパターン形状と、メモリゲート線１４に接続するコンタクトホール２３ｆおよびそれを埋めるプラグ２４ｆの位置とが異なっている。また、第２の比較例の半導体装置のメモリセルの断面構造は、本実施の形態１の図２と同様の構造を有しているので、ここではその説明は省略する。
【００７７】
図１２および図１３に示される第２の比較例の半導体装置では、選択ゲート電極８および選択ゲート線９を構成する多結晶シリコン膜６のパターン形状は、上記第１の比較例とほぼ同様である。すなわち、選択ゲート線９のパターン形状は、上記第１の比較例とほぼ同様であり、図１２のＸ方向（図１のＸ方向に対応する）に延在してＸ方向に並ぶメモリセル３０の選択ゲート電極８を接続する第１の部分９ａと、第１の部分９ａにおいて相対的に幅が広くなっている幅広部９ｃとを有しているが、本実施の形態とは異なり、選択ゲート線９は第２の部分９ｂを有していない。また、第２の比較例の半導体装置では、選択ゲート線９の一方の側壁上には絶縁膜１１を介して多結晶シリコン膜１２からなるメモリゲート線１４が形成されているが、上記第１の比較例とは異なり、上記第１の比較例のようなコンタクト部１４ｂは有しておらず、ソース領域２０を介してＹ方向に隣り合うメモリゲート線１４同士は、電気的に接続されていない。
【００７８】
図１２および図１３に示される第２の比較例の半導体装置では、メモリゲート線１４は、そのメモリゲート線１４に絶縁膜１１を介して隣接する選択ゲート線９上から素子分離領域２上にかけて図１２のＹ方向（図１のＹ方向に対応）に延在するコンタクト部１４ｃを有している。このメモリゲート線１４のコンタクト部１４ｃは、そのメモリゲート線１４にソース領域２０を介してＹ方向に隣り合う他のメモリゲート線１４とは接続されていない。従って、各メモリゲート線１４にそれぞれ独立のコンタクト部１４ｃが設けられている。
【００７９】
第２の比較例の半導体装置においても、半導体基板１上に選択ゲート電極８および選択ゲート線９を構成するパターニングされた多結晶シリコン膜６を覆うように形成した多結晶シリコン膜１２を異方性エッチングし、パターニングされた多結晶シリコン膜６の一方の側壁上に絶縁膜１１を介して多結晶シリコン膜１２を残存させることにより、多結晶シリコン膜１２からなるメモリゲート電極１３およびメモリゲート線１４を形成することができるが、この多結晶シリコン膜１２の異方性エッチング工程において、コンタクト部１４ｃ上にエッチングマスク層（フォトレジスト層、図示せず）を形成しておき、エッチングマスク層の下の多結晶シリコン膜１２を残存させることで、選択ゲート線９のコンタクト部１４ｃを形成している。従って、このとき用いたエッチングマスク層（フォトレジスト層）の平面パターン形状がコンタクト部１４ｃの平面パターン形状に対応する。
【００８０】
第２の比較例の半導体装置のメモリゲート線１４のコンタクト部１４ｃ上にはコンタクトホール２３ｆが形成され、プラグ２４ｆがコンタクトホール２３ｆの底部でメモリゲート線１４のコンタクト部１４ｃに接続されている。プラグ２４ｆは配線２５に接続されている。
【００８１】
図１２および図１３に示される第２の比較例の半導体装置では、本実施の形態の半導体装置と同様に、ソース領域２０を介してＹ方向に隣り合うメモリゲート線１４同士は、電気的に接続されておらず、異なる配線２５およびプラグ２４ｆを介して独立に所望の電圧（異なる電圧）を印加できるようになっている。このため、本実施の形態と同様に、第２の比較例の半導体装置でも、書込み動作時に、書込みを行う選択メモリセルにソース領域２０を介してＹ方向に隣接する非選択のメモリセルにおいて、メモリゲート電極１３に高電圧が印加されるのを防止し、非選択メモリセルのメモリトランジスタのしきい値電圧が変化（上昇）するのを防止することができる。
【００８２】
しかしながら、図１２および図１３に示される第２の比較例の半導体装置では、本実施の形態の半導体装置とは異なり、選択ゲート線９は第２の部分９ｂを有しておらず、メモリゲート線１４のコンタクト部１４ｃは、図１２のＹ方向に延在している。このため、図１２および図１３に示される第２の比較例の半導体装置の平面レイアウトでは、フォトリソグラフィ工程での位置合わせのマージンや寸法ばらつきのマージンが図１２のＹ方向だけに集中してしまい、プロセスマージンを十分に確保することが難しく、半導体装置の製造歩留りを低下させる可能性がある。また、半導体装置の製造歩留りの低下を防止するためにプロセスマージンを十分に確保しようとすると半導体装置の大型化（平面レイアウトの大面積化）を招いてしまう。例えば、第２の比較例の半導体装置では、多結晶シリコン膜６をパターニングして選択ゲート電極８および選択ゲート線９を形成するためのフォトリソグラフィ工程、多結晶シリコン膜１２を異方性エッチングしてメモリゲート電極１３およびメモリゲート線１４を形成する際にコンタクト部１４ｃを形成するためのフォトリソグラフィ工程、コンタクトホール２３ｆを形成するためのフォトリソグラフィ工程などのマージンが図１２のＹ方向だけに積み重なってしまう。
【００８３】
それに対して、図１〜図３に示される本実施の形態の半導体装置では、選択ゲート線９は図１のＹ方向に延在する第２の部分９ｂを有しており、メモリゲート線１４のコンタクト部１４ａは選択ゲート線９の第２の部分９ｂ上から素子分離領域２上にかけて図１のＸ方向に延在している。
【００８４】
すなわち、本実施の形態では、選択ゲート線９は、図１のＸ方向に延在してＸ方向に並ぶ各メモリセル３０の選択ゲート電極８同士を接続する第１の部分９ａと、この第１の部分９ａの幅が相対的に広くなってその上にコンタクトホール２３ｃが形成される幅広部９ｃとだけでなく、更に、図１のＸ方向に延在する第１の部分９ａに接続して図１のＹ方向（Ｘ方向に垂直な方向）に延在する第２の部分９ｂを有している。従って、選択ゲート線９の第２の部分９ｂは、一端が第１の部分９ａに接続し、第１の部分９ａの延在方向（Ｘ方向）に対してほぼ垂直な方向（Ｙ方向）に延在している。選択ゲート線９の第１の部分９ａ、第２の部分９ｂおよび幅広部９ｃの側壁上には、多結晶シリコン膜１２からなるメモリゲート線１４が形成されているが、メモリゲート線１４は、選択ゲート線９の第２の部分９ｂ上から素子分離領域２上にかけて図１のＸ方向に延在しているコンタクト部１４ａを有している。
【００８５】
本実施の形態では、選択ゲート線９は図１のＹ方向に延在する第２の部分９ｂを有しており、メモリゲート線１４のコンタクト部１４ａは選択ゲート線９の第２の部分９ｂ上から素子分離領域２上にかけて図１のＸ方向に延在するように形成しているので、フォトリソグラフィ工程での位置合わせのマージンや寸法ばらつきのマージンが図１のＸ方向とＹ方向とに分散され、プロセスマージンを十分に確保することが容易である。このため、半導体装置の製造歩留りを向上できる。また、半導体装置の信頼性や性能を向上できる。また、第２の比較例のようにフォトリソグラフィ工程での位置合わせのマージンや寸法ばらつきのマージンが図１のＹ方向だけに集中する場合は、Ｙ方向に隣り合うメモリゲート線１３間の間隔を比較的大きくする必要があるが、本実施の形態では、フォトリソグラフィ工程での位置合わせのマージンや寸法ばらつきのマージンを図１のＸ方向とＹ方向に分散できるので、Ｙ方向に隣り合うメモリゲート線１３間の間隔を比較的小さくすることができ、平面レイアウトの小面積化に有利となり、半導体装置の小型化が可能になる。また、半導体装置の製造歩留りも向上することができる。また、不揮発性半導体記憶装置においては、ワード線方向であるＸ方向にはスペースにゆとりがあり、ビット線方向であるＹ方向にはスペースにゆとりがない。このため、第２の比較例のようにメモリゲート線１４のコンタクト部１４ｃをスペースにゆとりがないＹ方向延在させるよりも、本実施の形態のように、比較的スペースにゆとりがあるＸ方向にメモリゲート線１４のコンタクト部１４ａを延在させることで、半導体装置の製造歩留りを向上させ、不揮発性半導体記憶装置全体のレイアウト面積の縮小も可能になる。
【００８６】
次に、本実施の形態の半導体装置（不揮発性半導体記憶装置）の製造工程を図面を参照して説明する。図１４〜図２５は、本実施の形態の半導体装置（不揮発性半導体記憶装置）の製造工程中の要部断面図である。図１４〜図２５のうち、図１４，図１６，図１８，図２０，図２２，図２４は上記図２に対応する領域の断面図であり、図１５，図１７，図１９，図２１，図２３，図２５は上記図３に対応する領域の断面図である。また、図１４と図１５とは同じ製造工程中の断面図であり、図１６と図１７とは同じ製造工程中の断面図であり、図１８と図１９とは同じ製造工程中の断面図であり、図２０と図２１とは同じ製造工程中の断面図であり、図２２と図２３とは同じ製造工程中の断面図であり、図２４と図２５とは同じ製造工程中の断面図である。
【００８７】
まず、図１４および図１５に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。それから、半導体基板１の主面に、例えばＳＴＩ（Shallow Trench Isolation）法などにより絶縁体からなる素子分離領域２を形成する。
【００８８】
次に、p型不純物をイオン注入することなどにより、ｐ型ウエル３を形成する。ｐ型ウエル３は主としてメモリセル領域１Ａに形成され、メモリセル領域１Ａは素子分離領域２によって他の領域と電気的に分離される。それから、イオン注入法などによって、ｐ型ウエル３の表面部（表層部）に、選択トランジスタのしきい値を調整するｐ型半導体領域（ｐ型不純物領域、チャネル領域）４を形成する。
【００８９】
次に、半導体基板１表面を清浄化処理した後、選択トランジスタのゲート絶縁膜用の絶縁膜５ａをｐ型ウエル３の表面に熱酸化法などを用いて形成する。それから、絶縁膜５ａ上を含む半導体基板１上に、選択ゲート電極となる多結晶シリコン膜６および選択ゲート電極の保護用の酸化シリコン膜７を、順次堆積する。多結晶シリコン膜６は、ｎ型不純物（例えばリン（Ｐ）など）を導入またはドープした多結晶シリコン膜、すなわちｎ型多結晶シリコン膜である。
【００９０】
次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、酸化シリコン膜７および多結晶シリコン膜６をパターニングし、選択トランジスタの選択ゲート電極８および選択ゲート線９を形成する。選択ゲート電極８および選択ゲート線９はパターニングされた多結晶シリコン膜６からなり、選択ゲート電極８の下の絶縁膜５ａが選択トランジスタのゲート絶縁膜５となる。従って、選択ゲート電極８および選択ゲート線１４（第１、第２および第３の部分１４ａ，１４ｂ，１４ｃ）は、同工程で形成され、同層の導電体層（多結晶シリコン膜６）からなる。なお、選択ゲート電極８および選択ゲート線９のパターンの形成の際には、半導体基板１の表面に不要なダメージが入らないように、絶縁膜５ａの表面が露出した段階でドライエッチングを停止する。
【００９１】
次に、図１６および図１７に示されるように、イオン注入法などを用いて、半導体基板１（のｐ型ウエル３）のメモリトランジスタのチャネル領域に、しきい値調整用のｐ型半導体領域（ｐ型不純物領域）１０を形成する。
【００９２】
次に、半導体基板１の保護用に残した絶縁膜５ａを例えばフッ酸などを用いて除去した後、メモリトランジスタのゲート絶縁膜となる絶縁膜１１を形成する。絶縁膜１１は、例えば酸化シリコン膜（上記酸化シリコン膜１１ａに対応）、窒化シリコン膜（上記窒化シリコン膜１１ｂに対応）および酸化シリコン膜（上記酸化シリコン膜１１ｃに対応）の積層膜などからなる。絶縁膜１１は、ｐ型ウエル３の表面上や選択ゲート電極８の露出面（側壁）上に形成される。絶縁膜１１のうち、酸化シリコン膜は、例えば酸化処理（熱酸化処理）により形成することができ、窒化シリコン膜は、例えばＣＶＤ（Chemical Vapor Deposition）法により形成することができる。例えば、絶縁膜１１のうちの下部酸化シリコン膜を熱酸化により形成した後、絶縁膜１１のうちの窒化シリコン膜をＣＶＤ法で堆積し、さらに、絶縁膜１１のうちの上部酸化シリコン膜をＣＶＤ法と熱酸化で形成することができる。なお、絶縁膜５ａを除去する際に、選択ゲート電極８上の酸化シリコン膜７を除去することもできる。
【００９３】
次に、絶縁膜１１上を含む半導体基板１上にメモリゲート電極となる多結晶シリコン膜１２を堆積する。多結晶シリコン膜１２は、ｎ型不純物（例えばリン（Ｐ）など）を導入またはドープした多結晶シリコン膜、すなわちｎ型多結晶シリコン膜である。
【００９４】
次に、異方性エッチング技術により、多結晶シリコン膜１２を絶縁膜１１の上面が露出するまで除去し、選択ゲート電極８および選択ゲート線９の側壁に絶縁膜１１を介して多結晶シリコン膜１２を残存させ、多結晶シリコン膜１２からなるメモリゲート電極１３およびメモリゲート線１４を形成する。メモリゲート電極１３の下の絶縁膜１１がメモリトランジスタのゲート絶縁膜となる。この多結晶シリコン膜１２の異方性エッチング工程において、コンタクト部１４ａ上にエッチングマスク層（フォトレジスト層、図示せず）を形成しておき、エッチングマスク層の下の多結晶シリコン膜１２を残存させることで、選択ゲート線９のコンタクト部１４ａを形成する。従って、メモリゲート電極１３、メモリゲート線１４およびメモリゲート線１４のコンタクト部１４ａは、同工程で形成され、同層の導電体層（多結晶シリコン膜１２）からなる。また、メモリゲート電極１３とは反対側の選択ゲート電極８の側壁にも、多結晶シリコン膜１２からなる側壁スペーサ１５が形成される。
【００９５】
次に、図１８および図１９に示されるように、フォトリソグラフィ技術およびドライエッチング技術を用いて、側壁スペーサ１５を除去する。それから、露出する絶縁膜１１の上層の酸化シリコン膜とその下層の窒化シリコン膜とを、例えばフッ酸と熱リン酸などを用いて除去する。
【００９６】
次に、図２０および図２１に示されるように、低濃度のｎ型不純物のイオン注入を行い、ドレイン部に低濃度ｎ型半導体領域１６を形成し、ソース部に低濃度ｎ型半導体領域１７を形成する。ドレイン部の低濃度ｎ型半導体領域１６とソース部の低濃度ｎ型半導体領域１７とは、同じイオン注入工程により形成されるが、他の形態として、フォトリソグラフィ技術とレジスト膜を用いて別々のイオン注入工程によって形成することもできる。
【００９７】
次に、絶縁膜１１の下層の酸化シリコン膜の露出する部分を例えばフッ酸などで除去した後、半導体基板１上に酸化シリコン膜を堆積してこの酸化シリコン膜を異方性エッチングすることで、選択ゲート電極８、選択ゲート線９、メモリゲート電極１３およびメモリゲート線１４の側壁に酸化シリコンなどの絶縁体からなる側壁スペーサ１８を形成する。
【００９８】
次に、ｎ型不純物をイオン注入することにより、選択トランジスタのドレイン領域（ｎ型半導体領域、ｎ型不純物領域）１９とメモリトランジスタのソース領域（ｎ型半導体領域、ｎ型不純物領域）２０を形成する。ドレイン領域１９はドレイン部の低濃度ｎ型半導体領域１６よりも不純物濃度が高く、ソース領域２０は、ソース部の低濃度ｎ型半導体領域１７よりも不純物濃度が高い。このようにして、フラッシュメモリ（不揮発性半導体記憶装置）のメモリセル３０が形成される。
【００９９】
次に、図２２および図２３に示されるように、選択ゲート電極８、選択ゲート線９、メモリゲート電極１３、メモリゲート線１４、ドレイン領域１９およびソース領域２０の表面を露出させ、例えばコバルト（Ｃｏ）膜を堆積して熱処理することによって、選択ゲート電極８、選択ゲート線９、メモリゲート電極１３、メモリゲート線１４、ドレイン領域１９およびソース領域２０の上部（表面）に、それぞれ金属シリサイド膜（コバルトシリサイド膜、例えばＣｏＳｉ２膜）２１を形成する。これにより、拡散抵抗やコンタクト抵抗を低抵抗化することができる。その後、未反応のコバルト膜は除去する。
【０１００】
次に、図２４および図２５に示されるように、半導体基板１上に絶縁膜（層間絶縁膜）２２を形成する。すなわち、選択ゲート電極８およびメモリゲート電極１３を覆うように、金属シリサイド膜２１上を含む半導体基板１上に、絶縁膜２２を形成する。絶縁膜２２は、例えば相対的に薄い窒化シリコン２２ａとその上の相対的に厚い酸化シリコン２２ｂの積層膜などからなる。絶縁膜２２は層間絶縁膜として機能することができる。必要に応じて、ＣＭＰ（Chemical Mechanical Polishing）法などにより絶縁膜２２の上面の平坦化処理を行うこともできる。
【０１０１】
次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、絶縁膜２２をドライエッチングすることにより、絶縁膜２２にコンタクトホール２３を形成する。
【０１０２】
次に、コンタクトホール２３内に、タングステン（Ｗ）などからなるプラグ２４（プラグ２４を含む）を形成する。プラグ２４は、例えば、コンタクトホール２３の内部を含む絶縁膜２２上にバリア膜（例えば窒化チタン膜）を形成した後、タングステン膜をＣＶＤ法などによってバリア膜上にコンタクトホール２３を埋めるように形成し、絶縁膜２２上の不要なタングステン膜およびバリア膜をＣＭＰまたはエッチバック法などによって除去することにより形成することができる。
【０１０３】
次に、プラグ２４が埋め込まれた絶縁膜２２上に、配線（第１配線層）２５を形成する。例えば、プラグ２４が埋め込まれた絶縁膜２２上にバリア導体膜２５ａ（例えばチタン膜または窒化チタン膜あるいはそれらの積層膜）、アルミニウム膜２５ｂおよびバリア導体膜２５ｃ（例えばチタン膜または窒化チタン膜あるいはそれらの積層膜）をスパッタリング法などによって順に形成し、フォトリソグラフィ技術およびドライエッチング技術などを用いてパターニングすることで、配線２５を形成することができる。配線２５は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線や銅配線（例えばダマシン法で形成した埋込銅配線）とすることもできる。その後、更に層間絶縁膜や上層の配線層などが形成されるが、ここではその説明は省略する。第２層配線以降はダマシン法により形成した埋込銅配線とすることもできる。
【０１０４】
（実施の形態２）
図２６は、本発明の他の実施の形態の半導体装置（不揮発性半導体記憶装置）の要部平面図である。図２６は、上記実施の形態１の図１にほぼ対応する平面図である。また、メモリセルの断面構造などは、上記本実施の形態１と同様の構造を有しているので、ここではその説明は省略する。
【０１０５】
上記実施の形態１の半導体装置では、メモリゲート線１４（多結晶シリコン膜１２）は一本置きに配線２５およびプラグ２３ｄを介して電気的に接続されていたが、図２６に示される本実施の形態の半導体装置では、メモリゲート線１４（多結晶シリコン膜１２）は７本置きに配線２５およびプラグ２３ｄを介して電気的に接続されている。すなわち、互いに電気的に接続されたメモリゲート線１４の間には他の７本のメモリゲート線１４が存在する。
【０１０６】
図２６に示される半導体装置では、各選択ゲート線９の第２の部分９ｂの位置と、その選択ゲート線９の側壁上のメモリゲート線１４のコンタクト部１４ａの位置とをずらして、各メモリゲート線１４のコンタクト部１４ａ上に開口するコンタクトホール２３ｄのＸ方向の位置をずらしている。これにより、Ｙ方向に隣り合うメモリゲート線１４のコンタクト部１４ａとプラグ２４ｄとの接続位置をＸ方向にずらし、メモリゲート線１４のコンタクト部１４ａとプラグ２４ｄとの接続部のＸ方向の位置を、ｎ番目、ｎ＋８番目〜ｎ＋８ｍ番目（ｎ，ｍ：整数）のメモリゲート線１４で同じにし、ｎ番目、ｎ＋８番目〜ｎ＋８ｍ番目（ｎ，ｍ：整数）のメモリゲート線１４同士を、Ｙ方向に延在する同じ配線２５により電気的に接続している。各選択ゲート線９の第２の部分９ｂの位置と、その選択ゲート線９の側壁上のメモリゲート線１４のコンタクト部１４ａの位置とをずらして、各メモリゲート線１４のコンタクト部１４ａ上に開口するコンタクトホール２３ｄのＸ方向の位置をずらすことで、Ｙ方向に延在する所望の配線２５に各メモリゲート線１４を電気的に接続することができる。
【０１０７】
なお、上記実施の形態１では１本置きに、本実施の形態では７本置きにメモリゲート線１４が配線２５に接続されているが、必要に応じた本数置きにメモリゲート線１４を配線２５に接続することができる。
【０１０８】
本実施の形態においても、上記実施の形態１とほぼ同様の効果をえることができる。
【０１０９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、本実施の形態では、ＭＯＮＯＳを用いたスプリットゲート型のメモリセルについて説明したが、これを１トランジスタ型のＮＯＲ型フラッシュメモリ等に適用することも可能である。
【産業上の利用可能性】
【０１１０】
本発明は、不揮発性半導体記憶装置を含む半導体装置に適用して好適なものである。
【符号の説明】
【０１１１】
１ 半導体基板
１Ａ メモリセル領域
１Ｂ ソースダミー領域
１Ｃ ワードシャント領域
２ 素子分離領域
３ ｐ型ウエル３
４ ｐ型半導体領域
５ ゲート絶縁膜
５ａ 絶縁膜
６ 多結晶シリコン膜
７ 酸化シリコン膜
８ 選択ゲート電極
９ 選択ゲート線
９ａ 第１の部分
９ｂ 第２の部分
９ｃ 幅広部
１０ ｐ型半導体領域
１１ 絶縁膜
１２ 多結晶シリコン膜
１３ メモリゲート電極
１４ メモリゲート線
１４ａ コンタクト部
１４ｂ コンタクト部
１４ｃ コンタクト部
１５ 側壁スペーサ
１６ 低濃度ｎ型半導体領域
１７ 低濃度ｎ型半導体領域
１８ 側壁スペーサ１８
１９ ドレイン領域
２０ ソース領域
２１ 金属シリサイド膜
２２ 絶縁膜
２２ａ 窒化シリコン２２ａ
２２ｂ 酸化シリコン
２３ コンタクトホール
２３ａ コンタクトホール
２３ｂ コンタクトホール
２３ｃ コンタクトホール
２３ｄ コンタクトホール
２３ｅ コンタクトホール
２３ｆ コンタクトホール
２４ プラグ
２４ｄ プラグ
２４ｅ プラグ
２４ｆ プラグ
２５ 配線
２５ｄ 配線
３０ メモリセル
ＢＬ１〜ＢＬ６ ビット線
ＣＧＬ１〜ＣＧＬ４ 選択ゲート線
ＭＧＬ１〜ＭＧＬ４ メモリゲート線
ＭＭＧ１，ＭＭＧ２ メモリゲート配線
ＭＳＬ１，ＭＳＬ２ ソース線
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、不揮発性半導体記憶装置を含む半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置（メモリ）は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜を有しており、浮遊ゲートやトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
【０００３】
特開２００３−１００９１５号公報には、不揮発性半導体記憶装置のゲート電極に対するコンタクト配置に関する技術が記載されている（特許文献１参照）。
【０００４】
特開平６−３３３３９７号公報には、書込み動作時に、ビットラインを挟んで対向するメモリセルのワードラインに異なる電圧を印加する技術が記載されている（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１００９１５号公報
【特許文献２】特開平６−３３３３９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者の検討によれば、次のことが分かった。
【０００７】
図８に示すような、ソース領域を介して隣接した２つのメモリセルにおいては、ソース領域は共通なのでソース領域の電位は常に同電位になる。また、ソース領域を介して隣接した２つのメモリセルにおいて、メモリゲート電極の電位を共通のパッドで取り出した場合、この２つのメモリセルのメモリゲート電極には常に同電位が印加されることになる。
【０００８】
書込み動作時に、書込みを行う選択メモリセルの各部位に所定の書込み用の電圧を印加した際、選択メモリセルと、この選択メモリセルにソース領域を介して隣接する非選択のメモリセルとにおいて、ソース領域は共通で同電位になり、更に上記のようにメモリゲート電極も同電位となる。このため、選択メモリセルに書込み用の電圧を印加したとき、この選択メモリセルにソース領域を介して隣接する非選択のメモリセルのソース領域とメモリゲート電極とには選択メモリセルと同じ電圧が印加される。
【０００９】
このため、書込みを行う選択メモリセルにソース領域を介して隣接する非選択のメモリセルにおいて、非選択メモリセルの選択ゲート電極の電位によりチャネル電流をカットオフし、非選択メモリセルのディスターブを防止するが、実際には、上記のように非選択メモリセルのソース領域とメモリゲート電極とに、選択メモリセルと同様の高電圧が印加されるので、ソース−基板間に接合リーク電流が発生し、これに伴って発生したホットエレクトロンが非選択メモリセルのトラップ性絶縁膜中に取り込まれ、非選択メモリセルのメモリトランジスタのしきい値電圧が上昇してしまう可能性がある。このように、書込み選択メモリセルに対し、ソース領域を介して隣接した非選択メモリセルに加わる書込みディスターブが問題となり、これは半導体装置の性能を低下させる可能性がある。
【００１０】
また、フォトリソグラフィ工程での位置合わせのマージンや寸法ばらつきのマージンなどを考慮して半導体装置の平面レイアウトを設計しないと、半導体装置の製造歩留りの低下や半導体装置の大型化を招いてしまう可能性がある。
【００１１】
本発明の目的は、半導体装置の性能を向上できる技術を提供することにある。
【００１２】
また、本発明の他の目的は、半導体装置の製造歩留りを向上できる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明は、複数のメモリセルがアレイ状に配置され、第１の方向に並ぶメモリセルの選択ゲート電極を接続する選択ゲート線と、第１の方向に並ぶメモリセルのメモリゲート電極を接続するメモリゲート線とを複数有し、第１の方向に交差する第２の方向にソース領域を介して隣り合うメモリセルのメモリゲート電極にそれぞれ接続されたメモリゲート線同士が電気的に接続されておらず、独立に電圧を印加可能なものである。
【００１６】
また、本発明は、複数のメモリセルがアレイ状に配置され、第１の方向に並ぶメモリセルの選択ゲート電極を接続する選択ゲート線と、第１の方向に並ぶメモリセルのメモリゲート電極を接続するメモリゲート線とを複数有し、選択ゲート線は、第１の方向に延在する第１の部分と、一端が第１の部分に接続し、第１の方向と交差する第２の方向に延在する第２の部分とを有し、メモリゲート線は、選択ゲート線の第１および第２の部分に絶縁膜を介して隣接する第３の部分と、選択ゲート線の第２の部分に絶縁膜を介して隣接し、第２の方向と交差する第３の方向に延在する第４の部分とを有し、メモリゲート線の第４の部分上の層間絶縁膜に形成されたコンタクトホールに埋め込まれた導電体部とメモリゲート線の第４の部分とが電気的に接続されているものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
半導体装置の性能を向上することができる。
【００１９】
また、半導体装置の製造歩留りを向上することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１の半導体装置の要部平面図である。
【図２】本発明の実施の形態１の半導体装置の要部断面図である。
【図３】本発明の実施の形態１の半導体装置の要部断面図である。
【図４】メモリセルの模式的な断面構造を示す要部断面図である。
【図５】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図６】本発明の実施の形態１の半導体装置の要部回路図（等価回路図）である。
【図７】本発明の実施の形態１の半導体装置の要部平面図である。
【図８】第１の比較例の半導体装置の要部平面図である。
【図９】第１の比較例の半導体装置の要部断面図である。
【図１０】第１の比較例の半導体装置における、書込み動作時の問題点を示す説明図である。
【図１１】選択メモリセルへの書込み動作時の非選択メモリセルの書込みディスターブを示すグラフである。
【図１２】第２の比較例の半導体装置の要部平面図である。
【図１３】第２の比較例の半導体装置の要部断面図である。
【図１４】本発明の実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１５】本発明の実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１６】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１７】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１８】図１６に続く半導体装置の製造工程中における要部断面図である。
【図１９】図１７に続く半導体装置の製造工程中における要部断面図である。
【図２０】図１８に続く半導体装置の製造工程中における要部断面図である。
【図２１】図１９に続く半導体装置の製造工程中における要部断面図である。
【図２２】図２０に続く半導体装置の製造工程中における要部断面図である。
【図２３】図２１に続く半導体装置の製造工程中における要部断面図である。
【図２４】図２２に続く半導体装置の製造工程中における要部断面図である。
【図２５】図２３に続く半導体装置の製造工程中における要部断面図である。
【図２６】本発明の実施の形態２の半導体装置の要部平面図である。
【発明を実施するための形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションに分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２３】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２４】
（実施の形態１）
本実施の形態の半導体装置の構造を図面を参照して説明する。図１は、本実施の形態の半導体装置（不揮発性半導体記憶装置）の要部平面図であり、図２および図３は本実施の形態の半導体装置の要部断面図である。図１のＡ−Ａ線の断面が図２に対応し、図１のＢ−Ｂ線の断面が図３に対応する。また、理解を簡単にするために、図１には、選択ゲート電極８および選択ゲート線９を形成する多結晶シリコン膜６、メモリゲート電極１３およびメモリゲート線１４を形成する多結晶シリコン膜１２、ドレイン領域１９、ソース領域２０およびコンタクトホール２３などの平面レイアウトを図示し、他の構成要素については図示を省略している。また、図１の平面図には、側壁スペーサ１８は図示を省略しており、低濃度ｎ型半導体領域１６をドレイン領域１９に含め、低濃度ｎ型半導体領域１７をソース領域２０に含めて図示している。
【００２５】
図１〜図３に示される本実施の形態の半導体装置は、不揮発性半導体記憶装置（不揮発性メモリ、フラッシュメモリ）を含む半導体装置である。
【００２６】
例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１のメモリセル領域（メモリセル形成領域、メモリセルアレイ形成領域）１Ａに、不揮発性メモリのメモリセルとなるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor；ＭＩＳトランジスタ、ＭＩＳ型電界効果トランジスタ）が形成されている。
【００２７】
半導体基板１には素子を分離するための素子分離領域２が形成されており、この素子分離領域２で分離された活性領域にはｐ型ウエル３が形成されている。メモリセル領域１Ａのｐ型ウエル３には、メモリトランジスタおよび選択トランジスタからなる不揮発性メモリのメモリセル３０が形成されている。各メモリセル領域１Ａには複数のメモリセル３０がアレイ状に形成されており、各メモリセル領域１Ａは、素子分離領域２によって他の領域から電気的に分離されている。
【００２８】
メモリセル領域１Ａに形成されるフラッシュメモリ（不揮発性半導体記憶装置）のメモリセル３０は、ＭＯＮＯＳ膜を用いたスプリットゲート型セルである。図２に示されるように、メモリセル３０は、メモリトランジスタのゲート絶縁膜となる絶縁膜１１と、ｎ型多結晶シリコンのような導電体からなるメモリゲート電極１３（ワード線１３）と、ｎ型多結晶シリコンのような導電体からなる選択ゲート電極（コントロールゲート電極）８と、選択ゲート電極８下に位置するゲート絶縁膜５と、ドレイン部の低濃度ｎ型半導体領域（低濃度ｎ型不純物領域）１６およびドレイン領域（ドレイン拡散層、高濃度ｎ型半導体領域）１９と、ソース部の低濃度ｎ型半導体領域（低濃度ｎ型不純物領域）１７およびソース領域（ソース拡散層、高濃度ｎ型半導体領域）２０とを有している。各メモリセル３０のメモリゲート電極１３は各メモリセルのワード線を構成する。また、各メモリセル３０の選択ゲート電極８およびメモリゲート電極１３は、ドレイン領域１９およびソース領域２０間上の半導体基板１の上部に形成されており、選択ゲート電極８はドレイン領域１９側に位置し、メモリゲート電極１３はソース領域２０側に位置して絶縁膜１１を介して選択ゲート電極８に隣接し、選択ゲート電極８と半導体基板１との間にゲート絶縁膜５が介在し、メモリゲート電極１３と半導体基板１との間に電荷蓄積部を有するゲート絶縁膜として機能する絶縁膜１１が介在している。メモリゲート電極１３は、選択ゲート電極８の側壁上に絶縁膜１１を介してサイドウォール状に形成されている。
【００２９】
ここで、メモリゲート電極１３よりなるＭＩＳＦＥＴをメモリトランジスタと、また、選択ゲート電極（コントロールゲート電極）８よりなるＭＩＳＦＥＴを選択トランジスタ（コントロールトランジスタ）という。
【００３０】
フラッシュメモリ（不揮発性半導体記憶装置）のメモリセル３０は半導体基板１の主面に複数アレイ状に配置されている。図１のＸ方向およびＹ方向にアレイ状（行列状）に配置された複数のメモリセル３０のうち、図１のＸ方向（半導体基板１の主面に平行な方向、第１の方向）に並ぶメモリセル３０の選択ゲート電極８は、選択ゲート電極８と同層の導電体層（すなわち多結晶シリコン膜６）からなる選択ゲート線９によって（電気的に）接続され、図１のＸ方向に並ぶメモリセル３０のメモリゲート電極１３は、メモリゲート電極１３と同層の導電体層（すなわち多結晶シリコン膜１２）からなるメモリゲート線１４によって（電気的に）接続されている。メモリゲート電極１３は絶縁膜１１を介して選択ゲート線９に隣接し、メモリゲート線１４は絶縁膜１１を介して選択ゲート線９に隣接している。なお、図１のＹ方向は、Ｘ方向に交差する方向であり、好ましくはＸ方向に直交する方向である。
【００３１】
ゲート絶縁膜５は、例えば酸化シリコン膜などの絶縁膜からなる。絶縁膜１１は、内部に電荷蓄積部を有する絶縁膜（トラップ性絶縁膜）であり、例えば、電荷を蓄積するための窒化シリコン膜（すなわち電荷蓄積部）と、その上下に位置する酸化シリコン膜との積層膜（ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜）からなる。絶縁膜１１は、メモリゲート電極１３の下と、メモリゲート線１４の下と、隣接する選択ゲート電極８およびメモリゲート電極１３間と、隣接する選択ゲート線９およびメモリゲート線１４間とに形成されており、メモリゲート電極１３の下の絶縁膜１１がメモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）となる。
【００３２】
低濃度ｎ型半導体領域１６、低濃度ｎ型半導体領域１７、ドレイン領域１９およびソース領域２０は、ｎ型の不純物（例えばリン（Ｐ）またはヒ素（Ａｓ）など）が導入された半導体領域（シリコン領域）よりなり、半導体基板１に設けられたｐ型ウエル３中に形成されている。ドレイン領域１９はドレイン部の低濃度ｎ型半導体領域１６よりも不純物濃度が高く、ソース領域２０は、ソース部の低濃度ｎ型半導体領域１７よりも不純物濃度が高い。複数のメモリセル３０のうち、ドレイン領域１９を介して図１のＹ方向に隣り合う（隣接する）メモリセル３０はドレイン領域１９を共有しており、また、ソース領域２０を介して図１のＹ方向に隣り合う（隣接する）メモリセル３０はソース領域２０を共有している。
【００３３】
選択ゲート電極８の側壁とメモリゲート電極１３の側壁には、酸化シリコンなどの絶縁体からなる側壁スペーサ１８が形成されている。すなわち、絶縁膜１１を介して選択ゲート電極８に隣接する側とは逆側のメモリゲート電極１３の側壁と、絶縁膜１１を介してメモリゲート電極１３に隣接する側とは逆側の選択ゲート電極８の側壁とに、側壁スペーサ１８が形成されている。
【００３４】
ドレイン部の低濃度ｎ型半導体領域１６は選択ゲート電極８に対して自己整合的に形成され、ドレイン領域１９は選択ゲート電極８の側壁上の側壁スペーサ１８に対して自己整合的に形成されるので、低濃度ｎ型半導体領域１６は選択ゲート電極８の側壁上の側壁スペーサ１８の下に形成され、ドレイン領域１９は低濃度ｎ型半導体領域１６の外側に形成されている。従って、低濃度ｎ型半導体領域１６は選択トランジスタのチャネル領域に隣接するように形成され、ドレイン領域１９は低濃度ｎ型半導体領域１６に接し、選択トランジスタのチャネル領域から低濃度ｎ型半導体領域１６の分だけ離間するように形成されている。ソース部の低濃度ｎ型半導体領域１７はメモリゲート電極１３に対して自己整合的に形成され、ソース領域２０はメモリゲート電極１３の側壁上の側壁スペーサ１８に対して自己整合的に形成されるので、低濃度ｎ型半導体領域１７はメモリゲート電極１３の側壁上の側壁スペーサ１８の下に形成され、ソース領域２０は低濃度ｎ型半導体領域１７の外側に形成されている。従って、低濃度ｎ型半導体領域１７はメモリトランジスタのチャネル領域に隣接するように形成され、ソース領域２０は低濃度ｎ型半導体領域１７に接し、メモリトランジスタのチャネル領域から低濃度ｎ型半導体領域１７の分だけ離間するように形成されている。
【００３５】
選択ゲート電極８は、半導体基板１上に形成した多結晶シリコン膜（ｎ型不純物を導入またはドープした多結晶シリコン膜）６をパターニングすることにより形成されており、この選択ゲート電極８を形成するパターニングされた多結晶シリコン膜６は、図１のＸ方向に延在し、各メモリセル３０の選択ゲート電極８同士を接続している。従って、パターニングされた多結晶シリコン膜６により、各メモリセル３０の選択ゲート電極８と、図１のＸ方向に並ぶメモリセル３０の選択ゲート電極８間を接続する選択ゲート線９とが形成されている。すなわち同工程で形成された同層の導電体膜（導電体層）により、選択ゲート電極８と選択ゲート線９とが形成されている。
【００３６】
メモリゲート電極１３は、半導体基板１上に選択ゲート電極８を覆うように形成した多結晶シリコン膜（ｎ型不純物を導入またはドープした多結晶シリコン膜）１２を異方性エッチングし、選択ゲート電極８の側壁上に絶縁膜１１を介して多結晶シリコン膜１２を残存させることにより形成されている。このメモリゲート電極１３を形成する多結晶シリコン膜１２は、選択ゲート電極８および選択ゲート線９を構成するパターニングされた多結晶シリコン膜６の一方の側壁上に絶縁膜１１を介して形成されて図１のＸ方向（横方向）に延在し、各メモリセル３０のメモリゲート電極１３同士を接続している。従って、選択ゲート電極８および選択ゲート線９を構成するパターニングされた多結晶シリコン膜６の側壁上の多結晶シリコン膜１２により、各メモリセル３０のメモリゲート電極１３と、図１のＸ方向に並ぶメモリセル３０のメモリゲート電極１３間を接続するメモリゲート線１４とが形成されている。メモリゲート線１４は、各メモリセル領域１Ａをつなぐワードシャント領域１Ｃに形成され、各メモリセル領域１Ａのメモリセル３０に共通の電位を与えるように配置され、各メモリセル３０のメモリゲート電極１３を接続している。すなわち、同工程で形成された同層の導電体膜（導電体層）により、メモリゲート電極１３とメモリゲート線１４とが形成されている。選択ゲート電極８の一方の側壁上に絶縁膜１１を介して形成された多結晶シリコン膜１２がメモリゲート電極１３となり、選択ゲート線９の一方の側壁上に絶縁膜１１を介して形成された多結晶シリコン膜１２がメモリゲート線１４となる。
【００３７】
メモリセル３０を構成する選択トランジスタおよびメモリトランジスタの選択ゲート電極８とメモリゲート電極１３とは絶縁膜１１を介して隣接し、選択ゲート線９とメモリゲート線１４とは、絶縁膜１１を介して隣接している。また、メモリゲート電極１３下の絶縁膜１１の下にメモリトランジスタのチャネル領域が形成され、選択ゲート電極８下のゲート絶縁膜５の下に選択トランジスタのチャネル領域が形成される。
【００３８】
選択ゲート電極８下のゲート絶縁膜５の下の選択トランジスタのチャネル形成領域には、選択トランジスタのしきい値調整用のｐ型半導体領域４が必要に応じて形成され、メモリゲート電極１３下の絶縁膜１１の下のメモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値調整用のｐ型半導体領域１０（またはｎ型半導体領域）が必要に応じて形成されている。
【００３９】
選択ゲート電極８、選択ゲート線９、メモリゲート電極１３、メモリゲート線１４、ドレイン領域１９およびソース領域２０の上面（表面）には、サリサイドプロセスなどにより、金属シリサイド膜２１（例えばコバルトシリサイド膜）が形成されており、この金属シリサイド膜２１により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。
【００４０】
半導体基板１上には、選択ゲート電極８およびメモリゲート電極１３を覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）２２が形成されている。絶縁膜２２は、例えば相対的に薄い窒化シリコン２２ａとその上の相対的に厚い酸化シリコン２２ｂの積層膜などからなる。窒化シリコン２２ａはコンタクトホール２３形成時のエッチングストッパ膜として機能することができる。絶縁膜２２にはコンタクトホール（開口部）２３が形成され、コンタクトホール２３内にはタングステン（Ｗ）膜を主体とする導電膜からなるプラグ（導電体部）２４が形成され、プラグ２４が埋め込まれた絶縁膜２２上には、配線（第１配線層）２５が形成されている。配線２５は、例えば、バリア導体膜２５ａ、アルミニウム膜２５ｂおよびバリア導体膜２５ｃの積層膜からなるアルミニウム配線である。バリア導体膜２５ａ，２５ｃは、例えばチタン膜または窒化チタン膜あるいはそれらの積層膜からなる。配線２５は、アルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線や銅配線（例えばダマシン法で形成した埋込銅配線）とすることもできる。
【００４１】
コンタクトホール２３およびそれを埋めるプラグ２４のうち、ドレイン領域１９に接続するためのコンタクトホール２３ａおよびそれを埋めるプラグ２４ａは、メモリセル領域１Ａの各メモリセル３０のドレイン領域１９の上部に形成され、ソース領域２０に接続するためのコンタクトホール２３ｂおよびそれを埋めるプラグ２４ｂは、メモリセル領域１Ａの端部（外周部）のソースダミー領域１Ｂのソース領域２０の上部に形成され、選択ゲート線９に接続するためのコンタクトホール２３ｃおよびそれを埋めるプラグ２４ｃは、メモリセル領域１Ａ間のワードシャント領域１Ｃの選択ゲート線９の上部に形成され、メモリゲート線１４に接続するためのコンタクトホール２３ｄおよびそれを埋めるプラグ２４ｄは、メモリセル領域１Ａ間のワードシャント領域１Ｃのメモリゲート線１４の上部に形成されている。なお、ワードシャント領域１Ｃ全体に素子分離領域２が形成されており、ワードシャント領域１Ｃの素子分離領域２上に選択ゲート線９およびメモリゲート線１４が形成されている。ソース領域２０に接続するためのコンタクトホール２３ｂおよびそれを埋めるプラグ２４ｂは、メモリセル領域１Ａの端部（外周部）のソースダミー領域１Ｂに配置しているので、このソースダミー領域１Ｂがメモリセルダミー領域となり、結晶欠陥対策となる。
【００４２】
次に、選択ゲート線９とメモリゲート線１４についてより詳細に説明する。
【００４３】
選択ゲート線９は、図１のＸ方向（第１の方向）に延在してＸ方向に並ぶメモリセル３０の選択ゲート電極８同士を接続する第１の部分９ａと、その一端が第１の部分９ａに接続して図１のＹ方向（半導体基板１の主面に平行でＸ方向に直交する方向、第２の方向）に延在する第２の部分９ｂとを有している。すなわち、選択ゲート線９の第２の部分９ｂは、第１の部分９ａの延在方向に対して交差する方向に延在し、より好ましくは第１の部分９ａの延在方向に対して直交する方向（垂直な方向）に延在している。
【００４４】
また、Ｙ方向に延在した第２の部分９ｂの端部から、ソース領域およびメモリゲート線１４を介して対向する選択ゲート線９（第１の部分９ａ）までの距離は、第２の部分９ｂのＹ方向の長さよりも短い。すなわち、第２の部分９ｂのＹ方向への長さを設計寸法の可能な限り延在させている。これによって、第２の部分９ｂからＸ方向に延在して形成されるメモリゲート線のコンタクト部１４ａのＹ方向におけるスペースの確保を容易とすることができ、コンタクトホール２３ｄの目外れを防止し易くすることができる。
【００４５】
さらに、選択ゲート線の第２の部分９ｂは、Ｙ方向の長さがＸ方向の長さよりも長くなるように形成されている。これによって、メモリゲート線のコンタクト部１４ａのＸ方向に延在させる長さを長くすることができるので、コンタクトホール２３ｄの目外れを防止し易くすることができる。
【００４６】
また、選択ゲート線９の第１の部分９ａは、コンタクトホール２３ｃの下部において幅（Ｙ方向の幅）が相対的に広くなっており、この選択ゲート線９の第１の部分９ａの幅広部（第３の部分）９ｃ上にコンタクトホール２３ｃが形成され、プラグ２４ｃがコンタクトホール２３ｃの底部で選択ゲート線９の第１の部分９ａの幅広部９ｃに接続されている。相対的に幅が広くなっている幅広部９ｃ上にコンタクトホール２３ｃを形成し、コンタクトホール２３ｃに埋め込んだプラグ２４ｃを幅広部９ｃに接続することで、コンタクトホール２３ｃの目外れを防止し、コンタクトホール２４ｃの底部で選択ゲート線９を確実に露出させ、プラグ２４ｃを選択ゲート線９に確実に接続（電気的に接続）することができる。また、コンタクトホール２３ｃの底部でメモリゲート線１４が露出してしまうのを防止でき、選択ゲート線９とメモリゲート線１４とがショートするのを防止することができる。なお、上記のように、選択ゲート線９の第１の部分９ａ、第２の部分９ｂおよび幅広部９ｃは、パターニングされた多結晶シリコン膜６からなる。
【００４７】
選択ゲート線９の一方の側壁上には絶縁膜１１を介してメモリゲート線１４が形成されている。従って、選択ゲート線９の第１の部分９ａ、第２の部分９ｂおよび幅広部９ｃの側壁上には、絶縁膜１１を介してメモリゲート線１４が形成されている。メモリゲート線１４は、選択ゲート線９の一方の側壁上に絶縁膜１１を介してサイドウォール状に形成されているが、更に、選択ゲート線９の第２の部分９ｂに絶縁膜１１を介して隣接し、図１のＸ方向に延在するコンタクト部１４ａを有している。メモリゲート線１４のコンタクト部１４ａも、メモリゲート線１４のサイドウォール状の部分と同様に、多結晶シリコン膜１２からなる。このように、メモリゲート線１４のコンタクト部１４ａは、選択ゲート線９の第２の部分９ｂの延在方向（Ｙ方向）に対して交差する方向に延在し、より好ましくは図１のＸ方向に平行な方向（第２の部分９ａの延在方向（Ｙ方向）に対して直交する方向）に延在している。上記のようにワードシャント領域１Ｃ全体に素子分離領域２が形成され、素子分離領域２上に選択ゲート線９およびメモリゲート線１４が形成されているので、メモリゲート線１４ａのコンタクト部１４ａは選択ゲート線９の第２の部分９ｂ上から素子分離領域２上にかけて図１のＸ方向に延在している。メモリゲート線１４のコンタクト部１４ａと選択ゲート線９の第２の部分９ｂとの間には絶縁膜１１が介在している。
【００４８】
上記のように、半導体基板１上に選択ゲート電極８および選択ゲート線９を構成するパターニングされた多結晶シリコン膜６を覆うように形成した多結晶シリコン膜１２を異方性エッチングし、パターニングされた多結晶シリコン膜６の一方の側壁上に絶縁膜１１を介して多結晶シリコン膜１２を残存させることにより、多結晶シリコン膜１２からなるメモリゲート電極１３およびメモリゲート線１４を形成することができる。この多結晶シリコン膜１２の異方性エッチング工程において、コンタクト部１４ａ上にエッチングマスク層（フォトレジスト層、図示せず）を形成しておき、エッチングマスク層の下の多結晶シリコン膜１２を残存させることで、選択ゲート線９のコンタクト部１４ａを形成している。従って、このとき用いたエッチングマスク層（フォトレジスト層）の平面パターン形状がコンタクト部１４ａの平面パターン形状に対応する。従って、メモリゲート電極１３とメモリゲート線１４とメモリゲート線１４のコンタクト部１４ａとは、同じ工程で形成され、同じ導電体層（ここでは多結晶シリコン膜１２）からなる。
【００４９】
メモリゲート線１４のコンタクト部１４ａ上にコンタクトホール２３ｄが形成され、プラグ２４ｄがコンタクトホール２３ｄの底部でメモリゲート線１４のコンタクト部１４ａに電気的に接続されている。コンタクト部１４ａの平面パターン形状は、コンタクトホール２３ｄの開口時のずれを考慮して目外れが生じないような所定の大きさに形成する。これにより、コンタクトホール２３ｄの目外れを防止し、コンタクトホール２４ｄの底部でメモリゲート線１４のコンタクト部１４ａを確実に露出させ、プラグ２４ｄをメモリゲート線１４に確実に接続（電気的に接続）することができる。また、メモリゲート線１４のコンタクト部１４ａは選択ゲート線９の第２の部分９ｂ上から素子分離領域２上に延在しており、素子分離領域２上に位置するコンタクト部１４ａ上にコンタクトホール２３ｄが形成されている。このため、たとえコンタクトホール２３ｄが目外れを生じたとしても、コンタクトホール２３ｄの底部ではメモリゲート線１４のコンタクト部１４ａと素子分離領域２とが露出するので、目外れを生じたコンタクトホール２３ｄに埋め込んだプラグ２４ｄが他の導電性部材とショートするのを防止することができる。また、たとえコンタクトホール２３ｄ形成工程でオーバーエッチングが生じたとしても、コンタクトホール２３ｄの底部には素子分離領域２が露出するので、コンタクトホール２３ｄに埋め込んだプラグ２４ｄが他の導電性部材とショートするのを防止することができ、更に、プラグ２４ｄの下部側面がメモリゲート線１４のコンタクト部１４ａと接触することにより、プラグ２４ｄとメモリゲート線１４のコンタクト部１４ａとの電気的接続を確保することができる。
【００５０】
また、本実施の形態では、各メモリゲート線１４にそれぞれ独立のコンタクト部１４ａが設けられており、図１のＹ方向にソース領域２０を介して（間に挟んで）隣り合う（隣接する、対向する）メモリセル３０のメモリゲート電極１３にそれぞれ接続された（２本の）メモリゲート線１４同士は電気的に接続されていない。
【００５１】
なお、例えば図２においては、メモリセル３０ａとメモリセル３０ｂとがソース領域２０を介してＹ方向に隣り合う（隣接する、対向する）関係にある。本実施の形態では、ソース領域２０を介して図１のＹ方向に隣り合うメモリセル３０（例えば図２のメモリセル３０ａとメモリセル３０ｂ）のメモリゲート電極１３にそれぞれ接続された（２本の）メモリゲート線１４を、ソース領域２０を介して図１のＹ方向に隣り合う（２本の）メモリゲート線１４と言うものとする。
【００５２】
本実施の形態では、ソース領域２０を介して図１のＹ方向に隣り合う（２本の）メモリゲート線１４は、ワードシャント領域１Ｃにおけるコンタクト部１４ａとプラグ２４ｄとの接続位置が図１のＸ方向にずらされており、絶縁膜２２上に形成されＹ方向に延在する異なる配線２５（２５ｄ）にそれぞれ電気的に接続されている。すなわち、メモリゲート線１４は、ソース領域２０を介してＹ方向に隣り合うメモリゲート線１４以外の他のメモリゲート線１４とプラグ２４ｄおよび配線２５（２５ｄ）を介して電気的に接続されている。図１の例では、メモリゲート線１４は一本置きにプラグ２４ｄおよび配線２５（配線２５ｄ）を介して電気的に接続されている。このため、ソース領域２０を介して図１のＹ方向に隣り合うメモリセル３０のメモリゲート電極１３にそれぞれ接続された（２本の）メモリゲート線１４、すなわちソース領域２０を介してＹ方向に隣り合う（２本の）メモリゲート線１４に、配線２５（２５ｄ）、プラグ２４ｄおよびコンタクト部１４ａを介して独立に所望の電圧（異なる電圧）を印加できるように構成されている。このため、本実施の形態では、ソース領域２０を介してＹ方向に隣り合うメモリセル３０（例えばメモリ３０ａとメモリセル３０ｂ）のメモリゲート電極１３に独立に異なる電圧（電位）を印加することができる。
【００５３】
また、本実施の形態では、後述するようにプロセスマージンの確保が容易なので、選択ゲート線９およびメモリゲート線１４の上面に金属シリサイド膜２１を形成しこの金属シリサイド膜２１の断線を防止でき、選択ゲート線９およびメモリゲート線１４の低抵抗化を図ることができる。このため、メモリセル領域１Ａ間のワードシャント領域１Ｃにおいて、各選択ゲート線９および各メモリゲート線１４に接続するプラグ２４の数を一つにすることができ、半導体装置の平面レイアウト面積の低減などが可能になる。
【００５４】
図４は、本実施の形態の半導体装置におけるメモリセル３０の模式的な断面構造を示す要部断面図である。図５は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図５の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図４に示されるようなメモリセル（選択メモリセル）のドレイン領域１９に印加する電圧Ｖｄ、選択ゲート電極８（選択ゲート線９）に印加する電圧Ｖｃｇ、メモリゲート電極１３（メモリゲート線１４）に印加する電圧Ｖｍｇ、ソース領域２０に印加する電圧Ｖｓ、およびｐ型ウエル３に印加されるベース電圧Ｖｂが記載されている。なお、図５の表に示したものは電圧の印加条件の一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜１１中の電荷蓄積部である窒化シリコン膜への電子の注入を「書込み」、ホール（hole：正孔）の注入を「消去」と定義する。また、図４に示されるように、絶縁膜１１は、酸化シリコン膜１１ａ、窒化シリコン膜１１ｂおよび酸化シリコン膜１１ｃの積層膜（ＯＮＯ膜）からなり、窒化シリコン膜１１ｂが電荷を蓄積するための電荷蓄積部として機能する。
【００５５】
書込み方式は、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書込みを用いることができる。例えば図５の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜１１中の窒化シリコン膜１１ｂ中に電子（エレクトロン）を注入する。ホットエレクトロンは、２つのゲート電極（メモリゲート電極１３および選択ゲート電極８）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極１３の下の絶縁膜１１中の電荷蓄積部である窒化シリコン膜１１ｂの選択トランジスタ側の領域に局所的にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜１１中の窒化シリコン膜１１ｂ中のトラップに捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。
【００５６】
消去方法は、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）ホットホール注入消去方式を用いることができる。すなわち、ＢＴＢＴ（バンド間トンネル現象）により発生したホール（正孔）を電荷蓄積部（絶縁膜１１中の窒化シリコン膜１１ｂ）に注入することにより消去を行う。例えば図５の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、ＢＴＢＴ（Band-To-Band Tunneling）現象によりホール（正孔）を発生させ電界加速することで選択メモリセルの絶縁膜１１中の窒化シリコン膜１１ｂ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。
【００５７】
読出し時には、例えば図５の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極１３に印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【００５８】
図６は、本実施の形態の半導体装置の要部回路図（等価回路図）である。図６の回路図にも示されるように、メモリセル領域１Ａには複数のメモリセル３０が形成されてアレイ状に配置されており、各メモリセル３０のドレイン領域１９はＹ方向に延在するビット線ＢＬ１〜ＢＬ６（配線２５からなる）に接続され、各メモリセル３０のソース領域（２０）はＹ方向に延在するソース線ＭＳＬ１，ＭＳＬ２（配線２５からなる）にソースダミー領域１Ｂで接続されている。Ｘ方向に並ぶメモリセル３０の選択ゲート電極（８）は選択ゲート線ＣＧＬ１〜ＣＧＬ４（選択ゲート線９に対応）によって電気的に接続され、Ｘ方向に並ぶメモリセル３０のメモリゲート電極（１３）はメモリゲート線ＭＧＬ１〜ＭＧＬ４（メモリゲート線１４に対応）によって電気的に接続されている。メモリゲート線ＭＧＬ１〜ＭＧＬ４はＹ方向に延在するメモリゲート配線ＭＭＧ１，ＭＭＧ２（配線２５からなる）にワードシャント領域１Ｃで接続されている。また、図６の回路図にも示されるように、Ｙ方向にソース領域を介して隣り合うメモリセル３０のメモリゲート電極（１３）にそれぞれ接続されたメモリゲート線、図６の例ではメモリゲート線ＭＧＬ２とメモリゲート線ＭＧＬ３とは、互いに電気的に接続されておらず、一方のメモリゲート線ＭＧＬ２はワードシャント領域１Ｃでメモリゲート配線ＭＭＧ１に接続され、他方のメモリゲート線ＭＧＬ３はワードシャント領域１Ｃで他のメモリゲート配線ＭＭＧ２に接続されている。このため、Ｙ方向にソース領域２０を介して隣り合うメモリゲート線、ここではメモリゲート線ＭＧＬ２とメモリゲート線ＭＧＬ３とに、メモリゲート配線ＭＭＧ１，ＭＭＧ２を介して独立に所定（所望）の電圧を印加できる。このため、Ｙ方向にソース領域２０を介して隣り合うメモリゲート線（ここではメモリゲート線ＭＧＬ２，ＭＧＬ３）にメモリゲート配線ＭＭＧ１，ＭＭＧ２を介して異なる電圧（電位）を印加可能である。従って、ソース領域２０を介して隣り合うメモリセル３０のメモリゲート電極に独立に電圧を印加でき、それぞれ異なる電圧を印加可能である。
【００５９】
図７は、本実施の形態の半導体装置の要部平面図であり、配線２５のうちのメモリゲート線１４に接続される配線２５ｄ（すなわち図６のメモリゲート配線ＭＭＧ１，ＭＭＧ２に対応する配線２５ｄ）を図１に更に追加して記載したものに対応する。配線２５ｄは、ワードシャント領域１Ｃで、コンタクトホール２３ｄを埋めるプラグ２４ｄを介してメモリゲート線１４のコンタクト部１４ａに電気的に接続されている。図７に示されるように、Ｙ方向にソース領域２０を介して隣り合うメモリセル３０のメモリゲート電極１３にそれぞれ接続された（２本の）メモリゲート線１４同士、すなわちＹ方向にソース領域２０を介して隣り合う（２本の）メモリゲート線１４同士は、互いに電気的に接続されておらず、一方のメモリゲート線１４はワードシャント領域１Ｃで配線２５ｄに接続され、他方のメモリゲート線１４はワードシャント領域１Ｃで他の配線２５ｄに接続されている。このため、ソース領域２０を介して隣り合う（２本の）メモリゲート線１４に、配線２５ｄを介して独立に所定（所望）の電圧を印加でき、ソース領域２０を介して隣り合う（２本の）メモリゲート線１４に配線２５ｄを介して異なる電圧（電位）を印加可能である。
【００６０】
図８は、本発明者が検討した第１の比較例の半導体装置（不揮発性半導体記憶装置）の要部平面図であり、図９はその要部断面図である。図８のＣ−Ｃ線の断面図が図９に対応する。また、図８は上記図１に対応する平面図である。
【００６１】
図８および図９に示される第１の比較例の半導体装置は、本実施の形態の半導体装置に対して、選択ゲート線９およびメモリゲート線１４のパターン形状と、メモリゲート線１４に接続するコンタクトホール２３ｅおよびそれを埋めるプラグ２４ｅの位置と、プラグ２４ｅに接続された配線２５とメモリゲート線１４の間の接続関係とが異なっている。また、第１の比較例の半導体装置のメモリセルの断面構造は、本実施の形態１の図２と同様の構造を有しているので、ここではその説明は省略する。
【００６２】
図８および図９に示される第１の比較例の半導体装置では、本実施の形態と同様に、選択ゲート線９は、パターニングされた多結晶シリコン膜６からなり、図８のＸ方向（図１のＸ方向に対応する）に延在してＸ方向に並ぶメモリセル３０の選択ゲート電極８を接続する第１の部分９ａと、第１の部分９ａにおいて相対的に幅が広くなっている幅広部９ｃとを有しているが、本実施の形態とは異なり、選択ゲート線９は第２の部分９ｂを有していない。
【００６３】
図８および図９に示される第１の比較例の半導体装置では、選択ゲート線９の一方の側壁上には絶縁膜１１を介して多結晶シリコン膜１２からなるメモリゲート線１４が形成されており、Ｙ方向にソース領域２０を介して隣り合うメモリゲート線１４同士が、メモリゲート線１４を構成する多結晶シリコン膜１２の一部からなるコンタクト部１４ｂによって電気的に接続されている。コンタクト部１４ｂは、選択ゲート線９上から他の選択ゲート線９上にかけて図８のＹ方向（図１のＹ方向に対応する）に延在しており、選択ゲート線９の側壁上のメモリゲート線１４と他の選択ゲート線９の側壁上の他のメモリゲート線１４とを電気的に接続している。
【００６４】
半導体基板１上に選択ゲート電極８および選択ゲート線９を構成するパターニングされた多結晶シリコン膜６を覆うように形成した多結晶シリコン膜１２を異方性エッチングし、パターニングされた多結晶シリコン膜６の一方の側壁上に絶縁膜１１を介して多結晶シリコン膜１２を残存させることにより、多結晶シリコン膜１２からなるメモリゲート電極１３およびメモリゲート線１４を形成することができるが、この多結晶シリコン膜１２の異方性エッチング工程において、コンタクト部１４ｂ上にエッチングマスク層（フォトレジスト層、図示せず）を形成しておき、エッチングマスク層の下の多結晶シリコン膜１２を残存させることで、メモリゲート線１４のコンタクト部１４ｂを形成している。従って、このとき用いたエッチングマスク層（フォトレジスト層）の平面パターン形状がコンタクト部１４ｂの平面パターン形状に対応する。
【００６５】
メモリゲート線１４のコンタクト部１４ｂ上にはコンタクトホール２３ｅが形成され、プラグ２４ｅがコンタクトホール２３ｅの底部でメモリゲート線１４のコンタクト部１４ｂに接続されている。プラグ２４ｅは配線２５に接続されており、複数のメモリゲート線１４がプラグ２４ｅおよび配線２５を介して電気的に接続されている。このように、第１の比較例では、Ｙ方向にソース領域２０を介して隣り合う２つのメモリゲート線１４（メモリゲート電極１３）を共通のコンタクト部１４ｂおよびそれに接続するプラグ２４ｅによって取り出している（引き出している）。
【００６６】
図１０は、第１の比較例の半導体装置における、書込み動作時の問題点を示す説明図である。
【００６７】
図８および図９に示される第１の比較例の半導体装置において、書込み動作時には図５の「書込」の欄に示されるような電圧を、メモリセル３０のうちの書込みを行う選択メモリセルの各部位に印加する。選択メモリセルでは、ドレイン領域１９にＶｄとして１Ｖが印加され、選択ゲート電極８（選択ゲート線９）にＶｃｇとして１．５Ｖ（Ｖｄｄ）が印加され、メモリゲート電極１３（メモリゲート線１４）にＶｍｇとして１２Ｖが印加され、ソース領域２０にＶｓとして６Ｖが印加される。ここで、選択メモリセルと、この選択メモリセルにソース領域２０を介してＹ方向に隣り合う（隣接する）非選択のメモリセル（書込みが行われないメモリセル）とにおいて、ソース領域２０は共通であり、メモリゲート線１４はコンタクト部１４ｂで電気的に接続されている。このため、選択メモリセルと、この選択メモリセルにソース領域２０を介してＹ方向に隣り合う非選択のメモリセルとにおいて、ソース領域２０が共通なのでソース領域２０の電位Ｖｓは同電位になり、メモリゲート線１４がコンタクト部１４ｂで接続されているのでメモリゲート電極１３（メモリゲート線１４）の電位Ｖｍｇは同電位になる。従って、選択メモリセルに上記書込み用の電圧を印加したとき、非選択のメモリセルのソース領域２０とメモリゲート電極１３（メモリゲート線１４）とに選択メモリセルと同じ電圧（Ｖｓ＝６Ｖ，Ｖｍｇ＝１２Ｖ）が印加される。
【００６８】
このため、書込みを行う選択メモリセルにソース領域２０を介してＹ方向に隣り合う非選択のメモリセルにおいて、非選択メモリセルの選択ゲート電極８（選択ゲート線９）の電位Ｖｃｇによりチャネル電流をカットオフし、非選択メモリセルのディスターブを防止する。しかしながら、実際には、図１０と上記に示すように、書込みを行う選択メモリセルにソース領域２０を介してＹ方向に隣り合う非選択のメモリセルにおいて、ソース領域２０およびメモリゲート電極１３に選択メモリセルと同様の高電圧が印加されるので、ソース−基板間に接合リーク電流が発生し、これに伴って発生したホットエレクトロンが非選択メモリセルの絶縁膜１１（中の窒化シリコン膜１１ｂ）中に取り込まれ、非選択メモリセルのメモリトランジスタのしきい値電圧が上昇してしまう可能性がある。このように、書込み選択メモリセルに対し、ソース領域２０を介してＹ方向に隣り合う非選択メモリセルに加わる書込みディスターブが問題となり、これは半導体装置の性能を低下させる可能性がある。
【００６９】
それに対して、本実施の形態では、上記のように、ソース領域２０を介して（間に挟んで）Ｙ方向に隣り合う（対向する、隣接する）メモリセル３０のメモリゲート電極１３にそれぞれ接続されたメモリゲート線１４同士、すなわちソース領域２０を介してＹ方向に隣り合うメモリゲート線１４同士は電気的に接続されておらず、異なる配線２５ｄおよびプラグ２４ｄを介して独立に電圧（異なる電圧）を印加できるようになっている。このように、本実施の形態では、ソース領域２０を介してＹ方向に隣り合う２つのメモリゲート線１４（メモリゲート電極１３）を、各メモリゲート線１４のコンタクト部１４ａおよびそれに接続するプラグ２４ｄによって、それぞれ独立に取り出している（引き出している）。このため、メモリセル３０のうちの書込みを行う選択メモリセルと、その選択メモリセルにソース領域２０を介してＹ方向に隣り合う非選択のメモリセルとで、メモリゲート電極１３に独立に所定（所望）の電圧を印加（供給）することができる。従って、書込みを行う選択メモリセルのメモリゲート電極１３と、その選択メモリセルにソース領域２０を介してＹ方向に隣り合う非選択のメモリセルのメモリゲート電極１３とに、異なる電位を印加（供給）することができる。
【００７０】
このため、本実施の形態では、書込み動作時に図５の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加したとしても、選択メモリセルにソース領域２０を介してＹ方向に隣り合う非選択のメモリセルにおいて、メモリゲート電極１３の電圧の値を、選択メモリのメモリゲート電極１３の電圧の値と異なるものとすることができる。例えば、書込み選択メモリセルのメモリゲート電極１３の電圧Ｖｍｇ（図５の例では１２Ｖ）よりも、その書込み選択メモリセルにソース領域２０を介してＹ方向に隣り合う非選択のメモリセルのメモリゲート電極１３の電圧Ｖｍｇを低くする（例えば０ＶやＶｄｄとしての１．５Ｖなどにする）ことができる。すなわち、本実施の形態では、共通のソース線に接続され、前記ソース線に対して対向するように隣接して配置された少なくとも２つのメモリセル（例えばメモリセル３０ａ，３０ｂに対応）において、メモリセルの書込み動作時に、前記２つのメモリセルのうち、書込みが行われる選択メモリセルのワード線（メモリゲート電極１３）に印加される電圧の値は、書込みが行われない非選択メモリセルのワード線（メモリゲート電極１３）に印加される電圧の値とは異なるものとし、より好ましくは、選択メモリセルのワード線（メモリゲート電極１３）に印加される電圧の値は、非選択メモリセルのワード線（メモリゲート電極１３）に印加される電圧の値よりも大きくする。これにより、書込み選択メモリセルのメモリゲート電極１３に高電圧を印加し、かつ、その書込み選択メモリセルにソース領域２０を介してＹ方向に隣り合う非選択のメモリセルのメモリゲート電極１３に高電圧が印加されないようにすることが可能になる。
【００７１】
従って、本実施の形態では、上記第１の比較例とは異なり、書込みを行う選択メモリセルのメモリゲート電極１３に高電圧を印加しても、この書込みを行う選択メモリセルにソース領域２０を介してＹ方向に隣り合う非選択のメモリセルのメモリゲート電極１３には高電圧が印加されないので、非選択メモリセルの絶縁膜１１（中の窒化シリコン膜１１ｂ）中に電子が取り込まれるのを防止でき、非選択メモリセルのメモリトランジスタのしきい値電圧が上昇してしまう現象を防止することができる。このように、本実施の形態では、書込み選択メモリセルに対しソース領域２０を介してＹ方向に隣接した非選択メモリセルに加わる書込みディスターブを防止することができる。
【００７２】
図１１は、選択メモリセルへの書込み動作時の非選択メモリセルの書込みディスターブを示すグラフである。図１１の横軸は、書込み用の電圧の印加後の時間（arbitrary unit：任意単位）に対応し、図１１の縦軸は、書込みを行う選択メモリセルに対してソース領域２０を介してＹ方向に隣接した非選択メモリセルにおけるしきい値電圧（arbitrary unit：任意単位）に対応する。図１１のグラフには、図１〜図３に示されるような本実施の形態の半導体装置の場合（図１１のグラフ中に「本実施の形態」として実線で示してある）と、図８および図９に示されるような第１の比較例の場合（図１１のグラフ中に「第１の比較例」として点線で示してある）とが示されている。
【００７３】
図１１のグラフに示されるように、第１の比較例では、書込み動作時に、書込みを行う選択メモリセルにソース領域２０を介してＹ方向に隣接する非選択のメモリセルにおいて、ソース領域２０とメモリゲート電極１３とに高電圧が印加されるので、非選択メモリセルの絶縁膜１１（中の窒化シリコン膜１１ｂ）中に電子（ホットエレクトロン）が取り込まれ、非選択メモリセルのメモリトランジスタのしきい値電圧が上昇する。それに対して、本実施の形態では、書込み動作時に、書込みを行う選択メモリセルにソース領域２０を介してＹ方向に隣接する非選択のメモリセルにおいて、メモリゲート電極１３に高電圧が印加されないので、非選択メモリセルの絶縁膜１１（中の窒化シリコン膜１１ｂ）中に電子（ホットエレクトロン）が取り込まれず、非選択メモリセルのメモリトランジスタのしきい値電圧はほとんど変化しない。
【００７４】
このように、本実施の形態では、ソース領域２０を介してＹ方向に隣り合うメモリゲート線１４（メモリゲート電極１３）同士を電気的に接続しておらず、ソース領域２０を介して隣り合う２つのメモリゲート線１４（メモリゲート電極１３）のそれぞれに、独立して所望の電位（異なる電位）を供給できるようになっているので、書込み動作時に、書込みを行う選択メモリセルにソース領域２０を介して隣接する非選択のメモリセルにおいて、メモリゲート電極１３に高電圧が印加されるのを防止し、非選択メモリセルのメモリトランジスタのしきい値電圧が変化（上昇）するのを防止することができる。これにより、半導体装置の性能を向上することができる。
【００７５】
図１２は、本発明者が検討した第２の比較例の半導体装置（不揮発性半導体記憶装置）の要部平面図であり、図１３はその要部断面図である。図１２のＤ−Ｄ線の断面図が図１３に対応する。また、図１２は上記図１および図８に対応する平面図である。
【００７６】
図１２および図１３に示される第２の比較例の半導体装置は、本実施の形態の半導体装置に対して、選択ゲート線９およびメモリゲート線１４のパターン形状と、メモリゲート線１４に接続するコンタクトホール２３ｆおよびそれを埋めるプラグ２４ｆの位置とが異なっている。また、第２の比較例の半導体装置のメモリセルの断面構造は、本実施の形態１の図２と同様の構造を有しているので、ここではその説明は省略する。
【００７７】
図１２および図１３に示される第２の比較例の半導体装置では、選択ゲート電極８および選択ゲート線９を構成する多結晶シリコン膜６のパターン形状は、上記第１の比較例とほぼ同様である。すなわち、選択ゲート線９のパターン形状は、上記第１の比較例とほぼ同様であり、図１２のＸ方向（図１のＸ方向に対応する）に延在してＸ方向に並ぶメモリセル３０の選択ゲート電極８を接続する第１の部分９ａと、第１の部分９ａにおいて相対的に幅が広くなっている幅広部９ｃとを有しているが、本実施の形態とは異なり、選択ゲート線９は第２の部分９ｂを有していない。また、第２の比較例の半導体装置では、選択ゲート線９の一方の側壁上には絶縁膜１１を介して多結晶シリコン膜１２からなるメモリゲート線１４が形成されているが、上記第１の比較例とは異なり、上記第１の比較例のようなコンタクト部１４ｂは有しておらず、ソース領域２０を介してＹ方向に隣り合うメモリゲート線１４同士は、電気的に接続されていない。
【００７８】
図１２および図１３に示される第２の比較例の半導体装置では、メモリゲート線１４は、そのメモリゲート線１４に絶縁膜１１を介して隣接する選択ゲート線９上から素子分離領域２上にかけて図１２のＹ方向（図１のＹ方向に対応）に延在するコンタクト部１４ｃを有している。このメモリゲート線１４のコンタクト部１４ｃは、そのメモリゲート線１４にソース領域２０を介してＹ方向に隣り合う他のメモリゲート線１４とは接続されていない。従って、各メモリゲート線１４にそれぞれ独立のコンタクト部１４ｃが設けられている。
【００７９】
第２の比較例の半導体装置においても、半導体基板１上に選択ゲート電極８および選択ゲート線９を構成するパターニングされた多結晶シリコン膜６を覆うように形成した多結晶シリコン膜１２を異方性エッチングし、パターニングされた多結晶シリコン膜６の一方の側壁上に絶縁膜１１を介して多結晶シリコン膜１２を残存させることにより、多結晶シリコン膜１２からなるメモリゲート電極１３およびメモリゲート線１４を形成することができるが、この多結晶シリコン膜１２の異方性エッチング工程において、コンタクト部１４ｃ上にエッチングマスク層（フォトレジスト層、図示せず）を形成しておき、エッチングマスク層の下の多結晶シリコン膜１２を残存させることで、選択ゲート線９のコンタクト部１４ｃを形成している。従って、このとき用いたエッチングマスク層（フォトレジスト層）の平面パターン形状がコンタクト部１４ｃの平面パターン形状に対応する。
【００８０】
第２の比較例の半導体装置のメモリゲート線１４のコンタクト部１４ｃ上にはコンタクトホール２３ｆが形成され、プラグ２４ｆがコンタクトホール２３ｆの底部でメモリゲート線１４のコンタクト部１４ｃに接続されている。プラグ２４ｆは配線２５に接続されている。
【００８１】
図１２および図１３に示される第２の比較例の半導体装置では、本実施の形態の半導体装置と同様に、ソース領域２０を介してＹ方向に隣り合うメモリゲート線１４同士は、電気的に接続されておらず、異なる配線２５およびプラグ２４ｆを介して独立に所望の電圧（異なる電圧）を印加できるようになっている。このため、本実施の形態と同様に、第２の比較例の半導体装置でも、書込み動作時に、書込みを行う選択メモリセルにソース領域２０を介してＹ方向に隣接する非選択のメモリセルにおいて、メモリゲート電極１３に高電圧が印加されるのを防止し、非選択メモリセルのメモリトランジスタのしきい値電圧が変化（上昇）するのを防止することができる。
【００８２】
しかしながら、図１２および図１３に示される第２の比較例の半導体装置では、本実施の形態の半導体装置とは異なり、選択ゲート線９は第２の部分９ｂを有しておらず、メモリゲート線１４のコンタクト部１４ｃは、図１２のＹ方向に延在している。このため、図１２および図１３に示される第２の比較例の半導体装置の平面レイアウトでは、フォトリソグラフィ工程での位置合わせのマージンや寸法ばらつきのマージンが図１２のＹ方向だけに集中してしまい、プロセスマージンを十分に確保することが難しく、半導体装置の製造歩留りを低下させる可能性がある。また、半導体装置の製造歩留りの低下を防止するためにプロセスマージンを十分に確保しようとすると半導体装置の大型化（平面レイアウトの大面積化）を招いてしまう。例えば、第２の比較例の半導体装置では、多結晶シリコン膜６をパターニングして選択ゲート電極８および選択ゲート線９を形成するためのフォトリソグラフィ工程、多結晶シリコン膜１２を異方性エッチングしてメモリゲート電極１３およびメモリゲート線１４を形成する際にコンタクト部１４ｃを形成するためのフォトリソグラフィ工程、コンタクトホール２３ｆを形成するためのフォトリソグラフィ工程などのマージンが図１２のＹ方向だけに積み重なってしまう。
【００８３】
それに対して、図１〜図３に示される本実施の形態の半導体装置では、選択ゲート線９は図１のＹ方向に延在する第２の部分９ｂを有しており、メモリゲート線１４のコンタクト部１４ａは選択ゲート線９の第２の部分９ｂ上から素子分離領域２上にかけて図１のＸ方向に延在している。
【００８４】
すなわち、本実施の形態では、選択ゲート線９は、図１のＸ方向に延在してＸ方向に並ぶ各メモリセル３０の選択ゲート電極８同士を接続する第１の部分９ａと、この第１の部分９ａの幅が相対的に広くなってその上にコンタクトホール２３ｃが形成される幅広部９ｃとだけでなく、更に、図１のＸ方向に延在する第１の部分９ａに接続して図１のＹ方向（Ｘ方向に垂直な方向）に延在する第２の部分９ｂを有している。従って、選択ゲート線９の第２の部分９ｂは、一端が第１の部分９ａに接続し、第１の部分９ａの延在方向（Ｘ方向）に対してほぼ垂直な方向（Ｙ方向）に延在している。選択ゲート線９の第１の部分９ａ、第２の部分９ｂおよび幅広部９ｃの側壁上には、多結晶シリコン膜１２からなるメモリゲート線１４が形成されているが、メモリゲート線１４は、選択ゲート線９の第２の部分９ｂ上から素子分離領域２上にかけて図１のＸ方向に延在しているコンタクト部１４ａを有している。
【００８５】
本実施の形態では、選択ゲート線９は図１のＹ方向に延在する第２の部分９ｂを有しており、メモリゲート線１４のコンタクト部１４ａは選択ゲート線９の第２の部分９ｂ上から素子分離領域２上にかけて図１のＸ方向に延在するように形成しているので、フォトリソグラフィ工程での位置合わせのマージンや寸法ばらつきのマージンが図１のＸ方向とＹ方向とに分散され、プロセスマージンを十分に確保することが容易である。このため、半導体装置の製造歩留りを向上できる。また、半導体装置の信頼性や性能を向上できる。また、第２の比較例のようにフォトリソグラフィ工程での位置合わせのマージンや寸法ばらつきのマージンが図１のＹ方向だけに集中する場合は、Ｙ方向に隣り合うメモリゲート線１３間の間隔を比較的大きくする必要があるが、本実施の形態では、フォトリソグラフィ工程での位置合わせのマージンや寸法ばらつきのマージンを図１のＸ方向とＹ方向に分散できるので、Ｙ方向に隣り合うメモリゲート線１３間の間隔を比較的小さくすることができ、平面レイアウトの小面積化に有利となり、半導体装置の小型化が可能になる。また、半導体装置の製造歩留りも向上することができる。また、不揮発性半導体記憶装置においては、ワード線方向であるＸ方向にはスペースにゆとりがあり、ビット線方向であるＹ方向にはスペースにゆとりがない。このため、第２の比較例のようにメモリゲート線１４のコンタクト部１４ｃをスペースにゆとりがないＹ方向延在させるよりも、本実施の形態のように、比較的スペースにゆとりがあるＸ方向にメモリゲート線１４のコンタクト部１４ａを延在させることで、半導体装置の製造歩留りを向上させ、不揮発性半導体記憶装置全体のレイアウト面積の縮小も可能になる。
【００８６】
次に、本実施の形態の半導体装置（不揮発性半導体記憶装置）の製造工程を図面を参照して説明する。図１４〜図２５は、本実施の形態の半導体装置（不揮発性半導体記憶装置）の製造工程中の要部断面図である。図１４〜図２５のうち、図１４，図１６，図１８，図２０，図２２，図２４は上記図２に対応する領域の断面図であり、図１５，図１７，図１９，図２１，図２３，図２５は上記図３に対応する領域の断面図である。また、図１４と図１５とは同じ製造工程中の断面図であり、図１６と図１７とは同じ製造工程中の断面図であり、図１８と図１９とは同じ製造工程中の断面図であり、図２０と図２１とは同じ製造工程中の断面図であり、図２２と図２３とは同じ製造工程中の断面図であり、図２４と図２５とは同じ製造工程中の断面図である。
【００８７】
まず、図１４および図１５に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。それから、半導体基板１の主面に、例えばＳＴＩ（Shallow Trench Isolation）法などにより絶縁体からなる素子分離領域２を形成する。
【００８８】
次に、p型不純物をイオン注入することなどにより、ｐ型ウエル３を形成する。ｐ型ウエル３は主としてメモリセル領域１Ａに形成され、メモリセル領域１Ａは素子分離領域２によって他の領域と電気的に分離される。それから、イオン注入法などによって、ｐ型ウエル３の表面部（表層部）に、選択トランジスタのしきい値を調整するｐ型半導体領域（ｐ型不純物領域、チャネル領域）４を形成する。
【００８９】
次に、半導体基板１表面を清浄化処理した後、選択トランジスタのゲート絶縁膜用の絶縁膜５ａをｐ型ウエル３の表面に熱酸化法などを用いて形成する。それから、絶縁膜５ａ上を含む半導体基板１上に、選択ゲート電極となる多結晶シリコン膜６および選択ゲート電極の保護用の酸化シリコン膜７を、順次堆積する。多結晶シリコン膜６は、ｎ型不純物（例えばリン（Ｐ）など）を導入またはドープした多結晶シリコン膜、すなわちｎ型多結晶シリコン膜である。
【００９０】
次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、酸化シリコン膜７および多結晶シリコン膜６をパターニングし、選択トランジスタの選択ゲート電極８および選択ゲート線９を形成する。選択ゲート電極８および選択ゲート線９はパターニングされた多結晶シリコン膜６からなり、選択ゲート電極８の下の絶縁膜５ａが選択トランジスタのゲート絶縁膜５となる。従って、選択ゲート電極８および選択ゲート線１４（第１、第２および第３の部分１４ａ，１４ｂ，１４ｃ）は、同工程で形成され、同層の導電体層（多結晶シリコン膜６）からなる。なお、選択ゲート電極８および選択ゲート線９のパターンの形成の際には、半導体基板１の表面に不要なダメージが入らないように、絶縁膜５ａの表面が露出した段階でドライエッチングを停止する。
【００９１】
次に、図１６および図１７に示されるように、イオン注入法などを用いて、半導体基板１（のｐ型ウエル３）のメモリトランジスタのチャネル領域に、しきい値調整用のｐ型半導体領域（ｐ型不純物領域）１０を形成する。
【００９２】
次に、半導体基板１の保護用に残した絶縁膜５ａを例えばフッ酸などを用いて除去した後、メモリトランジスタのゲート絶縁膜となる絶縁膜１１を形成する。絶縁膜１１は、例えば酸化シリコン膜（上記酸化シリコン膜１１ａに対応）、窒化シリコン膜（上記窒化シリコン膜１１ｂに対応）および酸化シリコン膜（上記酸化シリコン膜１１ｃに対応）の積層膜などからなる。絶縁膜１１は、ｐ型ウエル３の表面上や選択ゲート電極８の露出面（側壁）上に形成される。絶縁膜１１のうち、酸化シリコン膜は、例えば酸化処理（熱酸化処理）により形成することができ、窒化シリコン膜は、例えばＣＶＤ（Chemical Vapor Deposition）法により形成することができる。例えば、絶縁膜１１のうちの下部酸化シリコン膜を熱酸化により形成した後、絶縁膜１１のうちの窒化シリコン膜をＣＶＤ法で堆積し、さらに、絶縁膜１１のうちの上部酸化シリコン膜をＣＶＤ法と熱酸化で形成することができる。なお、絶縁膜５ａを除去する際に、選択ゲート電極８上の酸化シリコン膜７を除去することもできる。
【００９３】
次に、絶縁膜１１上を含む半導体基板１上にメモリゲート電極となる多結晶シリコン膜１２を堆積する。多結晶シリコン膜１２は、ｎ型不純物（例えばリン（Ｐ）など）を導入またはドープした多結晶シリコン膜、すなわちｎ型多結晶シリコン膜である。
【００９４】
次に、異方性エッチング技術により、多結晶シリコン膜１２を絶縁膜１１の上面が露出するまで除去し、選択ゲート電極８および選択ゲート線９の側壁に絶縁膜１１を介して多結晶シリコン膜１２を残存させ、多結晶シリコン膜１２からなるメモリゲート電極１３およびメモリゲート線１４を形成する。メモリゲート電極１３の下の絶縁膜１１がメモリトランジスタのゲート絶縁膜となる。この多結晶シリコン膜１２の異方性エッチング工程において、コンタクト部１４ａ上にエッチングマスク層（フォトレジスト層、図示せず）を形成しておき、エッチングマスク層の下の多結晶シリコン膜１２を残存させることで、選択ゲート線９のコンタクト部１４ａを形成する。従って、メモリゲート電極１３、メモリゲート線１４およびメモリゲート線１４のコンタクト部１４ａは、同工程で形成され、同層の導電体層（多結晶シリコン膜１２）からなる。また、メモリゲート電極１３とは反対側の選択ゲート電極８の側壁にも、多結晶シリコン膜１２からなる側壁スペーサ１５が形成される。
【００９５】
次に、図１８および図１９に示されるように、フォトリソグラフィ技術およびドライエッチング技術を用いて、側壁スペーサ１５を除去する。それから、露出する絶縁膜１１の上層の酸化シリコン膜とその下層の窒化シリコン膜とを、例えばフッ酸と熱リン酸などを用いて除去する。
【００９６】
次に、図２０および図２１に示されるように、低濃度のｎ型不純物のイオン注入を行い、ドレイン部に低濃度ｎ型半導体領域１６を形成し、ソース部に低濃度ｎ型半導体領域１７を形成する。ドレイン部の低濃度ｎ型半導体領域１６とソース部の低濃度ｎ型半導体領域１７とは、同じイオン注入工程により形成されるが、他の形態として、フォトリソグラフィ技術とレジスト膜を用いて別々のイオン注入工程によって形成することもできる。
【００９７】
次に、絶縁膜１１の下層の酸化シリコン膜の露出する部分を例えばフッ酸などで除去した後、半導体基板１上に酸化シリコン膜を堆積してこの酸化シリコン膜を異方性エッチングすることで、選択ゲート電極８、選択ゲート線９、メモリゲート電極１３およびメモリゲート線１４の側壁に酸化シリコンなどの絶縁体からなる側壁スペーサ１８を形成する。
【００９８】
次に、ｎ型不純物をイオン注入することにより、選択トランジスタのドレイン領域（ｎ型半導体領域、ｎ型不純物領域）１９とメモリトランジスタのソース領域（ｎ型半導体領域、ｎ型不純物領域）２０を形成する。ドレイン領域１９はドレイン部の低濃度ｎ型半導体領域１６よりも不純物濃度が高く、ソース領域２０は、ソース部の低濃度ｎ型半導体領域１７よりも不純物濃度が高い。このようにして、フラッシュメモリ（不揮発性半導体記憶装置）のメモリセル３０が形成される。
【００９９】
次に、図２２および図２３に示されるように、選択ゲート電極８、選択ゲート線９、メモリゲート電極１３、メモリゲート線１４、ドレイン領域１９およびソース領域２０の表面を露出させ、例えばコバルト（Ｃｏ）膜を堆積して熱処理することによって、選択ゲート電極８、選択ゲート線９、メモリゲート電極１３、メモリゲート線１４、ドレイン領域１９およびソース領域２０の上部（表面）に、それぞれ金属シリサイド膜（コバルトシリサイド膜、例えばＣｏＳｉ２膜）２１を形成する。これにより、拡散抵抗やコンタクト抵抗を低抵抗化することができる。その後、未反応のコバルト膜は除去する。
【０１００】
次に、図２４および図２５に示されるように、半導体基板１上に絶縁膜（層間絶縁膜）２２を形成する。すなわち、選択ゲート電極８およびメモリゲート電極１３を覆うように、金属シリサイド膜２１上を含む半導体基板１上に、絶縁膜２２を形成する。絶縁膜２２は、例えば相対的に薄い窒化シリコン２２ａとその上の相対的に厚い酸化シリコン２２ｂの積層膜などからなる。絶縁膜２２は層間絶縁膜として機能することができる。必要に応じて、ＣＭＰ（Chemical Mechanical Polishing）法などにより絶縁膜２２の上面の平坦化処理を行うこともできる。
【０１０１】
次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、絶縁膜２２をドライエッチングすることにより、絶縁膜２２にコンタクトホール２３を形成する。
【０１０２】
次に、コンタクトホール２３内に、タングステン（Ｗ）などからなるプラグ２４（プラグ２４を含む）を形成する。プラグ２４は、例えば、コンタクトホール２３の内部を含む絶縁膜２２上にバリア膜（例えば窒化チタン膜）を形成した後、タングステン膜をＣＶＤ法などによってバリア膜上にコンタクトホール２３を埋めるように形成し、絶縁膜２２上の不要なタングステン膜およびバリア膜をＣＭＰまたはエッチバック法などによって除去することにより形成することができる。
【０１０３】
次に、プラグ２４が埋め込まれた絶縁膜２２上に、配線（第１配線層）２５を形成する。例えば、プラグ２４が埋め込まれた絶縁膜２２上にバリア導体膜２５ａ（例えばチタン膜または窒化チタン膜あるいはそれらの積層膜）、アルミニウム膜２５ｂおよびバリア導体膜２５ｃ（例えばチタン膜または窒化チタン膜あるいはそれらの積層膜）をスパッタリング法などによって順に形成し、フォトリソグラフィ技術およびドライエッチング技術などを用いてパターニングすることで、配線２５を形成することができる。配線２５は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線や銅配線（例えばダマシン法で形成した埋込銅配線）とすることもできる。その後、更に層間絶縁膜や上層の配線層などが形成されるが、ここではその説明は省略する。第２層配線以降はダマシン法により形成した埋込銅配線とすることもできる。
【０１０４】
（実施の形態２）
図２６は、本発明の他の実施の形態の半導体装置（不揮発性半導体記憶装置）の要部平面図である。図２６は、上記実施の形態１の図１にほぼ対応する平面図である。また、メモリセルの断面構造などは、上記本実施の形態１と同様の構造を有しているので、ここではその説明は省略する。
【０１０５】
上記実施の形態１の半導体装置では、メモリゲート線１４（多結晶シリコン膜１２）は一本置きに配線２５およびプラグ２３ｄを介して電気的に接続されていたが、図２６に示される本実施の形態の半導体装置では、メモリゲート線１４（多結晶シリコン膜１２）は７本置きに配線２５およびプラグ２３ｄを介して電気的に接続されている。すなわち、互いに電気的に接続されたメモリゲート線１４の間には他の７本のメモリゲート線１４が存在する。
【０１０６】
図２６に示される半導体装置では、各選択ゲート線９の第２の部分９ｂの位置と、その選択ゲート線９の側壁上のメモリゲート線１４のコンタクト部１４ａの位置とをずらして、各メモリゲート線１４のコンタクト部１４ａ上に開口するコンタクトホール２３ｄのＸ方向の位置をずらしている。これにより、Ｙ方向に隣り合うメモリゲート線１４のコンタクト部１４ａとプラグ２４ｄとの接続位置をＸ方向にずらし、メモリゲート線１４のコンタクト部１４ａとプラグ２４ｄとの接続部のＸ方向の位置を、ｎ番目、ｎ＋８番目〜ｎ＋８ｍ番目（ｎ，ｍ：整数）のメモリゲート線１４で同じにし、ｎ番目、ｎ＋８番目〜ｎ＋８ｍ番目（ｎ，ｍ：整数）のメモリゲート線１４同士を、Ｙ方向に延在する同じ配線２５により電気的に接続している。各選択ゲート線９の第２の部分９ｂの位置と、その選択ゲート線９の側壁上のメモリゲート線１４のコンタクト部１４ａの位置とをずらして、各メモリゲート線１４のコンタクト部１４ａ上に開口するコンタクトホール２３ｄのＸ方向の位置をずらすことで、Ｙ方向に延在する所望の配線２５に各メモリゲート線１４を電気的に接続することができる。
【０１０７】
なお、上記実施の形態１では１本置きに、本実施の形態では７本置きにメモリゲート線１４が配線２５に接続されているが、必要に応じた本数置きにメモリゲート線１４を配線２５に接続することができる。
【０１０８】
本実施の形態においても、上記実施の形態１とほぼ同様の効果をえることができる。
【０１０９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、本実施の形態では、ＭＯＮＯＳを用いたスプリットゲート型のメモリセルについて説明したが、これを１トランジスタ型のＮＯＲ型フラッシュメモリ等に適用することも可能である。
【産業上の利用可能性】
【０１１０】
本発明は、不揮発性半導体記憶装置を含む半導体装置に適用して好適なものである。
【符号の説明】
【０１１１】
１ 半導体基板
１Ａ メモリセル領域
１Ｂ ソースダミー領域
１Ｃ ワードシャント領域
２ 素子分離領域
３ ｐ型ウエル３
４ ｐ型半導体領域
５ ゲート絶縁膜
５ａ 絶縁膜
６ 多結晶シリコン膜
７ 酸化シリコン膜
８ 選択ゲート電極
９ 選択ゲート線
９ａ 第１の部分
９ｂ 第２の部分
９ｃ 幅広部
１０ ｐ型半導体領域
１１ 絶縁膜
１２ 多結晶シリコン膜
１３ メモリゲート電極
１４ メモリゲート線
１４ａ コンタクト部
１４ｂ コンタクト部
１４ｃ コンタクト部
１５ 側壁スペーサ
１６ 低濃度ｎ型半導体領域
１７ 低濃度ｎ型半導体領域
１８ 側壁スペーサ１８
１９ ドレイン領域
２０ ソース領域
２１ 金属シリサイド膜
２２ 絶縁膜
２２ａ 窒化シリコン２２ａ
２２ｂ 酸化シリコン
２３ コンタクトホール
２３ａ コンタクトホール
２３ｂ コンタクトホール
２３ｃ コンタクトホール
２３ｄ コンタクトホール
２３ｅ コンタクトホール
２３ｆ コンタクトホール
２４ プラグ
２４ｄ プラグ
２４ｅ プラグ
２４ｆ プラグ
２５ 配線
２５ｄ 配線
３０ メモリセル
ＢＬ１〜ＢＬ６ ビット線
ＣＧＬ１〜ＣＧＬ４ 選択ゲート線
ＭＧＬ１〜ＭＧＬ４ メモリゲート線
ＭＭＧ１，ＭＭＧ２ メモリゲート配線
ＭＳＬ１，ＭＳＬ２ ソース線
【特許請求の範囲】
【請求項１】
半導体基板に形成された複数の不揮発性メモリセルを含む第１メモリアレイ形成領域及び第２メモリセルアレイ形成領域と、前記第１メモリセルアレイ形成領域と前記第２メモリセルアレイ形成領域の間に形成されたシャント領域とを有する半導体装置であって、
複数の第１不揮発性メモリセルのそれぞれは、
前記半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１選択ゲート電極と、
前記第１選択ゲート電極の側面及び前記半導体基板上に形成された第１電荷蓄積層と、
前記第１電荷蓄積層上で前記第１選択ゲート電極の側面に前記第１電荷蓄積層を介して形成された第１メモリゲート電極と、
前記半導体基板中に形成され、前記第１選択ゲート電極側に位置する第１ドレイン領域と、
前記半導体基板中に形成され、前記第１メモリゲート電極側に位置する第１ソース領域と、を有し、
前記複数の第２不揮発性メモリセルのそれぞれは、
前記半導体基板上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２選択ゲート電極と、
前記第２選択ゲート電極の側面及び前記半導体基板上に形成された第２電荷蓄積層と、
前記第２電荷蓄積層上で前記第２選択ゲート電極の側面に前記第２電荷蓄積層を介して形成された第２メモリゲート電極と、
前記半導体基板中に形成され、前記第２選択ゲート電極側に位置する第２ドレイン領域と、
前記半導体基板中に形成され、前記第２メモリゲート電極側に位置し、かつ、前記第１不揮発性メモリセルと共有する前記第１ソース領域と、を有し、
前記複数の第２不揮発性メモリセルのそれぞれは、前記第１ソース領域を介して、前記複数の第１不揮発性メモリセルのそれぞれと第１方向において隣接して配置されており、
複数の第３不揮発性メモリセルのそれぞれは、
前記半導体基板上に形成された第３ゲート絶縁膜と、
前記第３ゲート絶縁膜上に形成された第３選択ゲート電極と、
前記第３選択ゲート電極の側面及び前記半導体基板上に形成された第３電荷蓄積層と、
前記第３電荷蓄積層上で前記第３選択ゲート電極の側面に前記第３電荷蓄積層を介して形成された第３メモリゲート電極と、
前記半導体基板中に形成され、前記第３選択ゲート電極側に位置し、かつ、前記第２不揮発性メモリセルと共有する前記第２ドレイン領域と、
前記半導体基板中に形成され、前記第３メモリゲート電極側に位置する第２ソース領域と、を有し、
前記複数の第３不揮発性メモリセルのそれぞれは、前記第２ドレイン領域を介して、前記複数の第２不揮発性メモリセルのそれぞれと前記第１方向において隣接して配置されており、
複数の第４不揮発性メモリセルのそれぞれは、
前記半導体基板上に形成された第４ゲート絶縁膜と、
前記第４ゲート絶縁膜上に形成された第４選択ゲート電極と、
前記第４選択ゲート電極の側面及び前記半導体基板上に形成された第４電荷蓄積層と、
前記第４電荷蓄積層上で前記第４選択ゲート電極の側面に前記第４電荷蓄積層を介して形成された第４メモリゲート電極と、
前記半導体基板中に形成され、前記第４選択ゲート電極側に位置する第３ドレイン領域と、
前記半導体基板中に形成され、前記第４メモリゲート電極側に位置し、かつ、前記第３メモリセルと共有する前記第２ソース領域と、を有し、
前記複数の第４不揮発性メモリセルのそれぞれは、前記第２ソース領域を介して、前記複数の第３不揮発性メモリセルのそれぞれと前記第１方向において隣接して配置されており、
前記第１、第２、第３、及び、第４選択ゲート電極と前記第１、第２、第３、及び、第４メモリゲート電極が前記第１方向に直交する第２方向に延在することにより、前記複数の第１、第２、第３、及び、第４不揮発性メモリセルが電気的に接続された状態で前記第２方向に並び、
前記シャント領域において、前記第１メモリゲート電極は第１コンタクト部を含み、前記第２メモリゲート電極は第２コンタクト部を含み、前記第３メモリゲート電極は第３コンタクト部を含み、前記第４メモリゲート電極は第４コンタクト部を含み、
前記第１、第２、第３、及び、第４コンタクト部は、それぞれが互いに前記第２方向にずれて形成されていることを特徴とした半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板上には、前記複数の不揮発性メモリを覆うように、層間絶縁膜が形成され、
前記層間絶縁膜中には、前記第１コンタクト部と電気的に接続する第１プラグが形成され、
前記第１プラグ上には、前記第１プラグを介して前記第１メモリゲート電極に電圧を供給するための第１配線が形成されており、
前記層間絶縁膜中には、前記第２コンタクト部と電気的に接続する第２プラグが形成され、
前記第２プラグ上には、前記第２プラグを介して前記第２メモリゲート電極に電圧を供給するための第２配線が形成されており、
前記層間絶縁膜中には、前記第３コンタクト部と電気的に接続する第３プラグが形成され、
前記第３プラグ上には、前記第３プラグを介して前記第３メモリゲート電極に電圧を供給するための第３配線が形成されており、
前記層間絶縁膜中には、前記第４コンタクト部と電気的に接続する第４プラグが形成され、
前記第４プラグ上には、前記第４プラグを介して前記第４メモリゲート電極に電圧を供給するための第４配線が形成されており、
前記第１、第２、第３、及び、第４配線は、前記第１方向に延在し、それぞれが互いに前記第２方向にずれて形成されていることを特徴とした半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記半導体基板に素子分離領域が形成され、
前記第１、第２、第３、及び、第４コンタクト部は、前記素子分離領域上に配置されていることを特徴とした半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記素子分離領域は、前記半導体基板に形成された溝内に埋め込まれた絶縁膜によって構成されていることを特徴とした半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記第１、第２、第３、及び、第４メモリゲート電極はサイドウォール状に形成されていることを特徴とした半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記第１、第２、第３、及び、第４メモリゲート電極はポリシリコン膜で形成されており、
前記第１、第２、第３、及び、第４メモリゲート電極の上部には、シリサイド膜が形成されていることを特徴とした半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記シリサイド膜はコバルトシリサイド膜であることを特徴とした半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置において、
前記第１、第２、第３、及び、第４電荷蓄積層は、窒化シリコン膜を含むことを特徴とした半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置において、
前第１、第２、第３、及び、第４メモリゲート電極は、それぞれ同層の導電膜では接続されていないことを特徴とした半導体装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体装置において、
前記第１、第２、第３、及び、第４ソース領域は、前記第２方向に延在して形成されていることを特徴とした半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記第１、第２、第３、及び、第４ソース領域は、不純物を導入することにより形成された拡散層で形成されていることを特徴とした半導体装置。
【請求項１２】
請求項２記載の半導体装置において、
前記第１ドレイン領域は、前記層間絶縁膜に形成された第５プラグと接続し、
前記第２ドレイン領域は、前記層間絶縁膜に形成された第６プラグと接続し、
前記第３ドレイン領域は、前記層間絶縁膜に形成された第７プラグと接続し、
前記第５、第６、及び、第７プラグ上には、前記第５、第６、第７プラグに電気的に接続する第５配線が形成されており、
前記第５配線は、前記第１方向に延在していることを特徴とした半導体装置。
【請求項１３】
請求項１〜１２のいずれか１項に記載の半導体装置において、
前記第１メモリゲート電極は、それぞれ前記第１方向におけるｎ番目、ｎ＋４番目〜ｎ＋４ｍ番目（ｎ，ｍ：整数）のメモリゲート電極と第１配線で接続され、
前記第２メモリゲート電極は、それぞれ前記第１方向におけるｎ番目、ｎ＋４番目〜ｎ＋４ｍ番目（ｎ，ｍ：整数）のメモリゲート電極と第２配線で接続され、
前記第３メモリゲート電極は、それぞれ前記第１方向におけるｎ番目、ｎ＋４番目〜ｎ＋４ｍ番目（ｎ，ｍ：整数）のメモリゲート電極と第３配線で接続され、
前記第４メモリゲート電極は、それぞれ前記第１方向におけるｎ番目、ｎ＋４番目〜ｎ＋４ｍ番目（ｎ，ｍ：整数）のメモリゲート電極と第４配線で接続されていることを特徴とした半導体装置。
【請求項１４】
請求項１〜１４のいずれか１項に記載の半導体装置において、
前記第１メモリゲート電極は、それぞれ前記第１方向におけるｎ番目、ｎ＋８番目〜ｎ＋８ｍ番目（ｎ，ｍ：整数）のメモリゲート電極と第１配線で接続され、
前記第２メモリゲート電極は、それぞれ前記第１方向におけるｎ番目、ｎ＋８番目〜ｎ＋８ｍ番目（ｎ，ｍ：整数）のメモリゲート電極と第２配線で接続され、
前記第３メモリゲート電極は、それぞれ前記第１方向におけるｎ番目、ｎ＋８番目〜ｎ＋８ｍ番目（ｎ，ｍ：整数）のメモリゲート電極と第３配線で接続され、
前記第４メモリゲート電極は、それぞれ前記第１方向におけるｎ番目、ｎ＋８番目〜ｎ＋８ｍ番目（ｎ，ｍ：整数）のメモリゲート電極と第４配線で接続されていることを特徴とした半導体装置。
【請求項１】
半導体基板に形成された複数の不揮発性メモリセルを含む第１メモリアレイ形成領域及び第２メモリセルアレイ形成領域と、前記第１メモリセルアレイ形成領域と前記第２メモリセルアレイ形成領域の間に形成されたシャント領域とを有する半導体装置であって、
複数の第１不揮発性メモリセルのそれぞれは、
前記半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１選択ゲート電極と、
前記第１選択ゲート電極の側面及び前記半導体基板上に形成された第１電荷蓄積層と、
前記第１電荷蓄積層上で前記第１選択ゲート電極の側面に前記第１電荷蓄積層を介して形成された第１メモリゲート電極と、
前記半導体基板中に形成され、前記第１選択ゲート電極側に位置する第１ドレイン領域と、
前記半導体基板中に形成され、前記第１メモリゲート電極側に位置する第１ソース領域と、を有し、
前記複数の第２不揮発性メモリセルのそれぞれは、
前記半導体基板上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２選択ゲート電極と、
前記第２選択ゲート電極の側面及び前記半導体基板上に形成された第２電荷蓄積層と、
前記第２電荷蓄積層上で前記第２選択ゲート電極の側面に前記第２電荷蓄積層を介して形成された第２メモリゲート電極と、
前記半導体基板中に形成され、前記第２選択ゲート電極側に位置する第２ドレイン領域と、
前記半導体基板中に形成され、前記第２メモリゲート電極側に位置し、かつ、前記第１不揮発性メモリセルと共有する前記第１ソース領域と、を有し、
前記複数の第２不揮発性メモリセルのそれぞれは、前記第１ソース領域を介して、前記複数の第１不揮発性メモリセルのそれぞれと第１方向において隣接して配置されており、
複数の第３不揮発性メモリセルのそれぞれは、
前記半導体基板上に形成された第３ゲート絶縁膜と、
前記第３ゲート絶縁膜上に形成された第３選択ゲート電極と、
前記第３選択ゲート電極の側面及び前記半導体基板上に形成された第３電荷蓄積層と、
前記第３電荷蓄積層上で前記第３選択ゲート電極の側面に前記第３電荷蓄積層を介して形成された第３メモリゲート電極と、
前記半導体基板中に形成され、前記第３選択ゲート電極側に位置し、かつ、前記第２不揮発性メモリセルと共有する前記第２ドレイン領域と、
前記半導体基板中に形成され、前記第３メモリゲート電極側に位置する第２ソース領域と、を有し、
前記複数の第３不揮発性メモリセルのそれぞれは、前記第２ドレイン領域を介して、前記複数の第２不揮発性メモリセルのそれぞれと前記第１方向において隣接して配置されており、
複数の第４不揮発性メモリセルのそれぞれは、
前記半導体基板上に形成された第４ゲート絶縁膜と、
前記第４ゲート絶縁膜上に形成された第４選択ゲート電極と、
前記第４選択ゲート電極の側面及び前記半導体基板上に形成された第４電荷蓄積層と、
前記第４電荷蓄積層上で前記第４選択ゲート電極の側面に前記第４電荷蓄積層を介して形成された第４メモリゲート電極と、
前記半導体基板中に形成され、前記第４選択ゲート電極側に位置する第３ドレイン領域と、
前記半導体基板中に形成され、前記第４メモリゲート電極側に位置し、かつ、前記第３メモリセルと共有する前記第２ソース領域と、を有し、
前記複数の第４不揮発性メモリセルのそれぞれは、前記第２ソース領域を介して、前記複数の第３不揮発性メモリセルのそれぞれと前記第１方向において隣接して配置されており、
前記第１、第２、第３、及び、第４選択ゲート電極と前記第１、第２、第３、及び、第４メモリゲート電極が前記第１方向に直交する第２方向に延在することにより、前記複数の第１、第２、第３、及び、第４不揮発性メモリセルが電気的に接続された状態で前記第２方向に並び、
前記シャント領域において、前記第１メモリゲート電極は第１コンタクト部を含み、前記第２メモリゲート電極は第２コンタクト部を含み、前記第３メモリゲート電極は第３コンタクト部を含み、前記第４メモリゲート電極は第４コンタクト部を含み、
前記第１、第２、第３、及び、第４コンタクト部は、それぞれが互いに前記第２方向にずれて形成されていることを特徴とした半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板上には、前記複数の不揮発性メモリを覆うように、層間絶縁膜が形成され、
前記層間絶縁膜中には、前記第１コンタクト部と電気的に接続する第１プラグが形成され、
前記第１プラグ上には、前記第１プラグを介して前記第１メモリゲート電極に電圧を供給するための第１配線が形成されており、
前記層間絶縁膜中には、前記第２コンタクト部と電気的に接続する第２プラグが形成され、
前記第２プラグ上には、前記第２プラグを介して前記第２メモリゲート電極に電圧を供給するための第２配線が形成されており、
前記層間絶縁膜中には、前記第３コンタクト部と電気的に接続する第３プラグが形成され、
前記第３プラグ上には、前記第３プラグを介して前記第３メモリゲート電極に電圧を供給するための第３配線が形成されており、
前記層間絶縁膜中には、前記第４コンタクト部と電気的に接続する第４プラグが形成され、
前記第４プラグ上には、前記第４プラグを介して前記第４メモリゲート電極に電圧を供給するための第４配線が形成されており、
前記第１、第２、第３、及び、第４配線は、前記第１方向に延在し、それぞれが互いに前記第２方向にずれて形成されていることを特徴とした半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記半導体基板に素子分離領域が形成され、
前記第１、第２、第３、及び、第４コンタクト部は、前記素子分離領域上に配置されていることを特徴とした半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記素子分離領域は、前記半導体基板に形成された溝内に埋め込まれた絶縁膜によって構成されていることを特徴とした半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記第１、第２、第３、及び、第４メモリゲート電極はサイドウォール状に形成されていることを特徴とした半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記第１、第２、第３、及び、第４メモリゲート電極はポリシリコン膜で形成されており、
前記第１、第２、第３、及び、第４メモリゲート電極の上部には、シリサイド膜が形成されていることを特徴とした半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記シリサイド膜はコバルトシリサイド膜であることを特徴とした半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置において、
前記第１、第２、第３、及び、第４電荷蓄積層は、窒化シリコン膜を含むことを特徴とした半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置において、
前第１、第２、第３、及び、第４メモリゲート電極は、それぞれ同層の導電膜では接続されていないことを特徴とした半導体装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体装置において、
前記第１、第２、第３、及び、第４ソース領域は、前記第２方向に延在して形成されていることを特徴とした半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記第１、第２、第３、及び、第４ソース領域は、不純物を導入することにより形成された拡散層で形成されていることを特徴とした半導体装置。
【請求項１２】
請求項２記載の半導体装置において、
前記第１ドレイン領域は、前記層間絶縁膜に形成された第５プラグと接続し、
前記第２ドレイン領域は、前記層間絶縁膜に形成された第６プラグと接続し、
前記第３ドレイン領域は、前記層間絶縁膜に形成された第７プラグと接続し、
前記第５、第６、及び、第７プラグ上には、前記第５、第６、第７プラグに電気的に接続する第５配線が形成されており、
前記第５配線は、前記第１方向に延在していることを特徴とした半導体装置。
【請求項１３】
請求項１〜１２のいずれか１項に記載の半導体装置において、
前記第１メモリゲート電極は、それぞれ前記第１方向におけるｎ番目、ｎ＋４番目〜ｎ＋４ｍ番目（ｎ，ｍ：整数）のメモリゲート電極と第１配線で接続され、
前記第２メモリゲート電極は、それぞれ前記第１方向におけるｎ番目、ｎ＋４番目〜ｎ＋４ｍ番目（ｎ，ｍ：整数）のメモリゲート電極と第２配線で接続され、
前記第３メモリゲート電極は、それぞれ前記第１方向におけるｎ番目、ｎ＋４番目〜ｎ＋４ｍ番目（ｎ，ｍ：整数）のメモリゲート電極と第３配線で接続され、
前記第４メモリゲート電極は、それぞれ前記第１方向におけるｎ番目、ｎ＋４番目〜ｎ＋４ｍ番目（ｎ，ｍ：整数）のメモリゲート電極と第４配線で接続されていることを特徴とした半導体装置。
【請求項１４】
請求項１〜１４のいずれか１項に記載の半導体装置において、
前記第１メモリゲート電極は、それぞれ前記第１方向におけるｎ番目、ｎ＋８番目〜ｎ＋８ｍ番目（ｎ，ｍ：整数）のメモリゲート電極と第１配線で接続され、
前記第２メモリゲート電極は、それぞれ前記第１方向におけるｎ番目、ｎ＋８番目〜ｎ＋８ｍ番目（ｎ，ｍ：整数）のメモリゲート電極と第２配線で接続され、
前記第３メモリゲート電極は、それぞれ前記第１方向におけるｎ番目、ｎ＋８番目〜ｎ＋８ｍ番目（ｎ，ｍ：整数）のメモリゲート電極と第３配線で接続され、
前記第４メモリゲート電極は、それぞれ前記第１方向におけるｎ番目、ｎ＋８番目〜ｎ＋８ｍ番目（ｎ，ｍ：整数）のメモリゲート電極と第４配線で接続されていることを特徴とした半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２０１１−１７１７５５（Ｐ２０１１−１７１７５５Ａ）
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願番号】特願２０１１−９０９７４（Ｐ２０１１−９０９７４）
【出願日】平成２３年４月１５日（２０１１．４．１５）
【分割の表示】特願２００４−２３１８６９（Ｐ２００４−２３１８６９）の分割
【原出願日】平成１６年８月９日（２００４．８．９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願日】平成２３年４月１５日（２０１１．４．１５）
【分割の表示】特願２００４−２３１８６９（Ｐ２００４−２３１８６９）の分割
【原出願日】平成１６年８月９日（２００４．８．９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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